CN112018175B - 一种半导体器件及其制备方法、半导体封装结构 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制备方法、半导体封装结构；半导体器件包括衬底；位于衬底一侧的多层半导体层，多层半导体层中形成有二维电子气；位于多层半导体层一侧，且位于多层半导体层的有源区内的第一源极、第一栅极和第一漏极，第一栅极位于第一源极和第一漏极之间；贯穿衬底和多层半导体层的栅极通孔结构和位于衬底远离多层半导体层一侧的栅极背面接触电极；第一栅极通过栅极通孔结构与栅极背面接触电极电连接。通过设置栅极通孔结构和栅极背面接触电极，可以从半导体器件的背面向第一栅极提供信号，降低半导体器件在封装过程中造成的寄生电感和寄生电阻，提升半导体器件在高频开关下的性能和稳定性；同时提升半导体器件的封装灵活性。

Description

一种半导体器件及其制备方法、半导体封装结构
技术领域
本发明实施例涉及微电子技术领域，尤其涉及一种半导体器件及其制备方法、半导体封装结构。
背景技术
在半导体电子器件方面，AlGaN/GaN高电子迁移率晶体管(High ElectronMobility Transistor，HEMT)是具有高浓度二维电子气(Two-Dimensional Electron Gas，2DEG)的宽禁带半导体器件，具有高的输出功率密度、耐高温、稳定性强和击穿电压高的特点，在电力电子器件领域具有极大应用潜力。
其中GaN HEMT器件为横向器件，电极都位于表面，在封装过程中，引线互连的长短和布局受到一定的限制；同时因引线互连造成的寄生电感和寄生电阻会影响GaN HEMT在高频开关下的性能和稳定性。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法、半导体封装结构，以解决现有技术中因半导体器件的电极均位于同一表面影响半导体器件的性能和稳定性的技术问题。
第一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层远离所述衬底一侧，且位于所述多层半导体层的有源区内的第一源极、第一栅极和第一漏极，所述第一栅极位于所述第一源极和所述第一漏极之间；
贯穿所述衬底和所述多层半导体层的栅极通孔结构以及位于所述衬底远离所述多层半导体层一侧的栅极背面接触电极；所述第一栅极通过所述栅极通孔结构与所述栅极背面接触电极电连接。
进一步的，所述半导体器件包括还包括栅极接触电极，所述第一栅极向所述多层半导体层的无源区延伸形成所述栅极接触电极；所述无源区围绕所述有源区设置；
所述栅极接触电极在所述衬底上的垂直投影覆盖所述栅极通孔结构在所述衬底上的垂直投影；所述第一栅极通过所述栅极接触电极和栅极通孔结构与所述栅极背面接触电极电连接。
进一步的，所述半导体器件还包括贯穿所述衬底和所述多层半导体层的漏极通孔结构以及位于所述衬底远离所述多层半导体层一侧的漏极背面接触电极；所述第一漏极通过所述漏极通孔结构与所述漏极背面接触电极电连接。
进一步的，所述半导体器件还包括漏极接触电极，所述第一漏极向所述多层半导体层的无源区延伸形成所述漏极接触电极；所述无源区围绕所述有源区设置；
所述漏极接触电极在所述衬底上的垂直投影覆盖所述漏极通孔结构在所述衬底上的垂直投影；所述第一漏极通过所述漏极接触电极和所述漏极通孔结构与所述漏极背面接触电极电连接。
进一步的，所述栅极背面接触电极所述漏极背面接触电极同层且绝缘设置。
第二方面，本发明实施例还提供了一种半导体封装结构，包括第一方面所述的半导体器件，还包括：
还包括开关晶体管，所述开关晶体管包括第二源极、第二栅极和第二漏极；
所述第一源极和所述第二漏极电连接，所述第一栅极和所述第二源极电连接；所述第一漏极输入有漏极信号，所述第一栅极和所述第二源极输入有源极信号，所述第二栅极输入有栅极信号；
所述第一源极和所述第二漏极贴合设置且电连接；或者，
所述半导体封装结构还包括连接结构，所述第一栅极和所述第二源极分别与所述连接结构电连接，且所述第一栅极贴合设置于所述连接结构表面。
进一步的，所述半导体器件包括贯穿所述衬底和所述多层半导体层的栅极通孔结构以及位于所述衬底远离所述多层半导体层一侧的栅极背面接触电极，所述第一栅极通过所述栅极通孔结构与所述栅极背面接触电极电连接；
所述连接结构包括框架以及位于所述框架第一表面上的源极信号输入端子，所述栅极背面接触电极与所述源极信号输入端子贴合设置且电连接，所述第二源极与所述源极信号输入端子通过引线键合电连接。
进一步的，所述半导体封装结构还包括栅极信号输入端子、漏极信号输入端子和支撑片；所述支撑片包括相对设置且相互绝缘的第二表面和第三表面，所述第三表面贴合设置于所述第一表面，所述第二表面设置有表面连接层；
所述第二源极和所述第二漏极位于所述开关晶体管相对设置的表面上；
所述第一源极和所述表面连接层通过引线键合电连接，所述第二漏极贴合设置于所述表面连接层；所述第一漏极与所述漏极信号输入端子通过引线键合电连接，所述第二栅极与所述栅极信号输入端子通过引线键合电连接。
进一步的，所述半导体器件包括贯穿所述衬底和所述多层半导体层的栅极通孔结构和漏极通孔结构，以及位于所述衬底远离所述多层半导体层一侧的栅极背面接触电极和漏极背面接触电极；所述第一栅极通过所述栅极通孔结构与所述栅极背面接触电极电连接，所述第一漏极通过所述漏极通孔结构与所述漏极背面接触电极电连接；
所述第二源极和所述第二漏极位于所述开关晶体管相对设置的表面上；
所述第一源极和所述第二漏极贴合设置且电连接。
进一步的，所述半导体封装结构还包括源极信号输入端子、栅极信号输入端子和漏极信号输入端子；
所述第一栅极与所述源极信号输入端子通过引线键合电连接，所述第二源极与所述源极信号输入端子通过引线键合电连接；所述第一漏极与所述漏极信号输入端子通过引线键合电连接；所述第二栅极与所述栅极信号输入端子通过引线键合电连接。
第三方面，本发明实施例还提供了一种半导体器件的制备方法，用于制备第一方面所述的半导体器件，包括：
提供衬底；
在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层远离所述衬底的一侧，且在所述多层半导体层的有源区内制备第一源极、第一栅极和第一漏极，所述第一栅极位于所述第一源极和所述第一漏极之间；
制备贯穿所述衬底和所述多层半导体层的栅极通孔结构；
在所述衬底远离所述多层半导体层的一侧制备栅极背面接触电极，所述第一栅极通过所述栅极通孔结构与所述栅极背面接触电极电连接。
进一步的，所述制备方法还包括：
制备贯穿所述衬底和所述多层半导体层的漏极通孔结构；
在所述衬底远离所述多层半导体层的一侧制备漏极背面接触电极，所述第一漏极通过所述漏极通孔结构与所述漏极背面接触电极电连接。
本发明实施例提供的半导体器件及其制备方法、半导体封装结构，通过设置半导体器件包括栅极通孔结构和栅极背面接触电极，第一栅极通过栅极通孔结构与栅极背面接触电极电连接，可以直接向栅极背面接触电极加载信号，通过栅极背面接触电极传输至第一栅极，保证半导体器件的第一源极、第一栅极和第一漏极可以从不同的表面加载信号，减小半导体封装过程中使用的互连引线，降低因引线互连造成的寄生电感和寄生电阻，提升半导体器件在高频开关下的性能和稳定性；同时还可以在半导体器件的封装过程中避免因第一源极、第一栅极和第一漏极从同一表面加载信号造成引线布局受限，提升半导体器件的封装灵活性。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是现有技术中一种半导体器件的剖面结构示意图；
图2是本发明实施例提供的一种半导体器件的俯视结构示意图；
图3是图2提供的半导体器件沿剖面线A-A’的剖面结构示意图；
图4是本发明实施例提供的另一种半导体器件的俯视结构示意图；
图5是图4提供的半导体器件沿剖面线B-B’的剖面结构示意图；
图6是本发明实施例提供的一种采用Cascode结构的半导体封装结构的电路示意图；
图7是本发明实施例提供的一种半导体封装结构的结构示意图；
图8是本发明实施例提供的另一种半导体封装结构的结构示意图；
图9是本发明实施例提供的半导体器件的制备方法的流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
图1是现有技术中一种半导体器件的剖面结构示意图，如图1所示，现有技术中，源极1、栅极2和漏极3位于半导体器件的同一表面，半导体器件源极1、栅极2和漏极3将从同一表面加载信号，导致互连引线较多，因引线互连造成的寄生电感和寄生电阻较大，影响半导体器件在高频开关下的性能和稳定性；同时半导体器件源极1、栅极2和漏极3将从同一表面加载信号造成引线布局受限，提升半导体器件的封装灵活性。
基于上述问题，本发明实施例提供一种半导体器件，包括衬底；位于衬底一侧的多层半导体层，多层半导体层中形成有二维电子气；位于多层半导体层远离衬底一侧，且位于多层半导体层的有源区内的第一源极、第一栅极和第一漏极，第一栅极位于第一源极和第一漏极之间；贯穿衬底和多层半导体层的栅极通孔结构以及位于衬底远离多层半导体层一侧的栅极背面接触电极；第一栅极通过栅极通孔结构与栅极背面接触电极电连接。采用上述技术方案，通过设置半导体器件包括栅极通孔结构和栅极背面接触电极，第一栅极通过栅极通孔结构与栅极背面接触电极电连接，可以直接向栅极背面接触电极加载信号，通过栅极背面接触电极传输至第一栅极，保证半导体器件的第一源极、第一栅极和第一漏极可以从不同的表面加载信号，减小半导体封装过程中使用的互连引线，降低因引线互连造成的寄生电感和寄生电阻，提升半导体器件在高频开关下的性能和稳定性；同时还可以在半导体器件的封装过程中避免因第一源极、第一栅极和第一漏极从同一表面加载信号造成引线布局受限，提升半导体器件的封装灵活性。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图2是本发明实施例提供的的一种半导体器件的俯视结构示意图，图3是图2提供的半导体器件沿剖面线A-A’的剖面结构示意图，如图3和图2所示，本发明实施例提供的半导体器件可以包括：
衬底10；
位于衬底10一侧的多层半导体层20，多层半导体层20中形成有二维电子气2DEG；
位于多层半导体层20远离衬底10一侧，且位于多层半导体层20的有源区a内的第一源极31、第一栅极32和第一漏极33，第一栅极32位于第一源极31和第一漏极33之间；
贯穿衬底10和多层半导体层20的栅极通孔结构41以及位于衬底10远离多层半导体层20一侧的栅极背面接触电极51；第一栅极32通过栅极通孔结构41与栅极背面接触电极51电连接。
示例性的，衬底10的材料可以蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种或者多种的组合，还可以是其他适合生长氮化镓的材料，本发明实施例对此不进行限定。多层半导体层20位于衬底10一侧，多层半导体层20具体可以为III-V族化合物的半导体材料。
源极31、栅极32和漏极33位于多层半导体层20上远离衬底10的一侧，栅极32位于源极31和漏极33之间，如图2和图3所示。可选的，源极31、漏极33与多层半导体层20形成欧姆接触，栅极32与多层半导体层20形成肖特基接触。可选的，源极31和漏极33的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极32的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。栅极32可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构。可选的，栅极32的形状可以为矩形(图中未示出)；还可以为T型，如图3所示，保证栅极32与多层半导体层20的肖特基接触良好。
栅极通孔结构41贯穿衬底10和多层半导体层20，栅极背面接触电极51位于衬底10远离多层半导体层20的一侧，第一栅极32通过栅极通孔结构41与栅极背面接触电极51电连接，如此，可以从半导体器件的背面向栅极背面接触电极51加载信号，之后通过栅极通孔结构41传输至第一栅极32上，保证导体器件的第一源极31、第一栅极32和第一漏极33可以从不同的表面加载信号。例如第一源极31和第一漏极33可以从半导体器件的正面加载信号，第一栅极32可以从半导体器件的背面加载信号，具体可以是第一源极31和第一漏极33通过互连引线键合到信号输入端子上，第一栅极32可以直接与信号输入端子贴合电连接，减小半导体封装过程中使用的互连引线，降低因引线互连造成的寄生电感和寄生电阻，提升半导体器件在高频开关下的性能和稳定性；同时还可以在半导体器件的封装过程中避免因第一源极31、第一栅极32和第一漏极33从同一表面加载信号造成引线布局受限，提升半导体器件的封装灵活性。
需要说明的是，半导体器件的正面可以理解为形成第一源极31、第一栅极32和第一漏极33的一侧表面，半导体器件的背面可以理解为形成栅极背面接触电极51的一侧表明。
可选的，继续参考图3所示，本发明实施例提供的多层半导体层20可以包括位于衬底10上的成核层201；位于成核层201远离衬底10一侧的缓冲层202；位于缓冲层202远离成核层201一侧的沟道层203；位于沟道层203远离缓冲层202一侧的势垒层204，势垒层204和沟道层203形成异质结结构，在异质结界面处形成二维电子气。
示例性的，成核层201和缓冲层202的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，成核层201和缓冲层202可以用于匹配衬底10的材料和外延沟道层203。沟道层203的材料可以为GaN或者其他半导体材料，例如InAlN。势垒层204位于沟道层203上方，势垒层204的材料可以是能够与沟道层203形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。当势垒层204为铝镓氮层时，通常该铝镓氮层中的铝含量介于20％-30％之间，该铝镓氮层的厚度一般介于10-50nm之间。可选的，沟道层203和势垒层204组成半导体异质结结构，在沟道层203和势垒层204的界面处形成高浓度2DEG。
可选的，继续参考图2和图3所示，本发明实施例提供的半导体器件还可以包括栅极接触电极34，第一栅极32向多层半导体层20的无源区b延伸形成栅极接触电极34；其中，无源区b围绕有源区a设置。栅极接触电极34在衬底10上的垂直投影覆盖栅极通孔结构41在衬底10上的垂直投影；第一栅极32通过栅极接触电极34和栅极通孔结构41与栅极背面接触电极51电连接。
示例性的，第一栅极32向无源区b延伸形成栅极接触电极34，栅极接触电极34通过栅极通孔结构41与栅极背面接触电极51电连接。其中有源区a可以理解为半导体器件的工作区域，其中存在有大量的2DEG、电子或者空穴等；无源区b可以理解为半导体器件的非工作区域，其中不存在二维电子气、电子或者空穴，例如通过台面刻蚀工艺(MESA etch)、离子注入工艺或氧化隔离工艺后消除或隔离掉了位于其下的二维电子气、电子或空穴。设置第一栅极32向无源区b延伸形成栅极接触电极34，栅极接触电极34通过栅极通孔结构41与栅极背面接触电极51电连接，无需第一栅极32在有源区a内直接向下打孔与栅极背面接触电极51电连接，保证半导体器件在有源区a内可以正常工作，同时可以实现第一栅极32与栅极背面接触电极51电连接，正常接收信号。
图4是本发明实施例提供的另一种半导体器件的俯视结构示意图，图5是图4提供的半导体器件沿剖面线B-B’的剖面结构示意图，如图4和图5所示，本发明实施例提供的半导体器件还可以包括贯穿衬底10和多层半导体层20的漏极通孔结构42以及位于衬底10远离多层半导体层20一侧的漏极背面接触电极52；第一漏极33通过漏极通孔结构42与漏极背面接触电极52电连接。
示例性的，栅极通孔结构41和漏极通孔结构42分别贯穿衬底10和多层半导体层20，栅极背面接触电极51和漏极背面接触电极52分别位于衬底10远离多层半导体层20的一侧，第一栅极32通过栅极通孔结构41与栅极背面接触电极51电连接，第一漏极33通过漏极通孔结构42与漏极背面接触电极52电连接。如此，信号可以分别从半导体器件的背面加载到栅极背面接触电极51和漏极背面接触电极52上，之后分别通过栅极通孔结构41和漏极通孔结构42传输至第一栅极32和第一漏极33上，保证导体器件的第一源极31、第一栅极32和第一漏极33可以从不同的表面加载信号。例如第一源极31可以从半导体器件的正面加载信号，第一栅极32和第一漏极33可以从半导体器件的背面加载信号，具体可以是第一源极31可以直接与其他电极贴合电连接，第一栅极32和第一漏极33通过互连引线键合到信号输入端子上，减小半导体封装过程中使用的互连引线，降低因引线互连造成的寄生电感和寄生电阻，提升半导体器件在高频开关下的性能和稳定性；同时还可以在半导体器件的封装过程中避免因第一源极31、第一栅极32和第一漏极33从同一表面加载信号造成引线布局受限，提升半导体器件的封装灵活性。
可选的，继续参考图4和图5所示，本发明实施例提供的半导体器件还可以包括漏极接触电极35，第一漏极33向多层半导体层20的无源区b延伸形成漏极接触电极35；其中，无源区b围绕有源区a设置。漏极接触电极35在衬底10上的垂直投影覆盖漏极通孔结构42在衬底10上的垂直投影；第一漏极33通过漏极接触电极35和漏极通孔结构42与漏极背面接触电极52电连接。
示例性的，第一栅极32向无源区b延伸形成栅极接触电极34，栅极接触电极34通过栅极通孔结构41与栅极背面接触电极51电连接；第一漏极33向多层半导体层20的无源区b延伸形成漏极接触电极35，漏极接触电极35通过漏极通孔结构42与漏极背面接触电极52电连接，无需第一栅极32和第一漏极33在有源区a内直接向下打孔分别与栅极背面接触电极51和漏极背面接触电极52电连接，保证半导体器件在有源区a内可以正常工作，同时可以实现第一栅极32与栅极背面接触电极51电连接，正常接收信号；第一漏极33与漏极背面接触电极52电连接，正常接收漏极信号。
可选的，继续参考图4和图5所示，栅极背面接触电极51和漏极背面接触电极52同层且绝缘设置。
示例性的，栅极背面接触电极51和漏极背面接触电极52绝缘设置，保证信号分别独立加载到第一栅极32和第一漏极33上，避免信号串扰造成半导体器件无法正常工作。例如，可选地，在栅极背面接触电极51和漏极背面接触电极52之间设置开口，使得两个接触电极隔离；优选地，还可以在栅极背面接触电极51和漏极背面接触电极52之间的开口内填充绝缘介质。同时，栅极背面接触电极51和漏极背面接触电极52同层设置，保证半导体器件膜层设置简单，有利于实现半导体器件的薄型化设计。
基于同样的发明构思，本发明实施例还提供了一种半导体封装结构，半导体封装结构可以采用Cascode结构，图6是本发明实施例提供的一种采用Cascode结构的半导体封装结构的电路示意图，图7是本发明实施例提供的一种半导体封装结构的结构示意图，图8是本发明实施例提供的另一种半导体封装结构的结构示意图。如图6、图7和图8所示，本发明实施例提供的半导体封装结构包括上述实施例所述的半导体封装结构100，还包括开关晶体管200，开关晶体管200包括第二源极61、第二栅极62和第二漏极63；第一源极31和第二漏极63电连接，第一栅极32和第二源极61电连接；第一漏极33连接漏极信号，第一栅极32和第二源极61连接源极信号，第二栅极62连接栅极信号；第一源极31和第二漏极63贴合设置且电连接，如图7所示；或者，半导体封装结构还包括连接结构70，第一栅极32和第二源极62分别与连接结构70电连接，且第一栅极32贴合设置于连接结构70表面，如图8所示。
示例性的，本发明实施例提供的半导体封装结构可以为采用Cascode结构的半导体封装结构，包括本发明实施例提供的半导体器件100和开关晶体管200，半导体器件包括第一源极31、第一栅极32和第一漏极33，开关晶体管200包括第二源极61、第二栅极62和第二漏极63，第一源极31和第二漏极63电连接，第一栅极32和第二源极61电连接；第一漏极33连接漏极信号，第一栅极32和第二源极61连接源极信号，第二栅极62连接栅极信号。可选的，开关晶体管200可以为Si场效应晶体管或者Si金属氧化物场效应晶体管，利用开关晶体管200开关性能好以及半导体器件100耐压性能好的特性，保证半导体封装器件具备良好的电学特性。
如图7所示，开关晶体管200与半导体器件100堆叠设置，第二漏极63直接堆叠设置于第一源极31表面实现第一源极31和第二漏极63的电连接，而非采用引线键合的方式电连接，降低寄生电感和寄生电阻，提高半导体封装结构的电学性能。或者，如图8所示，第一栅极32贴合设置于连接结构70表面，第一栅极32与连接结构70表面电连接是无需引线键合，可以降低寄生电感和寄生电阻，提高半导体封装结构的电学性能。
下面将对两种半导体封装结构进行详细说明。
可选的，继续参考图8所示，半导体器件100包括贯穿衬底10和多层半导体层20的栅极通孔结构41以及位于衬底10远离多层半导体层20一侧的栅极背面接触电极51，第一栅极32通过栅极通孔结构41与栅极背面接触电极51电连接；连接结构70包括框架71以及位于框架71第一表面上的源极信号输入端子81，栅极背面接触电极51与源极信号输入端子81贴合设置且电连接，第二源极61与源极信号输入端子81通过引线键合电连接。
示例性的，第一栅极32通过栅极通孔结构41与栅极背面接触电极51电连接，因此半导体器件100中仅有第一栅极32需要从背面接入信号，设置框架71的第一表面上形成有整面设置的源极信号输入端子81，栅极背面接触电极51直接与整面设置的源极信号输入端子81贴合电连接，第一栅极32与源极信号输入端子81电连接是无需引线键合，可以降低寄生电感和寄生电阻，提高半导体封装结构的电学性能。同时，第二源极61与源极信号输入端子81通过引线键合电连接，保证实现第一栅极32与第二源极61之间的电连接。
可选的，继续参考图8所示，半导体封装结构还包括栅极信号输入端子82、漏极信号输入端子83和支撑片84；支撑片84包括相对设置且相互绝缘的第二表面和第三表面，第三表面贴合设置于第一表面，第二表面设置有表面连接层85；第二源极61和第二漏极63位于开关晶体管200相对设置的表面上；第一源极31和表面连接层85通过引线键合电连接，第二漏极63贴合设置于表面连接层85；第一漏极33与漏极信号输入端子83通过引线键合电连接，第二栅极62与栅极信号输入端子82通过引线键合电连接。
示例性的，第一源极31和表面连接层85通过引线键合电连接，第二漏极63贴合设置于表面连接层85，实现第一源极31与第二漏极63之间的电连接。第一漏极33与漏极信号输入端子83通过引线键合电连接加载漏极信号，第二栅极62与栅极信号输入端子82通过引线键合电连接，加载栅极信号；第一栅极32通过与其电连接的栅极背面接触电极51贴合设置于源极信号输入端子81上，第二源极61与源极信号输入端子81通过引线键合电连接，实现第一栅极32与第二源极61之间的电连接同时加载源极信号，进而实现整个Cascode结构的半导体封装结构上的信号输入，保证半导体封装结构正常工作。
可选的，继续参考图7所示，半导体器件100包括贯穿衬底10和多层半导体层20的栅极通孔结构41和漏极通孔结构42，以及位于衬底10远离多层半导体层20一侧的栅极背面接触电极51和漏极背面接触电极52；第一栅极32通过栅极通孔结构41与栅极背面接触电极51电连接，第一漏极33通过漏极通孔结构42与漏极背面接触电极52电连接；第二源极61和第二漏极63位于开关晶体管200相对设置的表面上；第一源极31和第二漏极63贴合设置且电连接。
示例性的，第一栅极32通过栅极通孔结构41与栅极背面接触电极51电连接，第一漏极33通过漏极通孔结构42与漏极背面接触电极电连接，因此半导体器件100中仅有第一源极31需要从正面接入信号，设置开关晶体管200与半导体器件100堆叠设置，第二漏极63直接堆叠设置于第一源极31表面实现第一源极31和第二漏极63的电连接，而非采用引线键合的方式电连接，降低寄生电感和寄生电阻，提高半导体封装结构的电学性能。
可选的，继续参考图7所示，半导体封装结构还包括源极信号输入端子81、栅极信号输入端子82和漏极信号输入端子83；第一栅极32与源极信号输入端子81通过引线键合电连接，第二源极61与源极信号输入端子81通过引线键合电连接；第一漏极33与漏极信号输入端子83通过引线键合电连接；第二栅极62与栅极信号输入端子82通过引线键合电连接。
示例性的，第一栅极32与源极信号输入端子81通过引线键合电连接，第二源极61与源极信号输入端子81通过引线键合电连接，保证第一栅极32和第二源极61上输入有源极信号，同时实现第一栅极32与第二源极61电连接。第一漏极33与漏极信号输入端子83通过引线键合电连接加载漏极信号，第二栅极62与栅极信号输入端子82通过引线键合电连接，加载栅极信号，进而实现整个Cascode结构的半导体封装结构上的信号输入，保证半导体封装结构正常工作。
基于同样的发明构思，本发明实施例还提供了一种半导体器件的制备方法，图9是本发明实施例提供的半导体器件的制备方法的流程示意图，如图9所示，本发明实施例提供的半导体器件的制备方法包括：
S110、提供衬底。
示例性的，衬底的材料可以蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种或者多种的组合，还可以是其他适合生长氮化镓的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。
可选的，在衬底一侧制备多层半导层，多层半导体层中形成有二维电子气，可以包括：
在衬底一侧制备成核层；
在成核层远离衬底的一侧制备缓冲层；
在缓冲层远离成核层的一侧制备沟道层；
在沟道层远离缓冲层的一侧制备势垒层，势垒层和沟道层形成异质结结构，在异质结界面处形成二维电子气。
S130、在所述多层半导体层远离所述衬底的一侧，且在所述多层半导体层的有源区内制备第一源极、第一栅极和第一漏极，所述第一栅极位于所述第一源极和所述第一漏极之间。
可选的，第一源极与第一漏极与多层半导体层形成欧姆接触，第一栅极与多层半导体层形成肖特基接触。可以通过光刻、沉积或刻蚀等工艺形成第一源极、第一栅极和第一漏极；也可以在形成第一源极和第一漏极之后，通过离子注入工艺或氧化隔离工艺消除掉无源区对应的二维电子气之后，再形成第一栅极，本发明实施例对如何制备第一源极、第一栅极和第一漏极不进行限定。
S140、制备贯穿所述衬底和所述多层半导体层的栅极通孔结构。
示例性的，可以通过刻蚀方法制备贯穿衬底和多层半导体层的栅极通孔结构，本发明实施例对如何制备栅极通孔结构不进行限定。
S150、在所述衬底远离所述多层半导体层的一侧制备栅极背面接触电极，所述第一栅极通过所述栅极通孔结构与所述栅极背面接触电极电连接。
示例性的，在制备完成栅极通孔结构后，在衬底远离多层半导体层的一侧制备栅极背面接触电极，第一栅极通过栅极通孔结构与栅极背面接触电极实现电连接，进而保证可以从半导体器件的背面向第一栅极提供信号，保证导体器件的第一源极、第一栅极和第一漏极可以从不同的表面加载信号。减小半导体封装过程中使用的互连引线，降低因引线互连造成的寄生电感和寄生电阻，提升半导体器件在高频开关下的性能和稳定性；同时还可以在半导体器件的封装过程中避免因第一源极、第一栅极和第一漏极从同一表面加载信号造成引线布局受限，提升半导体器件的封装灵活性。
可选的，本发明实施例提供的半导体器件的制备方法还可以包括：
制备贯穿衬底和多层半导体层的漏极通孔结构；
在衬底远离多层半导体层的一侧制备漏极背面接触电极，第一漏极通过漏极通孔结构与漏极背面接触电极电连接。
示例性的，漏极通孔结构与栅极通孔结构可以在同一工艺中同时制备，保证半导体器件制备工艺简单；同时，漏极背面接触电极和栅极背面接触电极可以在同一工艺中同时制备，保证半导体器件制备工艺简单。
制备贯穿衬底和多层半导体层的栅极通孔结构和漏极通孔结构，制备位于衬底远离多层半导体层一侧的栅极背面接触电极和漏极背面接触电极，第一栅极通过栅极通孔结构与栅极背面接触电极电连接，第一漏极通过漏极通孔结构与漏极背面接触电极电连接。如此，信号可以分别从半导体器件的背面加载到栅极背面接触电极和漏极背面接触电极上，之后分别通过栅极通孔结构和漏极通孔结构传输至第一栅极和第一漏极上，保证导体器件的第一源极、第一栅极和第一漏极可以从不同的表面加载信号。减小半导体封装过程中使用的互连引线，降低因引线互连造成的寄生电感和寄生电阻，提升半导体器件在高频开关下的性能和稳定性；同时还可以在半导体器件的封装过程中避免因第一源极、第一栅极和第一漏极从同一表面加载信号造成引线布局受限，提升半导体器件的封装灵活性。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，本发明的各个实施方式的特征可以部分地或者全部地彼此耦合或组合，并且可以以各种方式彼此协作并在技术上被驱动。对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (12)

1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层远离所述衬底一侧，且位于所述多层半导体层的有源区内的第一源极、第一栅极和第一漏极，所述第一栅极位于所述第一源极和所述第一漏极之间；
在形成所述第一源极和所述第一漏极之后，通过离子注入工艺或氧化隔离工艺消除掉无源区对应的所述二维电子气之后，再形成所述第一栅极；
贯穿所述衬底和所述多层半导体层的栅极通孔结构以及位于所述衬底远离所述多层半导体层一侧的栅极背面接触电极；所述第一栅极通过所述栅极通孔结构与所述栅极背面接触电极电连接；
所述第一源极从形成所述第一源极、所述第一栅极和所述第一漏极的一侧表面加载信号，所述第一栅极从栅极背面接触电极加载信号。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括栅极接触电极，所述第一栅极向所述多层半导体层的无源区延伸形成所述栅极接触电极；所述无源区围绕所述有源区设置；
所述栅极接触电极在所述衬底上的垂直投影覆盖所述栅极通孔结构在所述衬底上的垂直投影；所述第一栅极通过所述栅极接触电极和栅极通孔结构与所述栅极背面接触电极电连接。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括贯穿所述衬底和所述多层半导体层的漏极通孔结构以及位于所述衬底远离所述多层半导体层一侧的漏极背面接触电极；所述第一漏极通过所述漏极通孔结构与所述漏极背面接触电极电连接。
4.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括漏极接触电极，所述第一漏极向所述多层半导体层的无源区延伸形成所述漏极接触电极；所述无源区围绕所述有源区设置；
所述漏极接触电极在所述衬底上的垂直投影覆盖所述漏极通孔结构在所述衬底上的垂直投影；所述第一漏极通过所述漏极接触电极和所述漏极通孔结构与所述漏极背面接触电极电连接。
5.根据权利要求3所述的半导体器件，其特征在于，所述栅极背面接触电极和所述漏极背面接触电极同层且绝缘设置。
6.一种半导体封装结构，其特征在于，包括权利要求1-5任一项所述的半导体器件；
还包括开关晶体管，所述开关晶体管包括第二源极、第二栅极和第二漏极；
所述第一源极和所述第二漏极电连接，所述第一栅极和所述第二源极电连接；所述第一漏极输入有漏极信号，所述第一栅极和所述第二源极输入有源极信号，所述第二栅极输入有栅极信号；
所述第一源极和所述第二漏极贴合设置且电连接；或者，
所述半导体封装结构还包括连接结构，所述第一栅极和所述第二源极分别与所述连接结构电连接，且所述第一栅极贴合设置于所述连接结构表面。
7.根据权利要求6所述的半导体封装结构，其特征在于，所述半导体器件包括贯穿所述衬底和所述多层半导体层的栅极通孔结构以及位于所述衬底远离所述多层半导体层一侧的栅极背面接触电极，所述第一栅极通过所述栅极通孔结构与所述栅极背面接触电极电连接；
所述连接结构包括框架以及位于所述框架第一表面上的源极信号输入端子，所述栅极背面接触电极与所述源极信号输入端子贴合设置且电连接，所述第二源极与所述源极信号输入端子通过引线键合电连接。
8.根据权利要求7所述的半导体封装结构，其特征在于，所述半导体封装结构还包括栅极信号输入端子、漏极信号输入端子和支撑片；所述支撑片包括相对设置且相互绝缘的第二表面和第三表面，所述第三表面贴合设置于所述第一表面，所述第二表面设置有表面连接层；
所述第二源极和所述第二漏极位于所述开关晶体管相对设置的表面上；
所述第一源极和所述表面连接层通过引线键合电连接，所述第二漏极贴合设置于所述表面连接层；所述第一漏极与所述漏极信号输入端子通过引线键合电连接，所述第二栅极与所述栅极信号输入端子通过引线键合电连接。
9.根据权利要求6所述的半导体封装结构，其特征在于，所述半导体器件包括贯穿所述衬底和所述多层半导体层的栅极通孔结构和漏极通孔结构，以及位于所述衬底远离所述多层半导体层一侧的栅极背面接触电极和漏极背面接触电极；所述第一栅极通过所述栅极通孔结构与所述栅极背面接触电极电连接，所述第一漏极通过所述漏极通孔结构与所述漏极背面接触电极电连接；
所述第二源极和所述第二漏极位于所述开关晶体管相对设置的表面上；
所述第一源极和所述第二漏极贴合设置且电连接。
10.根据权利要求9所述的半导体封装结构，其特征在于，所述半导体封装结构还包括源极信号输入端子、栅极信号输入端子和漏极信号输入端子；
所述第一栅极与所述源极信号输入端子通过引线键合电连接，所述第二源极与所述源极信号输入端子通过引线键合电连接；所述第一漏极与所述漏极信号输入端子通过引线键合电连接；所述第二栅极与所述栅极信号输入端子通过引线键合电连接。
11.一种半导体器件的制备方法，用于制备权利要求1-5任一项所述的半导体器件，其特征在于，包括：
提供衬底；
在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层远离所述衬底的一侧，且在所述多层半导体层的有源区内制备第一源极、第一栅极和第一漏极，所述第一栅极位于所述第一源极和所述第一漏极之间；
制备贯穿所述衬底和所述多层半导体层的栅极通孔结构；
在所述衬底远离所述多层半导体层的一侧制备栅极背面接触电极，所述第一栅极通过所述栅极通孔结构与所述栅极背面接触电极电连接。
12.根据权利要求11所述的制备方法，其特征在于，所述制备方法还包括：
制备贯穿所述衬底和所述多层半导体层的漏极通孔结构；
在所述衬底远离所述多层半导体层的一侧制备漏极背面接触电极，所述第一漏极通过所述漏极通孔结构与所述漏极背面接触电极电连接。
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