JP2022525654A - Ｉｉｉ族窒化物デバイスのための集積設計 - Google Patents

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gate
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electrically connected
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ウー，イーフェン
カーク グリッターズ，ジョン
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トランスフォーム テクノロジー，インコーポレーテッド
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Abstract

半導体デバイスは、ＩＩＩ－Ｎデバイスおよび電界効果トランジスタ（ＦＥＴ）を備える。ＩＩＩ－Ｎデバイスは、ＩＩＩ－Ｎ材料構造の第１側上に基板を備え、ＩＩＩ－Ｎ材料構造の、基板と反対側上に、第１ゲート、第１ソースおよび第１ドレインを備える。ＦＥＴは、第２半導体材料構造と、第２ゲートと、第２ソースと、第２ドレインとを備え、第２ソースは、第２半導体材料構造の、第２ドレインとは反対側上にある。ＦＥＴの第２ドレインは、ＩＩＩ－Ｎデバイスの第１ソースと直接的に接触して電気的に接続される。ビアホールがＩＩＩ－Ｎ材料構造の一部を通って形成され、基板の上面の一部を露出させる。第１ゲートは、ビアホールを通って基板に電気的に接続される。【選択図】図２Ａ

Description

本開示技術は、向上した性能および信頼性を達成するために設計された半導体電子デバイスに関する。
［関連出願の相互参照］
本願は、２０１９年３月２１に出願された米国仮出願第６２／８２１９４６号明細書の優先権を主張する。
［背景］
現在、典型的なパワー半導体（トランジスタ、ダイオード、パワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のデバイスを含む）は、ケイ素（Ｓｉ）半導体材料で製造される。より最近では、ワイドバンドギャップ材料（ＳｉＣ、ＩＩＩ－Ｎ、ＩＩＩ－Ｏ、ダイアモンド）が、それらのより優れた特性によりパワーデバイスについて検討されている。ＩＩＩ族窒化物またはＩＩＩ－Ｎ半導体デバイス（窒化ガリウム（ＧａＮ）デバイス等）は、大電流を搬送し、高電圧をサポートし、高速なスイッチング時間で超低オン抵抗を提供するための魅力的な候補として出現しつつある。
大部分の従来のＩＩＩ－Ｎ高電子移動度トランジスタ（ＨＥＭＴ）および関連するトランジスタデバイスは、ノーマリオン（すなわち、負の閾値電圧を有する）であり、すなわち、ゲート電圧ゼロで導通できる。これらの負の閾値電圧を有するデバイスは、デプリーションモード（Ｄモード）デバイスとして知られる。パワーエレクトロニクスでは、デバイスの偶発的ターンオンを防止することによってデバイスまたは他の回路コンポーネントへのダメージを回避するために、ゲート電圧ゼロでは実質的に電流を導電させないノーマリオフデバイス（すなわち正の閾値電圧を有するデバイス）を有することが好ましい。ノーマリオフデバイスは、一般的に、エンハンスメントモード（Ｅモード）デバイスと呼ばれる。
これまで、高電圧ＩＩＩ－Ｎ Ｅモードトランジスタの信頼性のある製造および作製は、非常に難しいと判明している。単一の高電圧Ｅモードトランジスタに対する代替策の１つは、高電圧ＤモードＩＩＩ－Ｎトランジスタを、低電圧Ｅモードトランジスタ（たとえば低電圧ケイ素ＦＥＴ）と、図１に示す概略図に示すカスケード回路構成で組み合わせてハイブリッドデバイスを形成することである。これは、単一の高電圧ＥモードＩＩＩ－Ｎトランジスタと同じ方法で動作させることができ、多くの場合において単一の高電圧ＥモードＩＩＩ－Ｎトランジスタと同じまたは類似の出力特性を達成する。図１のハイブリッドデバイスは、高電圧ＤモードＩＩＩ－Ｎトランジスタ２３と、低電圧Ｅモードトランジスタ２２とを含み、これらは任意選択で両方を単一のパッケージ１０にケーシングすることができ、パッケージは、ソースリード１１と、ゲートリード１２と、ドレインリード１３とを含む。低電圧Ｅモードトランジスタ２２のソース電極３１と、高電圧ＤモードＩＩＩ－Ｎトランジスタ２３のゲート電極３５とは、ソースリード１１に電気的に接続される。低電圧Ｅモードトランジスタ２２のゲート電極３２は、ゲートリード１２に電気的に接続される。高電圧ＤモードＩＩＩ－Ｎトランジスタ２３のドレイン電極３６は、ドレインリード１３に電気的に接続される。高電圧ＤモードＩＩＩ－Ｎトランジスタ２３のソース電極３４は、低電圧Ｅモードトランジスタ２２のドレイン電極３３に電気的に接続される。低電圧Ｅモードトランジスタ２２は、トランジスタ２２のチャネルと反平行に延びる内蔵ボディダイオード３７を含む。
［サマリー］
本明細書には、ＩＩＩ－Ｎデバイスのための集積設計が記載される。これについて、低電圧エンハンスメントモードデバイスと、高電圧デプリーションモードＩＩＩ－Ｎデバイスとが、単一の電子コンポーネントパッケージに集積され、ハイブリッドデバイスを形成する。これは、単一の高電圧ＥモードＩＩＩ－Ｎトランジスタと同じ方法で動作でき、かつ／または、同じ出力特性を有する。用語「デバイス」は、一般的に、任意のトランジスタまたはスイッチまたはダイオードについて、それらを区別する必要がない場合に用いられる。
第１の態様では、半導体デバイスが記載される。半導体デバイスは、ＩＩＩ－Ｎデバイスおよび電界効果トランジスタ（ＦＥＴ）を備える。ＩＩＩ－Ｎデバイスは、ＩＩＩ－Ｎ材料構造の第１側上の基板と、第１ゲートと、第１ソースと、ＩＩＩ－Ｎ材料構造の基板とは反対の側上の第１ドレインと、を備える。ＦＥＴは、第２半導体材料構造と、第２ゲートと、第２ソースと、第２ドレインとを備え、第２ソースは第２半導体材料構造の第２ドレインから反対の側上にある。ＦＥＴの第２ドレインは各ＩＩＩ－Ｎデバイスの第１ソースと直接的に接触して電気的に接続され、ＩＩＩ－Ｎ材料構造の一部を通ってビアホールが形成され、基板の上面の一部を露出させ、第１ゲートは少なくとも部分的にビアホール内に形成され、基板に電気的に接続される。
第２の態様では、電子コンポーネントが記載される。電子コンポーネントはエンハンスメントモードトランジスタを備える。電子コンポーネントはさらにデプリーションモードトランジスタを備える。デプリーションモードトランジスタは基板を備える。電子コンポーネントはさらにパッケージを備える。パッケージは導電性構造的パッケージベースを備え、パッケージはエンハンスメントモードトランジスタおよびデプリーションモードトランジスタの双方を囲う。デプリーションモードトランジスタのドレイン電極はパッケージのドレインリードに電気的に接続され、エンハンスメントモードトランジスタのゲート電極はパッケージのゲートリードに電気的に接続され、エンハンスメントモードトランジスタのソース電極は導電性構造的パッケージベースに電気的に接続される。デプリーションモードトランジスタのゲート電極は導電性基板と直接的に接触して電気的に接続され、導電性基板は導電性構造的パッケージベースと直接的に接触して電気的に接続され、導電性構造的パッケージベースはパッケージのソースリードに電気的に接続される。
第３の態様では、ハーフブリッジ回路が記載される。ハーフブリッジ回路は、高電圧ノードに接続された高位側スイッチと、グランドノードに接続された低位側スイッチと、高位側スイッチおよび低位側スイッチの間のノードに接続されたインダクタとを備える。低位側スイッチは低電圧エンハンスメントモードトランジスタおよび高電圧デプリーションモードトランジスタを備える。ハーフブリッジ回路は、高位側スイッチがオンにバイアスされ低位側スイッチがオフにバイアスされている間、第１動作モードでは電流が高位側スイッチを第１方向に通り、インダクタを通って流れるよう構成される。第２動作モードでは、高位側スイッチがオフにバイアスされ、低位側スイッチがオフにバイアスされている間、電流が低位側スイッチを第２方向に通り、インダクタを通って流れる。第３動作モードでは、高位側スイッチがオフにバイアスされ低位側スイッチがオンにバイアスされている間、電流が低位側スイッチを第２方向に通り、インダクタを通って流れる。第２動作モードの間、低位側スイッチを通る逆ＤＣ電流は５０Ａより大きく、第３動作モードの間、ＩＩＩ－Ｎデプリーションモードトランジスタのオン抵抗の増加は５％未満である。
第４の態様では、パッケージ内にケーシングされた電子コンポーネントが記載される。電子コンポーネントはハイブリッドＩＩＩ－Ｎデバイスを備える。ハイブリッドＩＩＩ－Ｎデバイスは、カスケード構成に配置された低電圧エンハンスメントモードトランジスタおよび高電圧ＩＩＩ－Ｎデプリーションモードトランジスタを備える。パッケージングされた電子コンポーネントは、コンポーネントパッケージのゲートがオフにバイアスされている間に、順方向に６００Ｖをブロックすることができ、逆方向に５０Ａより大きい電流に耐えることができ、ゲートがオンにバイアスされている間の電子コンポーネントの抵抗は、電子コンポーネントのゲートがオフにバイアスされている間に逆方向の前記電流に耐えた後に５％未満である。
本明細書に記載されるデバイスおよびトランジスタのそれぞれは、以下の特徴のうち１つ以上を含むことができる。基板は、１×１０１９ホール／ｃｍ３より大きいホール濃度を有するドープされたｐ型とすることができる。基板は回路グランドに電気的に結合されてもよい。ＩＩＩ－Ｎバッファ層は、４μｍより大きい厚さを有してもよく、６００Ｖより大きいものをブロック可能であってもよい。ＦＥＴのドレインは、はんだ、はんだペーストまたは導電性エポキシによって、ＩＩＩ－Ｎデバイスのソースに電気的に接続されてもよい。ゲート電極金属は、Ｔｉ／ＡｌまたはＮｉ／Ａｕを含んでもよい。ＩＩＩ－Ｎ材料構造は、Ｇａ極性配向またはＮ極性配向に配向されてもよい。エンハンスメントモードトランジスタのドレイン電極は、デプリーションモードトランジスタのソース電極と直接的に接触し、電気的に接続される。エンハンスメントモードトランジスタのソース電極は、導電性基板を通してデプリーションモードトランジスタのゲート電極に結合される。エンハンスメントモードトランジスタは、デプリーションモードトランジスタよりも低い降伏電圧を有する。ＩＩＩ－Ｎデプリーションモードトランジスタのゲート電極は、ケイ素基板に電気的に接続されてもよい。ケイ素基板は、導電性構造的パッケージベースと直接的に接触し、電気的に接続されてもよい。構造的パッケージベースは、回路グランドに接続されるよう構成される。エンハンスメントモードトランジスタは、ケイ素ＭＯＳＦＥＴであってもよい。
本明細書において、「ハイブリッドエンハンスメントモード電子デバイスまたはコンポーネント」（または単に「ハイブリッドデバイスまたはコンポーネント」）は、デプリーションモードトランジスタおよびエンハンスメントモードトランジスタから形成される電子デバイスまたはコンポーネントであって、デプリーションモードトランジスタはエンハンスメントモードトランジスタと比較して高い動作電圧および／または降伏電圧が可能であり、ハイブリッドデバイスまたはコンポーネントは、デプリーションモードトランジスタの降伏電圧および／または動作電圧とほぼ同程度に高い降伏電圧および／または動作電圧を有する単一のエンハンスメントモードトランジスタと同様に動作するよう構成される。すなわち、ハイブリッドエンハンスメントモードデバイスまたはコンポーネントは、以下の特性を有する少なくとも３個のノードを含む。第１ノード（ソースノード）および第２ノード（ゲートノード）が同一電圧に維持されている場合、ハイブリッドエンハンスメントモードデバイスまたはコンポーネントは、ソースノードに対して第３ノード（ドレインノード）に印加される正の高電圧（すなわち、エンハンスメントモードトランジスタがブロック可能な最大電圧より大きい電圧）をブロックすることができる。ゲートノードがソースノードに対して十分な正電圧（すなわち、エンハンスメントモードトランジスタの閾値電圧より大きい電圧）に維持されている場合、電流はソースノードからドレインノードへと通過し、または、ソースノードに対して十分な正電圧がドレインノードに印加されている場合には、電流はドレインノードからソースノードへと通過する。エンハンスメントモードトランジスタが低電圧デバイスであり、デプリーションモードトランジスタが高電圧デバイスである場合、ハイブリッドコンポーネントは、単一の高電圧エンハンスメントモードトランジスタと同様に動作することができる。デプリーションモードトランジスタは、エンハンスメントモードトランジスタの降伏電圧および／または最大動作電圧の、少なくとも２倍、少なくとも３倍、少なくとも５倍、少なくとも１０倍、または少なくとも２０倍の、降伏電圧および／または最大動作電圧を有してもよい。
本明細書において、ＩＩＩ族窒化物またはＩＩＩ－Ｎ材料、層、デバイス、等の用語は、化学量論的式ＢｗＡｌｘＩｎｙＧａｚＮに従う半導体複合材料からなる材料またはデバイスを指す。ただしｗ＋ｘ＋ｙ＋ｚは約１であり、０≦ｗ≦１，０≦ｘ≦１，０≦ｙ≦１，かつ０≦ｚ≦１である。ＩＩＩ－Ｎ材料、層、またはデバイスは、適切な基板上に直接的に成長させること（たとえば有機金属化学気相成長法）によって、または、適切な基板上に成長させ、元の基板から分離させ、他の基板に接着させることによって、形成または提供することができる。
本明細書において、２以上の接点または他の要素（導電性のチャネルまたはコンポーネント等）が「電気的に接続される」とは、いかなるバイアス条件下においても常に、当該各接点または当該各要素の電位が同一となるよう意図される（たとえばほぼ同一となる）ことを確実にするためにそれらが十分な導電性の材料によって接続されていることをいう。
本明細書において、「電圧をブロックする」とは、トランジスタ、デバイスまたはコンポーネントに電圧が印加された場合に、当該トランジスタ、デバイス、またはコンポーネントを通って実質的な電流（たとえば通常導電中の動作電流の０．００１倍より大きい電流）が流れることを防止する、当該トランジスタ、デバイスまたはコンポーネントの能力を指す。言い換えると、トランジスタ、デバイスまたはコンポーネントが、当該トランジスタ、デバイスまたはコンポーネントに印加された電圧をブロックしている間は、当該トランジスタ、デバイスまたはコンポーネントを通過する総電流は、通常導電中の動作電流の０．００１倍より大きくならない。この値より大きいオフ状態電流を有するデバイスは、高い損失および低い効率を示し、典型的には多くの用途（とくにパワースイッチング用途）に不向きである。
本明細書において、「高電圧デバイス」（たとえば高電圧スイッチングトランジスタ、ＨＥＭＴ、双方向スイッチ、または四象限スイッチ（ＦＱＳ））は、高電圧用途に最適化された電子デバイスである。すなわち、デバイスがオフである場合には高電圧（たとえば約３００Ｖ以上、約６００Ｖ以上、または約１２００Ｖ以上）をブロックすることができ、デバイスがオンである場合には、それが用いられる用途について十分に低いオン抵抗（ＲＯＮ）を有する（たとえば、当該デバイスを実質的な電流が通過する際に経験する導電損失が十分に低い）。高電圧デバイスは、少なくとも、それが用いられる回路内の高電圧供給または最大電圧に等しい電圧をブロックすることができる。高電圧デバイスは、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、２５００Ｖ、または用途が要求する他の適切なブロック電圧をブロック可能であってもよい。言い換えると、高電圧デバイスは、０ＶからＶｍａｘまでのすべての電圧をブロックすることができ、ただしＶｍａｘは回路または電源供給によって供給され得る最大の電圧であり、Ｖｍａｘはたとえば３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、２５００Ｖ、または用途が要求する他の適切なブロック電圧であってもよい。双方向スイッチまたは四象限スイッチについて、スイッチがオフである場合には、ブロックされる電圧は、特定の最大値未満の任意の極性であってもよく（±３００Ｖまたは±６００Ｖ、±１２００Ｖ、等の±Ｖｍａｘ）、スイッチがオンである場合には、電流は任意の方向であってもよい。
本明細書において、「ＩＩＩ－Ｎデバイス」はＩＩＩ－Ｎヘテロ構造に基づくデバイスである。ＩＩＩ－Ｎデバイスは、トランジスタまたはスイッチ（デバイスの状態が、ゲート端子によって、または、ゲート端子なしで電流の通過を一方向にブロックし別の方向に導通させる２端子デバイスとして、制御される）として動作するよう設計することができる。ＩＩＩ－Ｎデバイスは、高電圧用途に適した高電圧デバイスであってもよい。そのような高電圧デバイスにおいて、デバイスがオフにバイアスされている場合（たとえばソースに対するゲートの電圧がデバイス閾値電圧未満である場合）、そのデバイスは、そのデバイスが用いられる用途の高電圧以下のすべてのソース・ドレイン電圧（たとえば１００Ｖ、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、２５００Ｖ、またはより高い）を少なくともサポート可能である。高電圧デバイスがオンにバイアスされている場合（たとえばソースまたは関連する電力端子に対するゲートの電圧がデバイス閾値電圧より大きい場合）、そのデバイスは、低いオン電圧（すなわち、ソース・ドレイン間または両電力端子間の低電圧）で実質的な電流を導電させることができる。許容可能な最大電圧は、そのデバイスが用いられる用途において維持可能な最大のオン状態電圧である。
本明細書において、「上方（ｏｖｅｒ）」、「下方（ｕｎｄｅｒ）」、「間（ｂｅｔｗｅｅｎ）」および「上（ｏｎ）」という用語は、ある層の別の層に対する相対的位置を指す。したがってたとえば、別の層の上方または下方に配置された層は、その別の層と直接的に接触してもよいし、１つ以上の層が間に介在してもよい。さらに、２つの層の間に配置された層は、それら２つの層に直接的に接触してもよいし、１つ以上の層が間に介在してもよい。これに対して、第２層「上」の第１層は、第２層と接触する。さらに、ある層の、他の各層に対する相対的位置は、基板の絶対的配向を考慮することなく、基板に対して操作が実行されることを想定して提供される。
高電圧スイッチングトランジスタが用いられる典型的なパワースイッチング用途では、大部分の時間の間、トランジスタは２つの状態のうち一方にある。第１状態（一般的に「オン状態」と呼ばれる）では、ソース電極に対するゲート電極の電圧は、トランジスタ閾値電圧より大きく、トランジスタを通って実質的な電流が流れる。この状態では、ソース・ドレイン間の電圧差は典型的には低く、通常は数ボルト以下（たとえば約０．１～５ボルト）である。第２状態（一般的に「オフ状態」と呼ばれる）では、ソース電極に対するゲート電極の電圧は、トランジスタ閾値電圧より低く、トランジスタを通って実質的な電流は流れない（オフ状態漏れ電流を除く）。この第２状態では、ソース・ドレイン間の電圧差は、約０Ｖから回路高電圧供給の値まで任意に変動し得る（場合によっては１００Ｖ、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖまたはより高いが、トランジスタの降伏電圧より低くすることができる）。一部の用途では、回路内の誘導性要素がソース・ドレイン間の電圧を回路の高電圧供給よりさらに高くする場合がある。加えて、ゲートがオンまたはオフにスイッチされた直後に、トランジスタが上述の２状態の間の遷移モードにある短い時間が存在する。トランジスタがオフ状態にある場合、それはソース・ドレイン間の「電圧をブロックしている」と言われる。本明細書では、「電圧をブロックする」とは、トランジスタ、デバイスまたはコンポーネントに電圧が印加された場合に、当該トランジスタ、デバイス、またはコンポーネントを通って実質的な電流（たとえば通常のオン状態導電中の平均動作電流の０．００１倍より大きい電流）が流れることを防止する、当該トランジスタ、デバイスまたはコンポーネントの能力を指す。言い換えると、トランジスタ、デバイスまたはコンポーネントが、当該トランジスタ、デバイスまたはコンポーネントに印加された電圧をブロックしている間は、当該トランジスタ、デバイスまたはコンポーネントを通過する総電流は、通常のオン状態導電中の平均動作電流の０．００１倍より大きくならない。
図１のハイブリッドエンハンスメントモードデバイスが、従来の高電圧Ｅモードトランジスタに代えて用いられる場合には、ハイブリッドデバイスは、以下のように動作する。ハイブリッドデバイスがオン状態にある場合には、ＥモードトランジスタのチャネルおよびＤモードトランジスタのチャネルの双方を通って電流が流れ、これら２つのトランジスタそれぞれにかかる電圧は小さくでき、典型的には数ボルト以下である。ハイブリッドデバイスがオフ状態にある場合には、ハイブリッドデバイスによってブロックされる電圧は、ＥモードトランジスタとＤモードトランジスタとの間で分割される。Ｅモードトランジスタは、およそ｜Ｖｔｈ，Ｄ｜とＶｂｒ，Ｅとの間の電圧をブロックし、｜Ｖｔｈ，Ｄ｜はＤモードトランジスタの閾値電圧の絶対値であり、Ｖｂｒ，ＥはＥモードトランジスタの降伏電圧である。ハイブリッドデバイスにかかる電圧の残余は、高電圧Ｄモードトランジスタによってブロックされる。
添付の図面および以下の説明において、本明細書に記載される対象の、１つ以上の開示される実装の詳細が明らかにされる。追加の特徴および変形もまた、実装に含まれてもよい。他の特徴、態様、および利点は、当該説明、図面および特許請求の範囲から明白となる。
従来技術の電子コンポーネントの概略図。 ハイブリッドＩＩＩ－Ｎデバイスの断面図。 図２ＡのハイブリッドＩＩＩ－Ｎデバイスの平面図。 図２ＡのハイブリッドＩＩＩ－Ｎデバイスの断面図。 パッケージされた電子コンポーネントデバイスの斜視図。 電子コンポーネントの概略図。 ハーフブリッジ降圧コンバータ回路を通る電流経路の概略図。 ハーフブリッジ降圧コンバータ回路を通る電流経路の概略図。 ハーフブリッジ降圧コンバータ回路を通る電流経路の概略図。 様々な動作モード中のハーフブリッジ降圧コンバータの低位側スイッチを通る電流経路の概略図。 様々な動作モード中のハーフブリッジ降圧コンバータの低位側スイッチを通る電流経路の概略図。 ハーフブリッジ昇圧コンバータ回路を通る電流経路の概略図。 ハーフブリッジ昇圧コンバータ回路を通る電流経路の概略図。 ハーフブリッジ昇圧コンバータ回路を通る電流経路の概略図。 ハイブリッドＩＩＩ－Ｎデバイスの別の構成の断面図。 ハイブリッドＩＩＩ－Ｎデバイスの別の構成の断面図。 ハイブリッドＩＩＩ－Ｎデバイスの別の構成の断面図。
各図の同様の符号は同様の要素を示す。
［詳細な説明］
本明細書には、単一の電子コンポーネントパッケージ内に組み立てられたデプリーションモードトランジスタおよびエンハンスメントモードトランジスタを含む、ハイブリッドエンハンスメントモード電子コンポーネントが記載される。デプリーションモードトランジスタ（高電圧ＩＩＩ－Ｎデバイスであってもよい）およびエンハンスメントモードトランジスタ（低電圧ケイ素ＦＥＴデバイスであってもよい）は、カスケード回路構成に配列されてハイブリッドデバイスを形成し、これは、単一の高電圧ＥモードＩＩＩ－Ｎトランジスタと同じ方法で動作することができ、多くの場合において、単一の高電圧ＥモードＩＩＩ－Ｎトランジスタと同一のまたは同様の出力特性を達成できる。デプリーションモードトランジスタは、エンハンスメントモードトランジスタより大きい降伏電圧を有する（たとえば少なくとも３倍大きい）。これらのハイブリッド電子コンポーネントがオフ状態にバイアスされている場合にブロック可能な最大電圧は、少なくとも、デプリーションモードトランジスタの最大ブロック電圧または降伏電圧と同じ大きさである。本明細書に記載されるハイブリッド電子コンポーネントは、従来のパッケージ内のハイブリッドデバイスに比べ、複雑さおよび組み立て工程のコストを低減させながら、信頼性および／または性能が改善されるよう構成される。
図２Ａは、単一の高電圧ハイブリッドＩＩＩ－Ｎデバイス１００を形成するために、高電圧ＤモードＩＩＩ－Ｎデバイス１２３（たとえばＧａＮ ＨＥＭＴデバイス）に電気的に接続された低電圧Ｅモードデバイス１２２（たとえばケイ素ＦＥＴデバイス）を含む電子デバイスの断面図を示す。Ｅモードデバイス１２２は、半導体ボディ層２５と、半導体ボディ層２５の第１側上のＦＥＴソース電極１３１およびＦＥＴゲート電極１３２と、半導体ボディ層２５のＦＥＴソース電極１３１と反対側上のＦＥＴドレイン電極１３３とを含む。
図２ＡのＤモードＩＩＩ－Ｎデバイス１２３は、適切な導電性基板１４上に成長したＩＩＩ－Ｎ材料構造２４（たとえばＧａＮおよびＡｌＧａＮの組み合わせ）を含む。これは導電性半導体（たとえばケイ素（たとえばｐ型またはｎ型Ｓｉ）、ＧａＮまたは任意の他の十分に導電性の基板）であってもよい。たとえば、基板は１×１０１９ホール／ｃｍ３より大きいホール濃度を有するドープされたｐ型であってもよく、１×１０１９電子／ｃｍ３より大きい電子濃度を有するドープされたｎ型であってもよい。基板は、熱伝導率が高くても低くてもよく、熱伝導率が低い基板の場合には、基板は熱放散を改善するために薄くされてもよい。基板は、ＩＩＩ－Ｎ材料構造２４の材料層のいずれかと同様の、または異なる格子定数および／または熱膨張率を有してもよい。基板の、ＩＩＩ－Ｎ材料構造２４と反対側の背面側上には、背面金属層４２（たとえばＴｉ／Ｎｉ／Ａｇ）が形成されてもよい。背面金属層４２は、デバイスパッケージベース（たとえばリードフレーム）に、はんだ、はんだペースト、導電性エポキシ、導電性テープまたは他の適切な取り付け方法（デバイスパッケージベースへのデバイス基板１４の高品質な機械的、熱的および電気的接続を可能にするもの）で基板を取り付け可能にする接着層として用いることができる。
ＩＩＩ－Ｎ材料構造２４は、基板１４上に成長したＩＩＩ－Ｎバッファ層１５（たとえばＧａＮまたはＡｌＧａＮ）を含んでもよい。バッファ層１５は、層内に転位または点欠陥を含むことによって、または、補償的要素（たとえばＦｅ、Ｃ、および／またはＭｇ等）で層をドープすることによって、絶縁性に、または意図しないｎ型移動性キャリアが実質的に存在しないように、製造されてもよい。バッファ層は、全体を通して実質的に均一な組成を有してもよいし、組成が変化してもよい。たとえば、実装によっては、バッファ層のアルミニウム成分をグレーディングすること等によって、バッファ層が組成的にグレーディングされる（たとえば基板はＡｌｘＧ１－ｘＮであり、ｘは基板を通して変化する）。バッファ層１５の厚さおよび組成は、高電圧用途に対して最適化されてもよい。すなわち、バッファ層は、それが使用される回路における最大電圧または高電圧供給に等しい電圧をブロックできる。たとえば、バッファ層１５は６００Ｖより大きい電圧または９００Ｖより大きい電圧をブロック可能であってもよい。バッファ層１５の厚さは４μｍより大きくすることができ、たとえばＩＩＩ－Ｎバッファ層は５μｍと８μｍとの間の厚さを有してもよい。
ＩＩＩ－Ｎ材料構造は、さらに、ＩＩＩ－Ｎバッファ層１５の上方にＩＩＩ－Ｎチャネル層１６（たとえばＧａＮ）を含んでもよく、ＩＩＩ－Ｎチャネル層１６の上方にＩＩＩ－Ｎ障壁層１７（たとえばＡｌＧａＮ、ＡｌＩｎＮまたはＡｌＧａＩｎＮ）を含んでもよい。ＩＩＩ－Ｎ障壁層１７のバンドギャップは、ＩＩＩ－Ｎチャネル層１６のバンドギャップより大きい。ＩＩＩ－Ｎチャネル層１６は、ＩＩＩ－Ｎ障壁層１７とは異なる組成を有し、ＩＩＩ－Ｎ障壁層１７の組成の厚さは、ＩＩＩ－Ｎチャネル層１６に層１７および１６の界面に隣接して２次元電子ガス（２ＤＥＧ）チャネル１９（図２Ａに破線により示す）が誘導されるように選択される。
典型的には、ＩＩＩ－Ｎ高電子移動度トランジスタ（ＨＥＭＴ）は、リアクター内の有機金属化学気相成長法（ＭＯＣＶＤ）または分子ビームエピタキシー（ＭＢＥ）または他の技法によって成長したエピタキシャル（すなわちエピ）ＩＩＩ－Ｎ材料構造から形成される。図２Ａに示すように、ＩＩＩ－Ｎ材料構造は、ＩＩＩ族極性（たとえばＧａ極性）配向（たとえば［０ ０ ０ １］（Ｃ面）配向）で成長してもよい。すなわち、ＨＥＭＴのソース、ゲート、およびドレイン接点は、ＩＩＩ－Ｎ材料構造のＩＩＩ族面（たとえば［０ ０ ０ １］面）の上方に形成され、これは典型的には、ＩＩＩ－Ｎ層が形成される基板からはＩＩＩ－Ｎ材料構造の反対側上である。代替的に、ＩＩＩ－Ｎ ＨＥＭＴは、Ｎ極性（すなわちＮ面）配向（たとえば［０ ０ ０ －１］配向（図示しない）等）で成長したＩＩＩ－Ｎ材料構造上に形成されてもよい。この場合、ＨＥＭＴのソース、ゲートおよびドレイン接点は、ＩＩＩ－Ｎ材料構造のＮ面（たとえば［０ ０ ０ －１］面）の上方に形成される。ここで、ＩＩＩ－Ｎ材料構造は、ＩＩＩ－Ｎバッファ層の上方のＩＩ－Ｎ障壁層と、ＩＩＩ－Ｎ障壁層１７の上方のＩＩＩ－Ｎチャネル層１６とを含んでもよい。ＩＩＩ－Ｎ障壁層１７のバンドギャップは、ＩＩＩ－Ｎチャネル層１６のバンドギャップより大きく、ＩＩＩ－Ｎ障壁層１７の厚さおよび組成は、ＩＩＩ－Ｎチャネル層１６に、ＩＩＩ－Ｎチャネル層１６およびＩＩＩ－Ｎ障壁層１７の界面に隣接して、２次元電子ガス（２ＤＥＧ）チャネル１９が誘導されるように選択される。Ｎ極性ＩＩＩ－Ｎ材料は、ＩＩＩ族極性ＩＩＩ－Ｎ材料とは反対向きの分極フィールドを有し、したがって、ＩＩＩ族極性構造を用いて製造できないＩＩＩ－Ｎデバイスの実装を可能にし得る。
絶縁層１８（たとえば誘電層）は、ＩＩＩ－Ｎ材料構造の上表面の上方に成長または堆積される。絶縁体１８は、たとえば酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ケイ素（ＳｉＯ２）、ＳｉｘＮｙ、Ａｌ１－ｘＳｉｘＮ、Ａｌ１－ｘＳｉｘＯ、Ａｌ１－ｘＳｉｘＯＮまたは他の任意のワイドバンドギャップ絶縁体から形成されてもよく、またはこれを含んでもよい。絶縁体１８は単一層として図示されるが、代替的に、単一の合成絶縁層を形成するために様々な処理工程の間に堆積されるいくつかの層からなるよう形成されてもよい。絶縁層１８は、全体が一定であってもよいし、種類が変化する絶縁材料から形成されてもよく、たとえば、絶縁層は、ＭＯＣＶＤ ＳｉＮ（たとえばＭＯＣＶＤによって堆積したＳｉＮ）から形成される第１部分と、ＰＥＣＶＤ ＳｉＮ（たとえばＰＥＣＶＤによって堆積したＳｉＮ）から形成される第２部分とを有してもよい。
ソース電極１３４およびドレイン電極１３６は、デバイス１００がラテラルＩＩＩ－Ｎデバイスとして特徴づけられるように、デバイス１００の基板と反対側上に形成される（すなわち、ソースおよびドレインはデバイスの同じ側上にあり、電流はソース１３４とドレイン１３６との間でデバイスを通って横方向に流れる）。ソース電極１３４およびドレイン電極１３６はオーミック接触し、層１６内に形成されるデバイス２ＤＥＧチャネル１９に電気的に接続される。ソースおよびドレイン電極１３４，１３６（たとえばソースおよびドレイン接点）は、金属スタックによって形成されてもよい。ソースおよびドレイン電極１３４，１３６から２ＤＥＧチャネル１９へのオーミック接触を改善できるようにするために、ＩＩＩ－Ｎ障壁層１７内に凹部が形成されてもよい。金属スタックは、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ、または他の適切な金属であってもよい。ソースおよびドレイン接点１３４，１３６は、金属蒸着および堆積後アニーリング処理(metal evaporation and post-deposition annealing processes)によって形成されてもよい。スパッタリングおよびドライエッチ処理を含む他のオーミック接触処理を用いてもよい。
デバイス１００は、さらにゲート電極１３５（たとえばゲート接点）を含む。ゲート電極１３５は、図２Ａに示すように、ゲート電極とＩＩＩ－Ｎ材料構造２４との間に少なくとも部分的に絶縁層１８が存在するように形成されてもよいし、代替的に、ゲート電極１３５は、ＩＩＩ－Ｎ材料構造２４と接触するように形成されてもよい（図示せず）。ゲート電極１３５は、金属スタック（たとえばチタン／アルミニウム（Ｔｉ／Ａｌ）またはニッケル／金（Ｎｉ／Ａｕ））等の適切な導電性金属から形成されてもよく、金属蒸着またはスパッタリングまたは化学気相成長法または様々な原子層堆積（ＡＬＤ）によって堆積されてもよい。代替的に、ゲート電極１３５は、大きな仕事関数を有する半導体材料（たとえばｐ型ポリシリコン、酸化インジウムスズ、窒化タングステン、窒化インジウム、または窒化チタン）のような、大きな仕事関数を有する１つ以上の材料を含む別の導電性材料または材料スタックであってもよい。
ゲート電極１３５は、図２Ａの破線領域に示すように、基板１４の上表面の一部を露出させＩＩＩ－Ｎ材料構造２４の一部を通って形成されるビアホール３８によって基板１４に電気的に接続される（たとえば貫通エピビア(through-epi-via)またはＴＥＶ）。ＩＩＩ－Ｎデバイス２３のゲート電極１３５が基板１４に電気的に接続されるように、ゲート電極１３５の金属は、少なくとも部分的に、ビアホール３８内に形成される。図２Ａの破線領域は、２ＤＥＧチャネル１９を貫通するビアホール３８を示すが、さらに図２Ｂおよび図２Ｃに示すように、ビアホール３８は、２ＤＥＧチャネル１９がソース電極１３４とドレイン電極１３６との間で連続するような方法で形成される（たとえばビアホールがデバイスの活性領域の外側の領域に形成される）。
図２Ｂおよび図２Ｃは、それぞれ図２ＡのＩＩＩ－Ｎデバイス１２３の平面図および断面図を示し、図２Ｃの断面図は図２Ｂの破線２７によって示される。デバイスの活性領域は破線領域２６で示される。活性領域の外側では、導電性チャネルが存在しないように、半導体材料が典型的にはエッチングまたは他の方法で処理され（たとえばイオン埋め込みによって）、これによって、互いに絶縁されるよう設計されるデバイスの各部間のショートが防止される。図２Ｂおよび図２Ｃに示すように、ビアホール３８および３８’は活性領域２６の外側に形成され、ＩＩＩ－Ｎ材料構造２４を通って延びて、基板１４の上表面の一部を露出させる。ゲート電極１３５が基板１４に電気的に接続されるように、ゲート電極金属は少なくとも部分的にビアホール３８および３８’内に形成される。本明細書において用いられる場合、トランジスタの「活性領域」とは、図２Ｂおよび図２Ｃにおいて、ソースおよびドレイン電極１３４，１３６の間のデバイスチャネルを含む領域に沿ったソースおよびドレイン領域を指す（すなわち領域２６）。
さて図２Ａに戻り、低電圧Ｅモードデバイス１２２は高電圧ＤモードＩＩＩ－Ｎデバイス１２３に電気的に接続されてハイブリッドＩＩＩ－Ｎデバイス１００を形成する。ここで、Ｅモードデバイス１２２のドレイン電極１３３は、絶縁層１８の一部の上方に形成されるソースパッド１３７として示すソース接点の一部を通して、ＩＩＩ－Ｎデバイス１２３のソース電極１３４と直接的に接触して（たとえばその上に取り付けられて）電気的に接続される。Ｄモードデバイス１２３の活性領域の上方にＥモードデバイス１２２が直接的に取り付けられるように、ソースパッド１３７は、図２Ａに示すように、Ｄモードデバイス１２３の活性領域の上方に延びてもよい。代替的に、絶縁層１８はＤモードデバイス１２３の活性領域の外側に延びてもよく、ソースパッド１３７はＤモードデバイス１２３の活性領域の外側で絶縁層１８の上方に延びてもよく、Ｅモードデバイス１２２はＤモードデバイス１２３の活性領域の外側でソースパッド１３７上に実装されてもよい。Ｅモードデバイス１２２のドレイン１３３は、たとえば、はんだ、はんだペースト、導電性エポキシ、導電性テープ、または、ソース電極１３４のソースパッド１３７およびＦＥＴドレイン電極１３３の間の、高品質な機械的、熱的および電気的接続を可能にする他の適切な実装方法で、Ｄモードデバイス１２３のソースパッド１３７に接続されてもよい。従来の単一パッケージ内で組み立てられるハイブリッドデバイスは、典型的にはセラミックの絶縁基板（たとえばＡｌＮシム）上に並んで共通パッキングされ、ＦＥＴドレインからＨＥＭＴソースまでの接続を提供する外部ワイヤコネクタを要する。しかしながら、図２Ａに示すように、Ｄモードデバイス１２３上にＥモードデバイス１２２を直接的に取り付けることにより、外部ワイヤコネクタおよびセラミック基板の必要性が解消される。これによって、回路の寄生インダクタンスが激減し、より高い電流レーティングおよびより高速なスイッチングスピードが可能になる。
図３は、電子コンポーネントパッケージ２００内に集積されるハイブリッドＩＩＩ－Ｎデバイス１００の斜視図である。パッケージ２００は、導電性構造的パッケージベース３１０（たとえばアルミニウム、銅またはニッケルリードフレーム）、ゲートリード３１２（すなわち第１端子）、ソースリード３１１（すなわち第２端子）、およびドレインリード３１３（すなわち第３端子）を備える３端子パッケージであり、ゲートリード３１２およびドレインリード３１３は、導電性構造的パッケージベース３１０から電気的に絶縁され、ソースリード３１１は導電性構造的パッケージベース３１０に電気的に接続される。任意選択で取り付け孔２９が含まれてもよい。加えて、パッケージ２００は、デバイスを囲むプラスチックまたは金属のケース（図示せず）を含んでもよい。ハイブリッドデバイスの基板１４は、導電性構造的パッケージベース３１０に直接的に取り付けられて電気的に接続される。基板１４は、たとえば、はんだ、導電性エポキシ、導電性テープ、または、基板１４の、構造的パッケージベース３１０への、高品質な機械的、熱的および電気的接続を可能にする他の適切な取り付け方法で、パッケージベースに取り付けられてもよい。典型的には、従来のハイブリッドデバイスパッケージ手法では、デバイス基板１４とパッケージベース３１０との間にセラミックまたは絶縁性の基板（たとえばＡｌＮシム）が用いられ、基板をパッケージから電気的に絶縁する。パッケージベース３１０は、ヒートシンク（図示せず）に直接的に取り付けることができ、これによって、パッケージベース３１０とヒートシンクとが電気的および熱的接触し、すなわちそれらが電気的に接続され、ハイブリッドデバイスによって生成された熱がヒートシンクを通して放散され得る。ヒートシンクは、回路グランドであってもよく、または、回路グランドに電気的に接続されてもよく、その場合には、パッケージベース３１０と、基板１４と、ＩＩＩ－Ｎデバイスのゲート１３５とは、それぞれ回路グランドと電気的に接続される。
パッケージ２００のゲートリード３１２は、コネクタ４１によって、Ｅモードデバイス１２２のゲート電極１３２に結合される（たとえば電気的に接続される）。パッケージ２００のドレインリード３１３は、コネクタ４３によって、ＩＩＩ－Ｎデバイス１２３のドレイン電極１３６に結合される（たとえば電気的に接続される）。導電性構造的パッケージベース３１０は、コネクタ４２によって、Ｅモードデバイス１２２のソース電極１３１に結合される（たとえば電気的に接続される）。ＩＩＩ－Ｎデバイス１２３のゲート電極１３５は、導電性基板１４およびビアホール３８／３８’を通して、導電性構造的パッケージベース３１０に結合される（たとえば電気的に接続される）。コネクタ４１，４２，４３は、それぞれ単一のワイヤボンディング（図示）を備えてもよいし、複数の並列のワイヤボンディング、リボン、導電性金属クリップ、または、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）または他の適切な材料等の導電性材料を含む他のコネクタを備えてもよい。
図３に示すように、ＤモードＩＩＩ－Ｎデバイス１２３のゲート接点１３５は、ＩＩＩ－Ｎ材料構造２４を通って形成されるビアホール３８／３８’によって基板１４に電気的に接続される。また、上述のように、基板１４は、導電性構造的パッケージベース３１０と電気的に接続されるように、これに直接的に取り付けられる。この構成によれば、従来の手法において要求されるような外部ワイヤコネクタを用いずに、ＩＩＩ－Ｎデバイスのゲート電極１３５がパッケージデバイス２００のソースリード３１１に電気的に結合される（たとえば電気的に接続される）ことができる。また、この構成によれば、ゲート電極１３５がＥモードデバイス１２２のソース電極１３１に電気的に結合される（たとえば電気的に接続される）ことができる。ゲート電極１３５は、Ｄモードデバイス１２３の上表面上に露出される接点パッド領域（デバイステスト（たとえばデバイスプロービング）に実用的となる可能性がある）を含んでもよい（図３に示す）が、Ｄモードデバイス１２３の上表面上にゲート電極１３５が露出する領域がないように、ゲート電極１３５の上表面を誘電材料（たとえば誘電層１８）で完全にカプセル化することが好ましい場合がある。加えて、従来のハイブリッドデバイス組み立て手法は、典型的には、パッケージソースリード３１１から基板を電気的に絶縁するために、デバイス基板１４とパッケージベース３１０との間にセラミックまたは絶縁性シム（たとえばＡｌＮシム）を用いる。これは、ゲート電極１３５をパッケージソースリード３１１に接続するために追加のワイヤコネクタの使用を要求する。パッケージベース３１０とＤモードデバイスの基板１４との間に絶縁シムが含まれる場合には、基板１４は固定電位に維持されず、浮動電位（たとえば、Ｄモードデバイスのゲート１３５の電位とＤモードデバイスのドレイン１３６の電位との間のどこか）にあり、これによって、結果的に、Ｄモードデバイスのドレイン１３６とＤモードデバイスの基板１４との電圧差が、Ｄモードデバイスのドレイン１３６とＤモードデバイスのゲート１３５との間の電圧差より実質的に小さくなる。セラミックシムを除去し、基板１４をパッケージベース３１０に接続することにより、基板電圧が０Ｖ（すなわちグランド電位）に固定され、ＩＩＩ－Ｎバッファ層１５にゲート・ドレイン電圧の全体がかかる。このように、十分なデバイス降伏電圧特性を維持するために、ＩＩＩ－Ｎバッファ層１５に関して、注意深い設計考慮が必要である（たとえば、バッファ層１５をより厚くして、バッファ層にかかる電位の増加によって発生する漏れおよび／または絶縁破壊を防止することができる）。このように、ハイブリッドＩＩＩ－Ｎデバイス１００は、セラミックシムを含まず、３個以下のコネクタでコンポーネントパッケージ２００内に組み立てることができ、一方で、従来の組み立て手法（セラミックシムを要するかまたはビアホール３８なしで組み立てられる）は、４個以上のコネクタを要する。これによってパッケージの、必要なコンポーネントの数（たとえば部品表またはＢＯＭ）が低減され、これによって全体的な組み立てコストが低減される。図３のコンポーネントパッケージ２００は、ＴＯ－２２０またはＴＯ－２４７等のリードされたパッケージを示す。しかしながら、クアッドフラットノーリード(quad flat no-lead)（ＱＦＮ）、表面取り付けデバイス（ＳＭＤ）または無損失パッケージ(loss-free package)（ＬＦＰＡＫ）、等のリードなしパッケージを伴う代替的な実施形態を用いることもできる。加えて、パッケージ２００のコンポーネントは、設計者およびパッケージ種類のニーズに最もよく適合する態様で配向または配置することができる。
図４は、図１のハイブリッドデバイスの回路概略を示し、また、デバイス内に固有の様々な寄生インダクタンスおよび寄生容量を示す。Ｄモードデバイス２３の寄生ゲート・ドレイン容量（ＣＧＤ）は、コンデンサ５７として表される。Ｅモードデバイス２２の内蔵ボディダイオードはダイオード３７によって表される。Ｅモードデバイス２２のソース接続の寄生インダクタンスはインダクタ５４として表され、Ｄモードデバイス２３のゲート接続の寄生インダクタンスはインダクタ５３として表される。図４の回路が図３のパッケージ２００と同様のコンポーネントパッケージ内に実装される場合には、インダクタ５４は、Ｅモードデバイス１２２のソース１３１をパッケージベース３１０に接続するワイヤ（たとえば図３のワイヤ４２）のインダクタンスを表し、図４の破線５６によって囲まれる領域は図３のパッケージベース３１０を表す。パッケージソースリード３１１は、回路グランド５５に接続されてもよい。Ｄモードデバイス２３のゲート電極３５がＥモードデバイス２２のソース電極３１に接続するために、Ｄモードデバイス２３のゲート電極３５をパッケージソースリード１１に（またはパッケージベースに）接続するために外部ゲートワイヤコネクタが用いられる。このゲートワイヤコネクタにより、Ｄモードデバイス２３のゲート電極３５とパッケージソースリード１１（またはパッケージベース）との間に実質的なインダクタンス（インダクタ５３によって表す）が発生する。寄生インダクタンス５３および５４は、デバイスのターンオンおよびターンオフ時間をスローダウンさせ、スッチング損失を増加させる可能性があり、デバイスの性能を悪化させる。
図２Ａに示すハイブリッドデバイス１００において、Ｄモードデバイス１２３のゲート電極１３５は、ビアホール３８によって基板１４に電気的に接続されている。したがって、図３に示すようにデバイス１００がパッケージ内に実装される場合には、ゲート１３５が導電性基板１４に電気的に接続され、かつ導電性基板１４がパッケージベース３１０に直接的に取り付けられる（したがって電気的に接続されている）ので、Ｄモードデバイス１２３のゲート１３５とパッケージベース３１０との間の外部ワイヤコネクタは不要である。さらに、ビアホール３８を通る基板１４へのゲート接続の寄生インダクタンスは、図１のデバイスについて必要となる外部接続に対応する寄生インダクタンス５３に比べて実質的に低減される。結果として、コンポーネントパッケージ２００内にケーシングされたデバイス１００は、パッケージ１００内にケーシングされた図１のデバイスに比較すると、スイッチング特性の実質的な改善、オン抵抗の劣化低減、および、実質的により低いパッケージングコストを示す。スイッチング特性改善のいくつかは、以下にさらに詳細に説明する。
図５Ａ、図５Ｂおよび図５Ｃは、ハーフブリッジ降圧コンバータ回路を動作させるそれぞれ異なるモードを３つ示す。ハーフブリッジ回路は、高電圧ノード９１に接続された高位側スイッチ８２と、グランドノード９２に接続された低位側スイッチ８３とを含む。インダクタ９３が、ノード９４（低位側スイッチ８３と高位側スイッチ８との間）と回路の出力ノードＶＯＵＴとの間に接続される。第１コンデンサ８６が、高電圧ノード９１とＤＣグランド９２との間に接続される。第２コンデンサ８７が、回路の出力ノードＶＯＵＴとＤＣグランド９２との間に接続される。低位側スイッチ８３は、降圧コンバータ回路の効率を改善する特性を有するように選択される。具体的には、スイッチ８３は、低いオン抵抗（ＲＤＳ（ＯＮ））および低いスイッチング損失を有するべきである。スイッチ８３は、たとえば図１のハイブリッドデバイスであってもよい。または、スイッチ８３は、図３のコンポーネントパッケージ２００内に組み立てられた図２Ａ～図２Ｃのハイブリッドデバイス１００として実装されてもよい。
図５Ａ～図５Ｃの降圧コンバータハーフブリッジは、以下のように動作可能である：図５Ａを参照して、第１動作モードにおいて、高位側スイッチ８２のゲートがオンにバイアスされ（すなわちＶＧＳ８２＞ＶＴＨ）、低位側スイッチ８３のゲートがオフにバイアスされる（すなわちＶＧＳ８３＜ＶＴＨ）。電流９７は、高電圧ノード９１から順方向に高位側スイッチ８３を通ってノード９４へと流れる。この電流は低位側スイッチ８３によってブロックされ、電流経路９７によって示すようにインダクタ９３を通って流れる。デバイスが第１動作モードにおいて動作している間に、高位側スイッチ８２のゲート・ソース電圧が低またはオフに切り替えられ（すなわちＶＧＳ８２＜ＶＴＨ）、スイッチ８２および８３の双方のゲートがオフにバイアスされた場合には、降圧コンバータは図５Ｂに示す第２動作モードに切り替わる。電流はインダクタ９３を通って流れ続けなければならない。
図６Ａは、図５Ａおよび図５Ｂに示す第１動作モードと第２動作モードとの間の遷移時間Ｔ１中の、低位側スイッチ８３を通る電流経路を示す。遷移時間Ｔ１中に、ノード９４の電圧（図５Ａ～図５Ｃに示す）が負になるまで低下し、図６Ａの電流経路ＩＡＣによって示されるように、変位電流がＤモードデバイス２３の寄生ゲート・ドレインコンデンサ５７を通って流れる。ノード９４の電圧が十分に負になると、Ｅモードデバイス２２の内蔵ボディダイオード３７がオンに切り替わり、スイッチ８３が逆導通状態となる。これは逆導通モード（すなわちフリーホイールダイオードモード）と呼ばれる。遷移時間Ｔ１の終点において、スイッチ８３はオフから逆導通状態に遷移し、電流は、Ｄモードデバイス２２のゲート・ドレインコンデンサ５７を通る変位電流から、Ｅモードデバイス２２の内蔵ボディダイオード３７およびＤモードデバイス２３のチャネルを通って流れる逆ＤＣ電流（図６Ｂの電流経路ＩＤＣによって示す）へと、急激に遷移する。インダクタ９３を通る動作電流が高い場合には、電流経路遷移はＤモードデバイス２３のゲートにわたって電圧スパイクを起こし、リンギングする場合がある。この電圧スパイクは、Ｄモードデバイス２３のゲート誘電体１８に電荷を注入し、Ｄモードデバイスのオン抵抗（ＲＯＮ）の増加につながり、これによってハイブリッドデバイスのオン抵抗を増加させる。インダクタ９３内の電流は連続的でなければならないので、スイッチ８３のゲートがオフにバイアスされている場合でも、図５Ｂの回路にはスイッチ８３の逆導通が必要である。
図５Ｃに戻り、図５Ｂに示すように高位側８２のゲートがオフに切り替わった後、低位側スイッチ８３がオンに切り替わり（すなわちＶＧＳ８３＞ＶＴＨ）、降圧コンバータを第３動作モードで動作させ、電流は第２モードと同じ方向（逆方向）に低位側スイッチ８３を通って流れ続け、ただし低位側スイッチ８３はオンにバイアスされる。第３動作モードの間に低位側スイッチをオンにバイアスすることにより、Ｅモードデバイス２２にかかる逆方向の電圧降下は、第２動作モードに比べて低減され、第２動作モードに比べて高い効率が可能となる。高電圧レールが偶発的にグランドに短絡することを防止するために、高位側スイッチ８２をオフにする時刻と低位側スイッチ８３をオンにする時刻との間に十分な不感時間が必要である。
低位側スイッチ８３の、逆導通モード中の性能を決定するために、デバイスおよび関連するパッケージの設計は重要な要因になり得る。デバイス１００をパッケージ２００内に低位側デバイス８３として実装することによって、また、これによってＤモードデバイス２３とパッケージベースとの外部ゲートワイヤ接続を不要とすることによって（Ｄモードデバイスゲートはビアホール３８を通してパッケージベースに接続されているので）、パッケージされたデバイス内の寄生インダクタンス（インダクタ５３によって示す）が低減される。これによって、第１動作モードと第２動作モードとの間の電流経路遷移中にＤモードデバイス２３のゲートが受ける電圧スパイクおよびリンギングが低減される。驚くべきことに、非常に高い逆ＤＣ電流で動作する場合に、外部ゲートワイヤを有する従来のパッケージに比べ、デバイスのオン抵抗の劣化（すなわち増大）が実質的に低減されるということが示された。この結果は予想外であった。デバイス１００がパッケージ２００内に低位側スイッチ８３として実装される場合、スイッチ８３は、第２動作モードおよび第３動作モード中に、オン抵抗の増大をほとんど示さずに、５０Ａより大きい（または、さらに７０Ａより大きい）逆ＤＣ電流を伴って動作可能である。たとえば、オン抵抗の増大は５％未満となり得る。外部ゲートワイヤ接続を有する従来のパッケージは、典型的には、３０Ａ以下の逆ＤＣ電流で動作している間でも、３０％より大きい（またはさらに大きい）オン抵抗の増大を示す場合がある。低位側スイッチ８３は、第１動作モードの間、６００Ｖより大きい電圧をブロックすることができる。加えて、高位側スイッチ８２は、低位側スイッチ８３と同じタイプのスイッチであってもよいが、同じ急激な電流遷移条件を受けないので、それほど厳格な要件で設計されなくともよい。
図７Ａ、７Ｂおよび７Ｃは、ハーフブリッジ昇圧コンバータ回路を動作する３つの異なるモードをそれぞれ示す。ハーフブリッジ回路は、高電圧ノード９１に接続された高位側スイッチ８４と、グランドノード９２に接続された低位側スイッチ８５とを含む。インダクタ１０１が、ノード１０２（低位側スイッチ８５と高位側スイッチ８４との間）と、回路の入力ノードＶＩＮとの間に接続される。第１コンデンサ８８が、入力ノードＶＩＮとＤＣグランド９２との間に接続される。第２コンデンサ８７が、高電圧ノード９１とＤＣグランド９２との間に接続される。ここで、降圧コンバータとは異なり、昇圧コンバータ回路の効率を改善するために、高位側スイッチ８４は注意深く選択する必要がある。とくに、スイッチ８４は、低いオン抵抗（ＲＤＳ（ＯＮ））および低いスイッチング損失を有するべきである。スイッチ８５は、たとえば図１のハイブリッドデバイスであってもよい。または、スイッチ８５は、図３のコンポーネントパッケージ２００内に組み立てられる図２Ａ～図２Ｃのハイブリッドデバイス１００として実装されてもよい。
図７Ａ～図７Ｃの昇圧コンバータハーフブリッジは、以下のように動作し得る：図７Ａを参照して、第１動作モードにおいて、高位側スイッチ８４のゲートはオフにバイアスされ（すなわちＶＧＳ８４＜ＶＴＨ）、低位側スイッチ８５のゲートはオンにバイアスされる（すなわちＶＧＳ８５＜ＶＴＨ）。電流は、電流経路１０３によって示すように、インダクタ１０１を通ってノード１０２へ流れ、また、低位側スイッチ８５を順方向に通ってグランド９２へと流れる。デバイスが第１動作モードで動作している間に、低位側スイッチ８５のゲート・ソース電圧がオフの低位に（すなわちＶＧＳ８５＜ＶＴＨ）に切り替わり、スイッチ８４および８５双方のゲートがオフにバイアスされた場合、昇圧コンバータは図７Ｂに示す第２動作モードに切り替わる。電流はインダクタ１０１を通って流れ続けなければならない。
第１動作モードと第２動作モードの間の遷移中に高位側スイッチ８４を通る電流経路は、図６Ａおよび図６Ｂで説明した電流経路と同様であり得る。遷移中、ノード１０２の電圧は上昇し、変位電流がスイッチ８４に用いられるＤモードデバイスの寄生ゲート・ドレインコンデンサを通って流れる。ノード１０２の電圧が高電圧ノード９１より十分に高くなると、スイッチ８４に用いられるＥモードデバイスの内蔵ボディダイオードがオンに切り替わり、スイッチ８４が逆導通状態となる。オフから逆導通への遷移中の高位側スイッチ８４の振る舞いおよび影響は、図５Ａ～図５Ｃの降圧コンバータおよび図６Ａおよび図６Ｂの低位側スイッチ８３において説明したものと同様である。
図７Ｃに戻り、図７Ｂに示すように低位側スイッチ８５のゲートがオフに切り替わった後、高位側スイッチ８４のゲートがオンに切り替わり（すなわちＶＧＳ８４＞ＶＴＨ）、昇圧コンバータを第３動作モードで動作させ、電流は第２モードと同じ方向に高位側スイッチ８４を通って流れ続ける。第３動作モードの間に高位側スイッチをオンにバイアスすることにより、スイッチ８４のＥモードデバイスにかかる逆方向の電圧降下は低減され、第２動作モードに比べて高い効率が可能となる。高電圧レールが偶発的にグランドに短絡することを防止するために、低位側スイッチ８５をオフにする時刻と高位側スイッチ８４をオンにする時刻との間に十分な不感時間が必要である。ハイブリッドパッケージコンポーネント２００が高位側スイッチ８４として用いられる場合、図７Ａ～図７Ｃの昇圧コンバータ回路は、図５Ａ～図５Ｃの低位側スイッチ８３に関して説明したものと同様の性能特性をサポート可能である。加えて、低位側スイッチ８５は、高位側スイッチ８４と同じタイプのスイッチであってもよいが、同じ急激な電流遷移条件を受けないので、それほど厳格な要件で設計されなくともよい。
図８を参照して、ハイブリッドＩＩＩ－Ｎデバイスの別の構成を示す。図８のデバイス８００は、図２Ａのデバイス１００と同様であるが、ただし、ＩＩＩ－Ｎ材料構造２４が、導電性のケイ素基板（図２Ａに示す）に代えて、絶縁基板８１４（たとえばサファイア基板）上または準絶縁基板（抵抗率≧１Ｅ５Ω・ｃｍ。たとえば炭化ケイ素基板）上に製造される点を除く。図２Ａのパッケージされたデバイス１００について上に説明したように、導電性基板１４は０Ｖにグランドされ、結果として、バッファ層１５にゲート・ドレイン電圧の全体がかかっている。これは、ＩＩＩ－Ｎバッファ層１５の注意深い設計を必要とし、これによって、デバイス１００の高い降伏電圧が制限される。デバイス８００内にサファイア（または他の絶縁性または準絶縁性の）基板を用いることにより、デバイス８００の降伏電圧はデバイス１００のそれより実質的に大きくなり得る。たとえば、デバイス８００の降伏電圧は１２００Ｖより大きく、２４００Ｖより大きくなり得、特定の設計実装下では１０ｋＶより大きくなり得る。典型的なサファイア基板は、～７００μｍの公称厚さを有する。しかしながら、基板８１４は基板の熱性能を改善するために薄くすることができる。たとえば、絶縁基板８１４は２００μｍ未満の厚さを有してもよい。
デバイス８００において、ゲートビアホール８３８はＩＩＩ－Ｎ材料構造２４の厚さ全体および絶縁基板８１４の厚さ全体を通して延び、Ｄモードデバイス１２３のゲート１３５が背面金属層８４２に電気的に接続可能となっている。背面金属層８４２は、デバイス１００の背面金属層４２と同様の特性（たとえば導電率）を有してもよいし、代替的に、層８４２は異なっていてもよい。たとえば、背面金属層８４２は、厚さが６μｍより大きいＮｉ層またはＣｕ層のようなめっきされた材料であってもよい。ゲートビアホール８３８は、デバイスにおいてゲートビアホール３８と同様の領域（たとえばデバイスの活性領域の外側）に形成されてもよい。ゲートビアホール８３８は、複数の異なる製造技法を用いて生成可能である。たとえば、ゲートビアホール８３８は、エッチング（たとえばドライエッチングまたはウェットエッチング）またはレーザーアブレーション（または双方の組み合わせ）によって、ＩＩＩ－Ｎ料構造２４および基板８１４を通って形成されてもよく、基板の、材料構造２４とは反対側を通って孔を形成する。
代替的に、ゲートビアホール８３８は、ＩＩＩ－Ｎ材料構造２４の厚さ全体を通ってエッチングし、かつ、基板８１４を通って部分的にエッチングする（たとえば７００ｕｍ基板内に２００ｕｍエッチングする）ことによって形成されてもよい。次に、ゲートビアホール８３８が、スパッタ堆積またはめっきによって、金属スタック（たとえばＡｌ、ＮｉまたはＣｕ等）で充填されてもよい。金属堆積工程に続いて、基板の、ＩＩＩ－Ｎ材料スタックとは反対側を研磨することによって、基板８３８が２００ｕｍ未満の厚さにまで薄くされ、基板の背面上に金属スタックを露出させてもよい。基板薄化の後に、ゲートビアホール内に形成されたゲート金属スタックに対する電気的接続が形成される位置に、背面金属層８４２が堆積されてもよい。
ゲートビアホール８３８の形成の前に、または後に、背面金属層８４２が、基板の、ＩＩＩ－Ｎ材料層２４とは反対側上に形成されてもよい。ゲートビアホール８３８のエッチングの後に、金属堆積工程（基板８１４の背面上に、および、背面側からゲートビアホール８３８内に少なくとも部分的に、金属スタックがＩＩＩ－Ｎデバイス１２３のゲート金属１３５と接触する位置に、金属スタックを形成する）が続いてもよい。
単一の処理工程において、ゲートビアホール８３８がデバイスの前面側からめっきされ、同時に、背面金属層８４２がデバイスの背面側からめっきされるように、デバイスの前面側およびデバイスの背面側は、同時に両面Ｃｕめっきすることができる。めっきされたＣｕ層は、デバイスの両面上で１０μｍ以上の厚さを有してもよい。ビアホール８３８（絶縁基板８１４の厚さ全体を通して延びる）により、デバイス８００は図３のデバイス２００のパッケージと同様のパッケージ内に実装可能となり、外部ゲートワイヤコネクタを用いることなく、ＤモードＩＩＩ－Ｎデバイス１２３のゲート１３５がパッケージベース３１０に電気的に接続可能となる。
図９を参照して、ハイブリッドＩＩＩ－Ｎデバイスの別の実施形態を示す。図９のデバイス９００は、図２Ａのデバイス１００と同様であるが、ただし、デバイス１００の「ダイオンダイ」構成と対比して、低電圧Ｅモードデバイス１２２および高電圧ＤモードＩＩＩ－Ｎデバイス１２３が「並んだ」構成でデバイス９００内にパッケージされる点を除く。「ダイオンダイ」（たとえば図２Ａのデバイス１００）について上に説明したように、Ｅモードデバイス１２２がＤモードデバイス１２３のソースパッド１３７上に直接的に取り付けられ、Ｄモードデバイスのソース電極１３４をＥモードデバイスのＦＥＴドレイン電極１３３に接続するための外部ワイヤコネクタが不要となる。しかしながら，用途によっては、ＤモードＩＩＩ－Ｎデバイス１２３は小さすぎて、ＥモードＦＥＴ１２２をＤモードデバイスの上面側上のソースパッド１３７に直接的に取り付けるのに十分な面積がなくなる可能性がある。これらのサイズ制限がある用途については、ハイブリッドデバイスは、図９に示すような「並んだ」構成に配置されてもよい。
Ｅモードデバイス１２２とパッケージベース３１０との間に、シム２９１が取り付けられる。シムは、セラミックまたは絶縁層２９７（たとえばＡｌＮ）を含み、絶縁層２９７の両側に金属層２９８および２９９を有してもよい。金属層２９９は接着層として機能し、これによって、はんだ、はんだペースト、導電性エポキシ、導電性テープまたは他の適切な取り付け方法（デバイスパッケージベース３１０へのシム２９１の高品質な機械的および熱的接続を可能にするもの）で、シムをデバイスパッケージベース３１０に取り付けられるようにする。デバイス１２２のドレイン電極１３３は、はんだ、はんだペースト、導電性エポキシ、導電性テープまたは他の適切な取り付け方法で、絶縁シム２９１の上面側上の金属層２９８に取り付けられる。ＩＩＩ－Ｎデバイス１２３のソース電極１３４は、ソース電極１３４から絶縁シム２９１の上メタライズ表面２９８へと延びるワイヤコネクタ４４によって、Ｅモードデバイス１２２のドレイン電極１３３に電気的に接続される。これによって、ソース電極１３４とＦＥＴドレイン電極１３３とが電気的に接続される。デバイス９００の、他のワイヤ接続および構成は、図２Ａのデバイス１００のそれらと同様であってもよい。デバイス９００は、より小さい／安価なＩＩＩ－Ｎ ＨＥＭＴの使用が可能になり得るという点において、デバイス１００に対して利点を有し得る。しかしながら、デバイス９００はまた、デバイス１００に比べて増大したパッケージングの複雑さを要する可能性がある。
図１０に、別のハイブリッドＩＩＩ－Ｎデバイス１０００を示す。図１０のデバイス１０００は、図９のデバイス９００と同様であるが、ただし、低電圧Ｅモードデバイスについて代替的な設計が実装され、これによって、ＥモードデバイスおよびＤモードデバイスが、セラミックシムを用いることなく「並んだ」構成でパッケージ可能となった点を除く。典型的なケイ素ＭＯＳＦＥＴ（たとえばデバイス９００のＦＥＴ１２２等）は、ＦＥＴドレイン１３３が半導体ボディ２５の底面側上にあり、ＦＥＴゲート１３２およびＦＥＴソース１３１が半導体ボディ２５の上面側上にあるように製造される、垂直型デバイスである。しかしながら、デバイス１０００は、代替的な半導体ボディ１２５を有するケイ素ＭＯＳＦＥＴを用いて実装され、ＦＥＴソース電極２３１が半導体ボディ１２５の一面（たとえば底面）側上にあり、ＦＥＴゲート電極２３２およびＦＥＴドレイン電極２３３がいずれも、半導体ボディ１２５の、ＦＥＴソース電極２３１とは反対の、同一面（たとえば上面）側上にあり、反転ＥモードＦＥＴ１２４を形成する。このように、ＦＥＴ１２４は、デバイス９００に含まれる絶縁シム２９１およびソースコネクタ４２を不要とするために、デバイス１０００内に実装し得る。
図１０に示すように、反転ＥモードＦＥＴ１２４のソース電極２３１は、はんだ、はんだペースト、導電性エポキシ、導電性テープまたは他の適切な取り付け方法（ＦＥＴ１２４とパッケージベース３１０との間の高品質な機械的、熱的および電気的接続を可能にするもの）で、導電性構造的パッケージベース３１０に直接的に取り付けられ、電気的に接続され得る。ＩＩＩ－Ｎデバイス１２３のソース電極１３４は、ワイヤコネクタ１４４でＥモード１２４のドレイン電極２３３に接続される。デバイス１０００は、図９に示すいくつかのパッケージングコンポーネント（絶縁性シム２９１およびソースコネクタ４２を含む）を不要とすることによって、パッケージングの複雑さおよびコストが低減されるという点において、デバイス９００に対比して利点を有し得る。
いくつかの実施形態を説明した。しかしながら、本明細書に記載される技術およびデバイスの精神および範囲から逸脱することなく、様々な修正を施すことができるということが理解される。したがって、他の実装も添付の特許請求の範囲内である。

Claims (33)

  1. 半導体デバイスであって、
    ＩＩＩ－Ｎデバイスであって、ＩＩＩ－Ｎ材料構造の第１側上に導電性基板を備え、前記ＩＩＩ－Ｎ材料構造の、前記基板と反対側上に、第１ゲート、第１ソースおよび第１ドレインを備える、ＩＩＩ－Ｎデバイスと、
    第２半導体材料構造、第２ゲート、第２ソースおよび第２ドレインを備える電界効果トランジスタ（ＦＥＴ）であって、前記第２ソースは、前記第２半導体材料構造の、前記第２ドレインと反対側上にある、電界効果トランジスタ（ＦＥＴ）と、
    を備え、
    前記ＦＥＴの前記第２ドレインは、前記ＩＩＩ－Ｎデバイスの前記第１ソースと直接的に接触して電気的に接続され、
    前記ＩＩＩ－Ｎ材料構造はビアホールを備え、前記ビアホールは、前記ＩＩＩ－Ｎ材料構造の一部を通って形成され、前記基板の上面の一部を露出させ、
    前記第１ゲートは、前記ビアホールを通って前記導電性基板と電気的に接続される、
    半導体デバイス。
  2. 前記基板はドープされたｐ型であり、１×１０１９ホール／ｃｍ３より大きいホール濃度を有する、請求項１に記載のＩＩＩ－Ｎデバイス。
  3. 前記基板は、背面金属層を通して回路グランドに電気的に結合されるよう構成される、請求項２に記載のＩＩＩ－Ｎデバイス。
  4. 前記ＩＩＩ－Ｎ材料構造は、ＩＩＩ－Ｎバッファ層と、ＩＩＩ－Ｎチャネル層と、ＩＩＩ－Ｎ障壁層とを備え、
    前記バッファ層は、鉄、マグネシウムまたは炭素でドープされる、
    請求項１に記載のＩＩＩ－Ｎデバイス。
  5. 前記ＩＩＩ－Ｎ障壁層と前記ＩＩＩ－Ｎチャネル層との間の組成的相違によって、前記ＩＩＩ－Ｎチャネル層内にラテラル２ＤＥＧチャネルが誘導され、
    前記第１ソースおよび前記第１ドレインは、前記２ＤＥＧに電気的に接続される、
    請求項４に記載のＩＩＩ－Ｎデバイス。
  6. 前記ＩＩＩ－Ｎバッファ層は４μｍより大きい厚さを有し、６００Ｖより大きい電圧をブロック可能である、請求項４に記載のＩＩＩ－Ｎデバイス。
  7. 前記ＦＥＴの前記第２ドレインは、はんだ、はんだペーストまたは導電性エポキシによって、前記ＩＩＩ－Ｎデバイスの前記第１ソースと直接的に接触して電気的に接続される、請求項１に記載のＩＩＩ－Ｎデバイス。
  8. 前記第１ゲートの上面は、全体が誘電材料内にカプセル化される、請求項１に記載のＩＩＩ－Ｎデバイス。
  9. 前記ＩＩＩ－Ｎ材料構造は、Ｎ極性配向に配向される、請求項１に記載のＩＩＩ－Ｎデバイス。
  10. 前記デバイスは、さらに、前記第１ソースおよび前記第１ドレインの間に活性領域を備え、
    前記ビアホールは前記活性領域の外側に形成される、
    請求項１に記載のＩＩＩ－Ｎデバイス。
  11. 前記ＦＥＴは少なくとも部分的に前記活性領域の上方にある、請求項１０に記載のＩＩＩ－Ｎデバイス。
  12. 電子コンポーネントであって、
    エンハンスメントモードトランジスタと、
    導電性基板を備えるデプリーションモードトランジスタと、
    導電性構造的パッケージベースを備えるパッケージであって、前記パッケージは前記エンハンスメントモードトランジスタおよび前記デプリーションモードトランジスタの双方を囲う、パッケージと、
    を備え、
    前記デプリーションモードトランジスタのドレイン電極は、前記パッケージのドレインリードに電気的に接続され、
    前記エンハンスメントモードトランジスタのゲート電極は、前記パッケージのゲートリードに電気的に接続され、
    前記エンハンスメントモードトランジスタのソース電極は、前記導電性構造的パッケージベースに電気的に接続され、
    前記デプリーションモードトランジスタのゲート電極は、前記導電性基板と直接的に接触して電気的に接続され、
    前記導電性基板は、前記導電性構造的パッケージベースと直接的に接触して電気的に接続され、
    前記導電性構造的パッケージベースは、前記パッケージのソースリードに電気的に接続される、
    電子コンポーネント。
  13. 前記デプリーションモードトランジスタの前記ゲート電極は、外部ゲートワイヤコネクタなしで前記パッケージの前記ソースリードに電気的に接続される、請求項１２に記載の電子コンポーネント。
  14. 前記デプリーションモードトランジスタは、前記導電性基板上にＩＩＩ－Ｎ材料構造を備える、請求項１２に記載の電子コンポーネント。
  15. 前記デプリーションモードトランジスタの前記ゲート電極は、前記ＩＩＩ－Ｎ材料構造の、前記導電性基板とは反対側上にあり、
    前記ＩＩＩ－Ｎ材料構造は、前記導電性基板へと延びるビアを含み、
    前記デプリーションモードトランジスタの前記ゲート電極は、前記ビアを通って前記導電性基板に電気的に接続される、
    請求項１４に記載の電子コンポーネント。
  16. 前記ビアは、前記デプリーションモードトランジスタの活性領域の外側にある、請求項１５に記載の電子コンポーネント。
  17. 前記エンハンスメントモードトランジスタのドレイン電極は、前記デプリーションモードトランジスタのソース電極と直接的に接触して電気的に接続され、
    前記エンハンスメントモードトランジスタは、少なくとも部分的に、前記デプリーションモードトランジスタの前記活性領域の上方にある、
    請求項１２に記載の電子コンポーネント。
  18. 前記エンハンスメントモードトランジスタの前記ソース電極は、前記導電性基板を通って前記デプリーションモードトランジスタの前記ゲート電極に結合される、請求項１５に記載の電子コンポーネント。
  19. 前記エンハンスメントモードトランジスタは、前記デプリーションモードトランジスタより低い降伏電圧を有する、請求項１７に記載の電子コンポーネント。
  20. 前記ＩＩＩ－Ｎ材料構造は、ＩＩＩ－Ｎバッファ層、ＩＩＩ－Ｎチャネル層およびＩＩＩ－Ｎ障壁層を備え、
    前記バッファ層は、鉄、マグネシウムまたは炭素でドープされる、
    請求項１４に記載の電子コンポーネント。
  21. 前記ＩＩＩ－Ｎ障壁層と前記ＩＩＩ－Ｎチャネル層との間の組成的相違によって、前記ＩＩＩ－Ｎチャネル層内にラテラル２ＤＥＧチャネルが誘導される、請求項２０に記載の電子コンポーネント。
  22. ハーフブリッジ回路であって、
    高電圧ノードに接続される高位側スイッチと、
    グランドノードに接続される低位側スイッチと、
    前記高位側スイッチおよび前記低位側スイッチの間のノードに接続されるインダクタと、
    を備え、
    前記低位側スイッチは、低電圧エンハンスメントモードトランジスタと、高電圧ＩＩＩ－Ｎデプリーションモードトランジスタとを備え、
    前記ハーフブリッジ回路は、第１動作モードにおいて、前記高位側スイッチがオンにバイアスされ、前記低位側スイッチがオフにバイアスされている間に、電流が、前記高位側スイッチを第１方向に通り、前記インダクタを通って流れるよう構成され、
    第２動作モードにおいて、前記高位側スイッチがオフにバイアスされ、前記低位側スイッチがオフにバイアスされている間に、電流が、前記低位側スイッチを第２方向に通り、前記インダクタを通って流れ、
    第３動作モードにおいて、前記高位側スイッチがオフにバイアスされ、前記低位側スイッチがオンにバイアスされている間に、電流が、前記低位側スイッチを前記第２方向に通り、前記インダクタを通って流れ、
    前記第２動作モードの間に、前記低位側スイッチを通って流れる逆ＤＣ電流は５０Ａより大きく、
    前記第３動作モードの間に、前記ＩＩＩ－Ｎデプリーションモードトランジスタのオン抵抗の増大は５％未満である、
    ハーフブリッジ回路。
  23. 前記ＩＩＩ－Ｎデプリーションモードトランジスタのゲート電極は導電性基板に接続され、
    前記導電性基板は前記低位側スイッチのパッケージベースに取り付けられる、
    請求項２２に記載のハーフブリッジ回路。
  24. 前記エンハンスメントモードトランジスタの前記ソースは、前記低位側スイッチの前記パッケージベースに接続され、
    前記ＩＩＩ－Ｎデプリーションモードトランジスタの前記ソースは、前記エンハンスメントモードトランジスタの前記ドレインに接続される、
    請求項２３に記載のハーフブリッジ回路。
  25. 前記第１動作モードの間に、前記低位側スイッチは６００Ｖより大きい電圧をブロックする、請求項２４に記載のハーフブリッジ回路。
  26. 前記第１動作モードと前記第２動作モードとの間の遷移時間中に、前記ＩＩＩ－Ｎデプリーションモードトランジスタの寄生ゲート・ドレインコンデンサを通って変位電流が流れる、請求項２２に記載のハーフブリッジ回路。
  27. 前記第２動作モードの間、前記逆ＤＣ電流が前記エンハンスメントモードトランジスタのボディダイオードを通って流れる、請求項２６に記載のハーフブリッジ回路。
  28. 前記エンハンスメントモードトランジスタはケイ素ＭＯＳＦＥＴである、請求項２２に記載のハーフブリッジ回路。
  29. 前記高位側スイッチは第２ハイブリッドデバイスを備え、
    前記第２ハイブリッドデバイスは、低電圧エンハンスメントモードトランジスタと、高電圧ＩＩＩ－Ｎデプリーションモードトランジスタとを備える、
    請求項２２に記載のハーフブリッジ回路。
  30. パッケージ内にケーシングされた電子コンポーネントであって、
    前記電子コンポーネントはハイブリッドＩＩＩ－Ｎデバイスを備え、前記ハイブリッドＩＩＩ－Ｎデバイスは、カスケード構成に配置された低電圧エンハンスメントモードトランジスタおよび高電圧ＩＩＩ－Ｎデプリーションモードトランジスタを備え、
    前記ＩＩＩ－Ｎデバイスは、前記電子コンポーネントのゲートがオフにバイアスされている間、順方向に６００Ｖをブロック可能であり、逆方向に５０Ａより大きい電流に耐えることができ、
    前記電子コンポーネントの前記ゲートがオフにバイアスされている間に、逆方向の前記電流に耐えた後に、前記ゲートがオンにバイアスされている間の前記電子コンポーネントの抵抗増大は、５％未満である、
    電子コンポーネント。
  31. 前記ＩＩＩ－Ｎデプリーションモードトランジスタのゲート電極は、ケイ素基板に電気的に接続される、請求項３０に記載のパッケージングされた電子コンポーネント。
  32. 前記ケイ素基板は、導電性構造的パッケージベースと直接的に接触して電気的に接続され、
    前記構造的パッケージベースは、回路グランドに接続されるよう構成される、
    請求項３１に記載のパッケージングされた電子コンポーネント。
  33. 前記パッケージのソースリードは、前記導電性構造的パッケージベースに電気的に接続される、請求項３２に記載のパッケージングされた電子コンポーネント。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022533082A (ja) * 2019-05-30 2022-07-21 蘇州捷芯威半導体有限公司 半導体デバイス、その製造方法、及び半導体パッケージ構造

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230335464A1 (en) * 2020-09-21 2023-10-19 Transphorm Technology, Inc. Iii-nitride devices with through-via structures
EP4115449A4 (en) * 2021-05-25 2023-08-02 Innoscience (Suzhou) Semiconductor Co., Ltd. BIDIRECTIONAL NITRIDE-BASED SEMICONDUCTOR SWITCHING DEVICE AND METHOD OF MANUFACTURE THEREOF
US20220416777A1 (en) 2021-06-29 2022-12-29 Navitas Semiconductor Limited Circuits and methods for controlling a voltage of a semiconductor substrate
TWI776721B (zh) * 2021-11-02 2022-09-01 國立陽明交通大學 功率半導體裝置的散熱方法

Family Cites Families (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3129298B2 (ja) * 1998-11-11 2001-01-29 日本電気株式会社 電界効果トランジスタ及びその製造方法
US6825559B2 (en) * 2003-01-02 2004-11-30 Cree, Inc. Group III nitride based flip-chip intergrated circuit and method for fabricating
US7078743B2 (en) * 2003-05-15 2006-07-18 Matsushita Electric Industrial Co., Ltd. Field effect transistor semiconductor device
JP2006086398A (ja) * 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007142144A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電界効果トランジスタ集積回路及びその製造方法
US7972915B2 (en) * 2005-11-29 2011-07-05 The Hong Kong University Of Science And Technology Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs
JP2007242853A (ja) * 2006-03-08 2007-09-20 Sanken Electric Co Ltd 半導体基体及びこれを使用した半導体装置
JP5358882B2 (ja) * 2007-02-09 2013-12-04 サンケン電気株式会社 整流素子を含む複合半導体装置
JP4691060B2 (ja) * 2007-03-23 2011-06-01 古河電気工業株式会社 ＧａＮ系半導体素子
JP5319084B2 (ja) * 2007-06-19 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
WO2009036266A2 (en) 2007-09-12 2009-03-19 Transphorm Inc. Iii-nitride bidirectional switches
US7795642B2 (en) 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
US7915643B2 (en) 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
CN101897029B (zh) 2007-12-10 2015-08-12 特兰斯夫公司 绝缘栅e模式晶体管
US7965126B2 (en) 2008-02-12 2011-06-21 Transphorm Inc. Bridge circuits and their components
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US8289065B2 (en) 2008-09-23 2012-10-16 Transphorm Inc. Inductive load power switching circuits
US7898004B2 (en) 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
US7884394B2 (en) 2009-02-09 2011-02-08 Transphorm Inc. III-nitride devices and circuits
US8742459B2 (en) 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
US7915645B2 (en) * 2009-05-28 2011-03-29 International Rectifier Corporation Monolithic vertically integrated composite group III-V and group IV semiconductor device and method for fabricating same
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
US8138529B2 (en) 2009-11-02 2012-03-20 Transphorm Inc. Package configurations for low EMI circuits
US8389977B2 (en) 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
US8816497B2 (en) 2010-01-08 2014-08-26 Transphorm Inc. Electronic devices and components for high efficiency power circuits
US8624662B2 (en) 2010-02-05 2014-01-07 Transphorm Inc. Semiconductor electronic components and circuits
JP5635803B2 (ja) 2010-05-07 2014-12-03 トランスフォーム・ジャパン株式会社 化合物半導体装置の製造方法及び化合物半導体装置
JP2012084743A (ja) 2010-10-13 2012-04-26 Fujitsu Semiconductor Ltd 半導体装置及び電源装置
JP5584090B2 (ja) 2010-10-22 2014-09-03 トランスフォーム・ジャパン株式会社 Ｄｃ−ｄｃコンバータ
JP5552691B2 (ja) 2010-10-28 2014-07-16 トランスフォーム・ジャパン株式会社 レギュレータ回路
KR101148694B1 (ko) * 2010-12-09 2012-05-25 삼성전기주식회사 질화물계 반도체 소자 및 그 제조 방법
KR20130126948A (ko) * 2010-12-15 2013-11-21 이피션트 파워 컨버젼 코퍼레이션 후면 격리를 갖는 반도체 소자
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
JP5758132B2 (ja) * 2011-01-26 2015-08-05 株式会社東芝 半導体素子
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
JP5775321B2 (ja) 2011-02-17 2015-09-09 トランスフォーム・ジャパン株式会社 半導体装置及びその製造方法、電源装置
JP5606960B2 (ja) 2011-02-25 2014-10-15 トランスフォーム・ジャパン株式会社 トランジスタの制御回路、トランジスタの制御システム、およびトランジスタの制御方法
US8786327B2 (en) 2011-02-28 2014-07-22 Transphorm Inc. Electronic components with reactive filters
US8963338B2 (en) 2011-03-02 2015-02-24 International Rectifier Corporation III-nitride transistor stacked with diode in a package
US8847408B2 (en) 2011-03-02 2014-09-30 International Rectifier Corporation III-nitride transistor stacked with FET in a package
US8716141B2 (en) 2011-03-04 2014-05-06 Transphorm Inc. Electrode configurations for semiconductor devices
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
JP5694020B2 (ja) 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路
JP5766992B2 (ja) 2011-03-24 2015-08-19 トランスフォーム・ジャパン株式会社 スイッチング回路装置
US20120256190A1 (en) * 2011-04-11 2012-10-11 International Rectifier Corporation Stacked Composite Device Including a Group III-V Transistor and a Group IV Diode
JP5711040B2 (ja) 2011-04-28 2015-04-30 トランスフォーム・ジャパン株式会社 双方向スイッチおよびそれを利用した充放電保護装置
JP5727300B2 (ja) 2011-05-31 2015-06-03 トランスフォーム・ジャパン株式会社 電圧レギュレータ
JP5967871B2 (ja) 2011-06-27 2016-08-10 トランスフォーム・ジャパン株式会社 電源装置
KR20130004707A (ko) * 2011-07-04 2013-01-14 삼성전기주식회사 질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자
US9087812B2 (en) * 2011-07-15 2015-07-21 International Rectifier Corporation Composite semiconductor device with integrated diode
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
JP5896667B2 (ja) 2011-09-26 2016-03-30 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP5890991B2 (ja) 2011-09-28 2016-03-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP5784440B2 (ja) 2011-09-28 2015-09-24 トランスフォーム・ジャパン株式会社 半導体装置の製造方法及び半導体装置
JP5784441B2 (ja) 2011-09-28 2015-09-24 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
US9244848B2 (en) 2011-10-10 2016-01-26 Intel Corporation Host controlled hybrid storage device
US9209176B2 (en) 2011-12-07 2015-12-08 Transphorm Inc. Semiconductor modules and methods of forming the same
JP5791193B2 (ja) 2012-01-31 2015-10-07 トランスフォーム・ジャパン株式会社 ショットキー型トランジスタの駆動方法及び駆動回路
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
US8648643B2 (en) 2012-02-24 2014-02-11 Transphorm Inc. Semiconductor power modules and devices
JP5950643B2 (ja) 2012-03-19 2016-07-13 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2013198125A (ja) 2012-03-22 2013-09-30 Fujitsu Semiconductor Ltd 半導体装置
JP5696083B2 (ja) * 2012-03-26 2015-04-08 株式会社東芝 窒化物半導体素子及びその製造方法
JP6054620B2 (ja) 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6054621B2 (ja) 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9093366B2 (en) 2012-04-09 2015-07-28 Transphorm Inc. N-polar III-nitride transistors
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
US8803246B2 (en) 2012-07-16 2014-08-12 Transphorm Inc. Semiconductor electronic components with integrated current limiters
US8933461B2 (en) * 2012-08-09 2015-01-13 Texas Instruments Incorporated III-nitride enhancement mode transistors with tunable and high gate-source voltage rating
JP6087552B2 (ja) 2012-09-21 2017-03-01 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP5939947B2 (ja) 2012-09-27 2016-06-22 トランスフォーム・ジャパン株式会社 ショットキー型トランジスタの駆動回路
KR101922123B1 (ko) * 2012-09-28 2018-11-26 삼성전자주식회사 반도체소자 및 그 제조방법
JP6085442B2 (ja) 2012-09-28 2017-02-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6161246B2 (ja) 2012-09-28 2017-07-12 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
JP2014072426A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2014072377A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP6017248B2 (ja) 2012-09-28 2016-10-26 トランスフォーム・ジャパン株式会社 半導体装置の製造方法及び半導体装置
JP6161887B2 (ja) 2012-09-28 2017-07-12 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6253886B2 (ja) 2013-01-09 2017-12-27 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
US9171730B2 (en) 2013-02-15 2015-10-27 Transphorm Inc. Electrodes for semiconductor devices and methods of forming the same
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245992B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
US9059076B2 (en) 2013-04-01 2015-06-16 Transphorm Inc. Gate drivers for circuits based on semiconductor devices
US9214415B2 (en) 2013-04-11 2015-12-15 Texas Instruments Incorporated Integrating multi-output power converters having vertically stacked semiconductor chips
JP6211804B2 (ja) 2013-05-30 2017-10-11 トランスフォーム・ジャパン株式会社 半導体装置
US9142550B2 (en) * 2013-06-18 2015-09-22 Infineon Technologies Austria Ag High-voltage cascaded diode with HEMT and monolithically integrated semiconductor diode
WO2015006111A1 (en) 2013-07-09 2015-01-15 Transphorm Inc. Multilevel inverters and their components
US9406674B2 (en) * 2013-07-12 2016-08-02 Infineon Technologies Americas Corp. Integrated III-nitride D-mode HFET with cascoded pair half bridge
WO2015009514A1 (en) 2013-07-19 2015-01-22 Transphorm Inc. Iii-nitride transistor including a p-type depleting layer
EP2838194B1 (en) 2013-08-14 2017-10-04 Ampleon Netherlands B.V. Amplifier circuits
US9257424B2 (en) * 2013-11-08 2016-02-09 Infineon Technologies Austria Ag Semiconductor device
US9276160B2 (en) 2014-05-27 2016-03-01 Opel Solar, Inc. Power semiconductor device formed from a vertical thyristor epitaxial layer structure
US20150371987A1 (en) * 2014-06-23 2015-12-24 International Rectifier Corporation Group III-V HEMT Having a Diode Controlled Substrate
US9543940B2 (en) 2014-07-03 2017-01-10 Transphorm Inc. Switching circuits having ferrite beads
US9590494B1 (en) 2014-07-17 2017-03-07 Transphorm Inc. Bridgeless power factor correction circuits
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9356017B1 (en) * 2015-02-05 2016-05-31 Infineon Technologies Austria Ag Switch circuit and semiconductor device
US9666683B2 (en) 2015-10-09 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment and passivation for high electron mobility transistors
DE102015117394B4 (de) * 2015-10-13 2020-06-18 Infineon Technologies Austria Ag Halbleiterbauelement
US9654004B1 (en) * 2016-06-17 2017-05-16 International Business Machines Corporation 3D integrated DC-DC power converters
US9991373B1 (en) * 2016-12-06 2018-06-05 Infineon Technologies Ag Semiconductor device
WO2019023028A1 (en) 2017-07-24 2019-01-31 Macom Technology Solutions Holdings, Inc. DETERMINING THE TEMPERATURE OF FET OPERATION BY RESISTANCE THERMOMETRY
US10680069B2 (en) * 2018-08-03 2020-06-09 Infineon Technologies Austria Ag System and method for a GaN-based start-up circuit
US20200135766A1 (en) * 2018-10-30 2020-04-30 Qualcomm Incorporated Monolithic integration of gan hemt and si cmos
US11088688B2 (en) * 2019-02-13 2021-08-10 Logisic Devices, Inc. Configurations of composite devices comprising of a normally-on FET and a normally-off FET
US10991722B2 (en) * 2019-03-15 2021-04-27 International Business Machines Corporation Ultra low parasitic inductance integrated cascode GaN devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022533082A (ja) * 2019-05-30 2022-07-21 蘇州捷芯威半導体有限公司 半導体デバイス、その製造方法、及び半導体パッケージ構造
JP7436514B2 (ja) 2019-05-30 2024-02-21 蘇州捷芯威半導体有限公司 半導体デバイス、その製造方法、及び半導体パッケージ構造

Also Published As

Publication number Publication date
US20240014312A1 (en) 2024-01-11
TW202101717A (zh) 2021-01-01
US11810971B2 (en) 2023-11-07
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