JP5606960B2 - トランジスタの制御回路、トランジスタの制御システム、およびトランジスタの制御方法 - Google Patents
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Description
(1)構造
図1は、本実施の形態の制御装置2の構成図である。図1には、制御装置2とともに、制御装置2が制御するトランジスタ4およびトランジスタ4の負荷インダクタ6が示されている。負荷インダクタ6は、例えば電源システムに含まれる素子である。図2は、トランジスタ4の断面図である。
図3は、制御回路2の動作の一例を説明するタイムチャートである。横軸は、時間である。縦軸は、電圧である。検出回路38は外部信号を監視し、トランジスタ4を駆動するタイミングを検出する。検出回路38は、検出したタイミングに応答してタイミング生成パルスを生成する。例えば、検出回路38は、外部信号の電圧が基準電圧より低くなるタイミングを検出し、検出したタイミングに応答してPWM(Pulse Width Modulation)パルスを生成する。
図7は、検出回路38の構成図の一例である。図7に示すように、検出回路38は、アナログデジタル変換回路54と論理回路56を有している。論理回路56は、例えばFPGA(Field-Programmable Gate Array)である。論理回路56の代わりに、CPU(Central Processing Unit)と、論理回路56の機能をCPU(Central Processing Unit)に実現させるためのプログラムが記録されたメモリを設けてもよい。このメモリは、CPUが行う演算処理にも用いられる。
図8は、タイミング制御回路40の構成図の一例である。図9は、図8のタイミング制御回路の動作を説明するタイムチャートである。図8に示すように、このタイミング制御回路は、例えば遅延回路58、ANDゲート60、およびORゲート62を有している。
図12は、駆動回路42の構成図の一例である。この駆動回路は、図12に示すように、第1のレベル変換&駆動回路68a、FP電源70a、第2のレベル変換&駆動回路68b、およびゲート電源70bを有している。
図13は、本実施の形態の制御システム74を有するPFC(Power Factor Control) 回路76の構成図である。図13に示すように、本実施の形態のPFC回路76は、制御システム74と、励磁回路78と、帰還回路80を有している。
本実施の形態は、実施の形態2とは異なるトランジスタを有する制御システムに関する。図14は、本実施の形態の制御システムのトランジスタ4aの断面図である。図15は、トランジスタ4aの等価回路である。図14に示すように、トランジスタ4aは、第1のFP20aと第2のFP20bを有している。
ゲートとフィールドプレートとを有するトランジスタを制御する制御回路であって、
前記トランジスタを駆動するタイミングを検出する検出回路と、
前記駆動するタイミングに応答して、前記ゲートを駆動する第1の駆動タイミングと、前記フィールドプレートを駆動する第2の駆動タイミングとを制御するタイミング制御回路と、
前記第1の駆動タイミングに応答して前記ゲートを駆動し、前記第2の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを
特徴とするトランジスタの制御回路。
前記検出回路は、前記駆動するタイミングとして、前記トランジスタを導通させるタイミングを検出し、
前記タイミング制御回路は、前記導通させるタイミングに応答して、前記第1の駆動タイミングおよび前記第1の駆動タイミングより遅い前記第2の駆動タイミングを生成することを
特徴とする付記1に記載のトランジスタの制御回路。
前記検出回路は、更に前記トランジスタの駆動を終了させるタイミングを生成し、
前記タイミング制御回路は、更に前記終了させるタイミングに応答して、前記ゲートの駆動を終了させる第1の終了タイミングと、前記フィールドプレートの駆動を終了させる第2の終了タイミングとを制御し、
前記駆動回路は、前記第1の終了タイミングに応答して前記ゲートの駆動を終了し、前記第2の終了タイミングに応答して前記フィールドプレートの駆動を終了することを
特徴とする付記1または2に記載のトランジスタの制御回路。
前記検出回路は、前記終了させるタイミングとして、前記トランジスタを非導通にさせるタイミングを生成し、
前記タイミング制御回路は、前記非導通にさせるタイミングに応答して、前記第2の終了タイミングおよび前記第2の終了タイミングより遅い前記第1の終了タイミングを生成することを
特徴とする付記3に記載のトランジスタの制御回路。
前記駆動回路は、前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを
特徴とする付記1乃至4の何れか1項に記載のトランジスタの制御回路。
前記トランジスタは、高移動度化合物半導体トランジスタであることを
特徴とする付記1乃至5の何れか1項に記載のトランジスタの制御回路。
ゲートとフィールドプレートとを有するトランジスタと、
前記トランジスタを駆動するタイミングを検出する検出回路と、
前記駆動するタイミングに応答して、前記ゲートを駆動する第1の駆動タイミングと、前記フィールドプレートを駆動する第2の駆動タイミングとを制御するタイミング制御回路と、
前記第1の駆動タイミングに応答して前記ゲートを駆動し、前記第2の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを
特徴とするトランジスタの制御システム。
前記検出回路は、前記駆動するタイミングとして、前記トランジスタを導通させるタイミングを検出し、
前記タイミング制御回路は、前記導通させるタイミングに応答して、前記第1の駆動タイミングおよび前記第1の駆動タイミングより遅い前記第2の駆動タイミングを生成することを
特徴とする付記7に記載のトランジスタの制御システム。
前記検出回路は、更に前記トランジスタの駆動を終了させるタイミングを生成し、
前記タイミング制御回路は、更に前記終了させるタイミングに応答して、前記ゲートの駆動を終了させる第1の終了タイミングと、前記フィールドプレートの駆動を終了させる第2の終了タイミングとを制御し、
前記駆動回路は、前記第1の終了タイミングに応答して前記ゲートの駆動を終了し、前記第2の終了タイミングに応答して前記フィールドプレートの駆動を終了することを
特徴とする付7または8に記載のトランジスタの制御システム。
前記検出回路は、前記終了させるタイミングとして、前記トランジスタを非導通にさせるタイミングを生成し、
前記タイミング制御回路は、前記非導通にさせるタイミングに応答して、前記第2の終了タイミングおよび前記第2の終了タイミングより遅い前記第1の終了タイミングを生成することを
特徴とする付記9に記載のトランジスタの制御システム。
前記駆動回路は、前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを
特徴とする付記7乃至10の何れか1項に記載のトランジスタの制御システム。
フィールドプレートとゲートとを有するトランジスタを制御する方法であって、
前記フィールドプレートと前記ゲートを別々のタイミングで駆動することを
特徴とするトランジスタの制御方法。
前記ゲートの駆動開始後に、前記フィールドプレーの駆動を開始することを
特徴とする付記12に記載のトランジスタの制御方法。
前記フィールドプレーの駆動終了後に、前記ゲートの駆動を終了することを
特徴とする付記12または13の何れか1項に記載のトランジスタの制御方法。
前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを
特徴とする付記12乃至14の何れか1項に記載のトランジスタの制御方法。
4・・・トランジスタ
18・・・ゲート
20,20a,20b・・・フィールドフレート
38・・・検出回路
40・・・タイミング制御回路
42・・・駆動回路
74・・・制御システム
Claims (9)
- ゲートとフィールドプレートとを有するトランジスタを制御する制御回路であって、
前記トランジスタを駆動するタイミングを検出する検出回路と、
前記駆動するタイミングに応答して、前記ゲートを駆動する第1の駆動タイミングと、前記フィールドプレートを駆動する前記第1の駆動タイミングより遅い第2の駆動タイミングとを制御するタイミング制御回路と、
前記第1の駆動タイミングに応答して前記ゲートを駆動し、前記第2の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを
特徴とするトランジスタの制御回路。 - 前記検出回路は、前記駆動するタイミングとして、前記トランジスタを導通させるタイミングを検出し、
前記タイミング制御回路は、前記導通させるタイミングに応答して、前記第1の駆動タイミングおよび前記第2の駆動タイミングを生成することを
特徴とする請求項1に記載のトランジスタの制御回路。 - 前記検出回路は、更に前記トランジスタの駆動を終了させるタイミングを生成し、
前記タイミング制御回路は、更に前記終了させるタイミングに応答して、前記フィールドプレートの駆動を終了させる第2の終了タイミングと、前記ゲートの駆動を終了させる前記第2の終了タイミングよりも遅い第1の終了タイミングとを制御し、
前記駆動回路は、前記第1の終了タイミングに応答して前記ゲートの駆動を終了し、前記第2の終了タイミングに応答して前記フィールドプレートの駆動を終了することを
特徴とする請求項1または2に記載のトランジスタの制御回路。 - 前記検出回路は、前記終了させるタイミングとして、前記トランジスタを非導通にさせるタイミングを生成し、
前記タイミング制御回路は、前記非導通にさせるタイミングに応答して、前記第2の終了タイミングおよび前記第1の終了タイミングを生成することを
特徴とする請求項3に記載のトランジスタの制御回路。 - 前記駆動回路は、前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを
特徴とする請求項1乃至4の何れか1項に記載のトランジスタの制御回路。 - 前記トランジスタは、高移動度化合物半導体トランジスタであることを
特徴とする請求項1乃至5の何れか1項に記載のトランジスタの制御回路。 - ゲートとフィールドプレートとを有するトランジスタと、
前記トランジスタを駆動するタイミングを検出する検出回路と、
前記駆動するタイミングに応答して、前記ゲートを駆動する第1の駆動タイミングと、前記フィールドプレートを駆動する前記第1の駆動タイミングより遅い第2の駆動タイミングとを制御するタイミング制御回路と、
前記第1の駆動タイミングに応答して前記ゲートを駆動し、前記第2の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを
特徴とするトランジスタの制御システム。 - ゲートとフィールドプレートとを有するトランジスタを制御する方法であって、
前記ゲートの駆動開始後に、前記フィールドプレートの駆動を開始することを
特徴とするトランジスタの制御方法。 - 前記フィールドプレートの駆動終了後に、前記ゲートの駆動を終了することを
特徴とする請求項8に記載のトランジスタの制御方法。
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