JP2024065314A - 窒化物半導体モジュール - Google Patents

Abstract

【課題】逆方向電圧の低減を図る窒化物半導体モジュールを提供すること。【解決手段】窒化物半導体モジュール１０は、窒化物半導体によって構成されたトランジスタ３０と、窒化物半導体によって構成されるとともにトランジスタ３０に並列に接続されたトランジスタ４０と、トランジスタ３０，４０を制御する制御回路１４とを備える。制御回路１４は、トランジスタ３０がオンからオフに切り替わるターンオフ動作を跨ぐ少なくとも所定期間に亘ってトランジスタ４０のゲート端子４０Ｇにトランジスタ４０の閾値電圧Ｖth未満のバイアス電圧ＶBを印加するように構成されている。【選択図】図１

Description

本開示は、窒化物半導体モジュールに関する。

現在、窒化ガリウム（ＧａＮ）等のIII族窒化物半導体（以下、単に「窒化物半導体」と言う場合がある）を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。特許文献１は、窒化物半導体を用いたノーマリオフ型ＨＥＭＴの一例を記載している。

特開２０１７－７３５０６号公報

窒化物半導体ＨＥＭＴでは、電子走行層と電子供給層との間のヘテロ接合界面付近にて電子走行層内に発生した二次元電子ガス（２ＤＥＧ）がソース－ドレイン間の電流経路（チャネル）として使用される。ＨＥＭＴ構造は、２ＤＥＧのチャネルを介してソースからドレインに逆電流が流れるときのソース－ドレイン間電圧、すなわち逆方向電圧が典型的なシリコン（Ｓｉ）デバイスに比べて大きい。逆方向電圧は電力損失を増加させる要因となる。このため、窒化物半導体ＨＥＭＴの逆方向電圧を低減する上で未だ改善の余地がある。

本開示の一態様による窒化物半導体モジュールは、窒化物半導体によって構成された主トランジスタと、窒化物半導体によって構成され、前記主トランジスタに並列に接続された補助トランジスタと、前記主トランジスタおよび前記補助トランジスタを制御する制御回路とを備える。前記制御回路は、前記主トランジスタがオンからオフに切り替わるターンオフ動作を跨ぐ少なくとも所定期間に亘って前記補助トランジスタのゲート端子に前記補助トランジスタの閾値電圧未満のバイアス電圧を印加するように構成されている。

一態様による窒化物半導体モジュールは、逆方向電圧の低減を図ることができる。

図１は、第１実施形態による例示的な窒化物半導体モジュールの概略回路図である。 図２は、図１の窒化物半導体モジュールの概略的な動作波形図であり、補助トランジスタへのバイアス印加による逆方向電圧制御を示す図である。 図３は、図１の窒化物半導体モジュールの概略的な動作波形図であり、別のバイアス電圧を用いた場合の逆方向電圧制御を示す図である。 図４は、第２実施形態による例示的な窒化物半導体モジュールの概略回路図である。 図５は、第３実施形態による例示的な窒化物半導体モジュールの概略回路図である。

以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。
なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。理解を容易にするために、特徴部分を拡大している場合があり、各構成要素の寸法比率は各図面で同じであるとは限らない。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。

以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。

［第１実施形態］
［１．窒化物半導体モジュールの全体構造］
図１は、第１実施形態による例示的な窒化物半導体モジュール１０の概略回路図である。窒化物半導体モジュール１０は、例えばハーフブリッジモジュールとして具体化されている。ただし、窒化物半導体モジュール１０はハーフブリッジモジュールに限定されるものではなく、他のモジュールとして具体化されてもよい。

図１の例では、窒化物半導体モジュール１０は、ハーフブリッジ回路１２と制御回路１４とを含む。ハーフブリッジ回路１２は、複数の電界効果トランジスタとして、第１トランジスタ２０と、第２トランジスタ３０と、第３トランジスタ４０を含む。制御回路１４は、第１～第３トランジスタ２０，３０，４０の駆動を制御する。

第１トランジスタ２０と第２トランジスタ３０とは互いに直列に接続されている。第１トランジスタ２０は、ハーフブリッジ回路１２のハイサイドトランジスタ（制御用トランジスタ）として機能し、第２トランジスタ３０は、ハーフブリッジ回路１２のローサイドトランジスタ（同期整流用トランジスタ）として機能する。

第３トランジスタ４０は、第２トランジスタ３０に並列に接続されている。第３トランジスタ４０は、第２トランジスタ３０のオフ時に第２トランジスタ３０に印加されるソース－ドレイン間の逆方向電圧を低減するために設けられている。第２トランジスタ３０と第３トランジスタ４０との関係において、第２トランジスタ３０は主トランジスタに対応し、第３トランジスタ４０は補助トランジスタに対応する。

例えば、第１～第３トランジスタ２０，３０，４０は各々、窒化物半導体によって構成され得る。窒化物半導体の材料は特に限定されないが、例えばＧａＮであってよい。図１の例では、第１～第３トランジスタ２０，３０，４０は各々、ノーマリオフ型のＧａＮ系ＨＥＭＴとして構成されている。

ハイサイドトランジスタとして設けられた第１トランジスタ２０は、ソース端子２０Ｓ、ドレイン端子２０Ｄ、およびゲート端子２０Ｇを含み、ドレイン端子２０Ｄは入力端子１０Ｔ１に接続され、ソース端子２０Ｓは出力端子１０Ｔ２に接続されている。入力端子１０Ｔ１には、入力電圧Ｖ_INが印加される。

ローサイドトランジスタとして設けられた第２トランジスタ３０は、ソース端子３０Ｓ、ドレイン端子３０Ｄ、およびゲート端子３０Ｇを含み、ドレイン端子３０Ｄは出力端子１０Ｔ２に接続され、ソース端子３０ＳはグランドＧＮＤに接続されている。したがって、第１トランジスタ２０と第２トランジスタ３０とは、入力端子１０Ｔ１とグランドＧＮＤとの間に直列に接続されており、第１トランジスタ２０と第２トランジスタ３０との間の接続ノードが出力端子１０Ｔ２に接続されている。

第３トランジスタ４０は、ソース端子４０Ｓ、ドレイン端子４０Ｄ、およびゲート端子４０Ｇを含み、ドレイン端子４０Ｄは出力端子１０Ｔ２に接続され、ソース端子４０ＳはグランドＧＮＤに接続されている。したがって、第３トランジスタ４０（補助トランジスタ）は、第２トランジスタ３０（ローサイドトランジスタとして機能する主トランジスタ）に並列に接続されている。

制御回路１４は、ハイサイドドライバ５０、ローサイドドライバ６０、およびバイアス回路７０を含む。ハイサイドドライバ５０は、第１トランジスタ２０を駆動するハイサイド制御信号Ｖ_GHを生成し、ローサイドドライバ６０は、第２トランジスタ３０を駆動するローサイド制御信号Ｖ_GLを生成する。ハイサイド制御信号Ｖ_GHは、第１トランジスタ２０のゲート端子２０Ｇに印加され、ローサイド制御信号Ｖ_GLは、第２トランジスタ３０のゲート端子３０Ｇに印加される。

制御回路１４は、ハイサイド制御信号Ｖ_GHとローサイド制御信号Ｖ_GLとに基づいて第１トランジスタ２０と第２トランジスタ３０とを相補にオンオフ制御して出力端子１０Ｔ２にスイッチ電圧Ｖ_SWを生成する。なお、出力端子１０Ｔ２には、例えばコイルおよびインダクタなどを含む図示しない負荷回路が接続されている。

第１トランジスタ２０がオン状態、第２トランジスタ３０がオフ状態にあるとき、第１トランジスタ２０を介して入力端子１０Ｔ１から負荷回路（出力端子１０Ｔ２）に向けてスイッチ電流Ｉ_SWが流れ、入力電圧Ｖ_INに基づくスイッチ電圧Ｖ_SWが出力端子１０Ｔ２に出力される。逆に、第１トランジスタ２０がオフ状態、第２トランジスタ３０がオン状態にあるとき、第２トランジスタ３０を介して負荷回路（出力端子１０Ｔ２）からグランドＧＮＤに向けてスイッチ電流Ｉ_SWが流れ、スイッチ電圧Ｖ_SWが０Ｖに引き下げられる。

バイアス回路７０は、第３トランジスタ４０の閾値電圧Ｖth未満の電圧レベルを有するバイアス電圧Ｖ_Bを生成する。バイアス電圧Ｖ_Bは、第３トランジスタ４０のゲート端子４０Ｇに印加される。したがって、バイアス電圧Ｖ_Bは、第３トランジスタ４０をオフ状態に維持しつつバイアス回路７０のソース－ゲート間に印加される。なお、バイアス電圧Ｖ_Bの値は、例えば、窒化物半導体モジュール１０の製品出荷時に測定された閾値電圧Ｖthに基づいて決定されてもよい。

制御回路１４は、第２トランジスタ３０がオンからオフに切り替わるターンオフ動作を跨ぐ少なくとも所定期間に亘って、第３トランジスタ４０のゲート端子４０Ｇにバイアス電圧Ｖ_Bを印加する。例えば、所定期間は、第２トランジスタ３０のターンオフ動作とターンオン動作との双方を跨ぐ時間幅であってよい。すなわち、この所定期間は、第２トランジスタ３０のオフ期間（後述するハーフブリッジ回路１２のデッドタイム）を含む時間幅であってよい。例えば、制御回路１４は、第２トランジスタ３０のオフ期間に亘って第３トランジスタ４０のゲート端子４０Ｇにバイアス電圧Ｖ_Bを印加してもよい。

あるいは、制御回路１４は、第３トランジスタ４０のゲート端子４０Ｇにバイアス電圧Ｖ_Bを常時印加してもよい。例えば、制御回路１４は、第２トランジスタ３０をオンオフ制御するスイッチング制御期間全体（すなわち、ハーフブリッジ回路１２の第１および第２トランジスタ２０，３０を相補にオンオフ制御するスイッチング制御期間全体）に亘って例えば一定電圧レベルのバイアス電圧Ｖ_Bを印加してもよい。

［２．バイアス電圧を用いた逆方向電圧制御］
図２は、図１の窒化物半導体モジュール１０の概略的な動作波形図である。制御回路１４は、ハーフブリッジ回路１２にシュートスルー電流が流れることを防止するために第１トランジスタ２０と第２トランジスタ３０がともにオフするデッドタイムが存在するようにハーフブリッジ回路１２の動作を制御する。

図２の例では、時刻ｔ１において、ロー（Ｌ）レベルのハイサイド制御信号Ｖ_GHにより第１トランジスタ２０がオフしている状態でローサイド制御信号Ｖ_GLがローレベルに立ち下がると、第２トランジスタ３０がオフされる。ハイサイド制御信号Ｖ_GHはローレベルのまま維持され、その後、時刻ｔ２において、ハイサイド制御信号Ｖ_GHがハイ（Ｈ）レベルに立ち上がると第１トランジスタ２０がオンされる。したがって、第１トランジスタ２０のターンオン時には、時刻ｔ１～ｔ２の期間がデッドタイムとして設けられている。

また、時刻ｔ３において、ローレベルのローサイド制御信号Ｖ_GLにより第２トランジスタ３０がオフしている状態でハイサイド制御信号Ｖ_GHがローレベルに立ち下がると、第１トランジスタ２０がオフされる。ローサイド制御信号Ｖ_GLはローレベルのまま維持され、その後、時刻ｔ４において、ローサイド制御信号Ｖ_GLがハイレベルに立ち上がると第２トランジスタ３０がオンされる。したがって、第２トランジスタ３０のターンオン時には、時刻ｔ３～ｔ４の期間がデッドタイムとして設けられている。

デッドタイム時、スイッチ電圧Ｖ_SWは、オフ状態の第２トランジスタ３０に印加される逆方向電圧に起因して負電圧に変化し得る。このような負電圧は、第２トランジスタ３０の逆導通損失またはデッドタイム損失としてハーフブリッジ回路１２の電力損失を増加させる要因となる。このような負電圧（すなわち、第２トランジスタ３０の逆方向電圧）を低減するために、第２トランジスタ３０に第３トランジスタ４０が並列に接続されて第３トランジスタ４０のゲート端子４０Ｇにバイアス電圧Ｖ_Bが印加される。

第３トランジスタ４０は、第１実施形態ではＧａＮ系ＨＥＭＴデバイスである。ＨＥＭＴは、ゲート－ソース間電圧（以下、単に「ゲート電圧」と言う）に依存する逆導通特性を有している。このため、ゲート電圧が閾値電圧未満のオフ状態でソースからドレインに２ＤＥＧのチャネルを介して逆電流が流れるときのソース－ドレイン間電圧、すなわち逆方向電圧がゲート電圧に応じて変化する。したがって、ＨＥＭＴは、逆電流が流れるときもトランジスタとして動作する。このとき、印加されたゲート電圧分の電圧降下がゲート－ソース間で生じることにより、このゲート電圧分だけ逆方向電圧が低減される。

制御回路１４は、このような逆導通特性のゲート電圧依存性を利用して、閾値電圧Ｖth未満のバイアス電圧Ｖ_Bを第３トランジスタ４０のゲート端子４０Ｇに印加する。なお、図２の例では、バイアス電圧Ｖ_Bは、第３トランジスタ４０のゲート端子４０Ｇに一定の電圧レベルで常時印加されている。このようなバイアス電圧Ｖ_Bの印加により第３トランジスタの逆方向電圧は実質的にバイアス電圧Ｖ_B分だけ低減される。

第３トランジスタ４０は、第２トランジスタ３０に並列に接続されている。したがって、第３トランジスタ４０の逆方向電圧がバイアス電圧Ｖ_Bに応じて低減されることで、オフ状態（デッドタイム時）の第２トランジスタ３０の逆方向電圧もそれに応じて低減される。その結果、図２に示されるように、スイッチ電圧Ｖ_SWに現れる負電圧Ｖr1は、バイアス電圧Ｖ_Bによって制御される第３トランジスタ４０を有さない典型的な従来構造で生じる負電圧Ｖr2よりも低減される。

バイアス電圧Ｖ_Bは、閾値電圧Ｖthにより近い値であることが望ましい。ただし、バイアス電圧Ｖ_Bの変動に起因して第３トランジスタ４０が意図せずオンしないようにバイアス電圧Ｖ_Bと閾値電圧Ｖthとの間に所定の電圧マージンを設けてもよい。例えば、バイアス電圧Ｖ_Bと閾値電圧Ｖthとの差ΔＶ１（図２参照）は０．１Ｖ以上１．５Ｖ以下であってよい。この差ΔＶ１の範囲内でバイアス電圧Ｖ_Bが高いほど第３トランジスタ４０の逆方向電圧を低減する効果が高まる。

［３．バイアス電圧の変形例］
上述した図２の例では、第３トランジスタ４０のゲート端子４０Ｇに一定電圧レベルのバイアス電圧Ｖ_Bを常時印加したが、図３に示されるようにバイアス電圧Ｖ_Bの電圧レベルを変化させてもよい。

例えば、バイアス電圧Ｖ_Ｂは、閾値電圧Ｖth未満の第１電圧レベルと、第１電圧レベルよりも高く閾値電圧Ｖth未満の第２電圧レベルとを交互に繰り返す電圧であってよい。例えばこのようなバイアス電圧Ｖ_Ｂがバイアス回路７０で生成されてもよい。

この場合、制御回路１４は、例えば第２トランジスタ３０のオフ期間を含む所定期間に亘って第３トランジスタ４０のゲート端子４０Ｇに第２電圧レベル（＞第１電圧レベル）のバイアス電圧Ｖ_Ｂを印加する。この所定期間は、ハーフブリッジ回路１２のデッドタイム（図３における時刻ｔ１～ｔ２の期間および時刻ｔ３～ｊ４の期間）を含む。図３の例では、所定期間は、時刻ｔ１直前の時刻ｔ０から時刻ｔ４直後の時刻５までの時間幅であり、バイアス電圧Ｖ_Ｂは、時刻ｔ０で第２電圧レベルに立ち上がり、時刻ｔ５で第１電圧レベルに立ち下がる。

このように、第２トランジスタ３０のオフ期間を含む所定期間に亘りバイアス電圧Ｖ_Ｂのレベルを上昇させて逆方向電圧を低減する一方、それ以外の期間にはバイアス電圧Ｖ_Ｂのレベルを低下させてもよい。この構成によれば、逆導通損失が生じない期間にバイアス電圧Ｖ_Bにより第３トランジスタ４０が意図せずオンすることが抑制される。

第２電圧レベルのバイアス電圧Ｖ_Bと閾値電圧Ｖthとの差ΔＶ１は、上述した図２の場合と同様に、例えば０．１Ｖ以上１．５Ｖ以下であってよい。一方、第１電圧レベルのバイアス電圧Ｖ_Bと閾値電圧Ｖthとの差ΔＶ２は、差ΔＶ１よりも大きければよい。なお、第１電圧レベルは、ローレベルと同電位（例えば０Ｖ）であってもよい。

［４．温度に応じたバイアス電圧調整］
第３トランジスタ４０の閾値電圧Ｖthは、例えば温度に依存して変化し得る。この点を考慮して、バイアス電圧Ｖ_Bの電圧レベルを閾値電圧Ｖth未満かつ閾値電圧Ｖth付近に維持するために、閾値電圧Ｖthの温度特性に応じてバイアス電圧Ｖ_Bを変化させてもよい。例えば、図１に示されるように、第３トランジスタ４０の温度を示す温度検出信号Ｓｔをバイアス回路７０に供給し、温度検出信号Ｓｔに基づきバイアス電圧Ｖ_Bを変化させてもよい。温度検出信号Ｓｔは、例えば第３トランジスタ４０が実装されたチップの温度であってもよいし、または環境温度であってもよい。

［５．補助トランジスタの閾値電圧］
第３トランジスタ４０（補助トランジスタ）の閾値電圧Ｖthは、第２トランジスタ３０（主トランジスタ）の閾値電圧と同じであってよいし、異なっていてもよい。上記したように、第３トランジスタ４０の逆方向電圧はバイアス電圧Ｖ_Ｂが高いほど低減されるため、第２トランジスタ３０の閾値電圧（第１閾値電圧）よりも第３トランジスタ４０の閾値電圧Ｖth（第２閾値電圧）を高くすることで逆方向電圧の低減効果を高めてもよい。この場合、第２トランジスタ３０と第３トランジスタ４０は同一チップ上に形成されてもよいし、異なるチップ上に形成されてもよい。

［６．主トランジスタと補助トランジスタとの面積比］
第３トランジスタ４０（補助トランジスタ）の面積は、第２トランジスタ３０（主トランジスタ）の面積と同一であってもよいし、異なっていてもよい。なお、ここでいう面積とはトランジスタサイズのことである。例えば、第２トランジスタ３０に対する第３トランジスタ４０の面積比は０．１以上１．５以下であってよい。

この面積比が１未満であるとき、すなわち第３トランジスタ４０の面積が第２トランジスタ３０の面積よりも小さい場合には、第２トランジスタ３０の面積縮小によるオン抵抗増加を抑えつつ、第３トランジスタ４０の逆導通損失の増加を抑えることができる。一方、面積比が１よりも大きいとき、すなわち第３トランジスタ４０の面積が第２トランジスタ３０の面積よりも大きい場合には、より大きなトランジスタサイズを有する第３トランジスタ４０によりアバランシェ耐量を高めてドレイン－ソース間降伏電圧を向上させることができる。

［７．窒化物半導体モジュールの作用］
窒化物半導体モジュール１０は、ハーフブリッジ回路１２と、制御回路１４とを含む。制御回路１４は、ハーフブリッジ回路１２の第１トランジスタ２０（ハイサイドトランジスタ）と第２トランジスタ３０（ローサイドトランジスタ）とを相補にオンオフ制御して出力端子１０Ｔ２にスイッチ電圧Ｖ_SWを生成する。第２トランジスタ３０には、第３トランジスタ４０が並列に接続されている。制御回路１４は、第３トランジスタ４０のゲート端子４０Ｇに閾値電圧Ｖth未満のバイアス電圧Ｖ_Bを印加する。例えば、バイアス電圧Ｖ_Bは、第３トランジスタ４０のゲート端子４０Ｇに常時印加され得る。

ハーフブリッジ回路１２のデッドタイム時、第３トランジスタ４０にはグランドＧＮＤから出力端子１０Ｔ２に向けて逆電流が流れる。このとき、第３トランジスタ４０に印加される逆方向電圧がバイアス電圧Ｖ_Bに応じて低減される。これにより、第２トランジスタ３０に印加される逆方向電圧が低減されることで、第３トランジスタ４０を有さない構造に比べて、スイッチ電圧Ｖ_SWに現れる負電圧Ｖr1が低減される。

第１実施形態の窒化物半導体モジュール１０は、以下の利点を有する。
（１－１）第２トランジスタ３０に並列接続された第３トランジスタ４０のゲート端子４０Ｇに、第２トランジスタ３０のターンオフ動作を跨ぐ少なくとも所定期間に亘って第３トランジスタ４０の閾値電圧Ｖth未満のバイアス電圧Ｖ_Bが印加される。これにより、第３トランジスタ４０に印加される逆方向電圧がバイアス電圧Ｖ_Bに応じて低減されることで第２トランジスタ３０に印加される逆方向電圧が低減される。その結果、スイッチ電圧Ｖ_SWに現れる負電圧Ｖr1を抑制して、逆導通損失を低減することができる。

（１－２）所定期間は、第２トランジスタ３０のオフ期間を含む。第２トランジスタ３０のオフ期間は、ハーフブリッジ回路１２の第１および第２トランジスタ２０，３０がともにオフするデッドタイムを含む。これにより、デッドタイム時の逆導通損失を低減することができる。

（１－３）制御回路１４は、第２トランジスタ３０のスイッチング制御期間全体に亘り第３トランジスタ４０のゲート端子４０Ｇにバイアス電圧Ｖ_Bを印加するものであってよい。すなわち、バイアス電圧Ｖ_Bは、第３トランジスタ４０のゲート端子４０Ｇに常時印加されるものであってよい。この場合、例えばバイアス電圧Ｖ_Bを一定電圧レベルとすることで、バイアス電圧Ｖ_Bを印加する制御が容易となる。

（１－４）バイアス電圧Ｖ_Ｂは、閾値電圧Ｖth未満の第１電圧レベルと、第１電圧レベルよりも高く閾値電圧Ｖth未満の第２電圧レベルとを交互に繰り返す電圧であってよい。この場合、制御回路１４は、例えば、第２トランジスタ３０のオフ期間（ハーフブリッジ回路１２のデッドタイム）を含む所定期間に亘って第３トランジスタ４０のゲート端子４０Ｇに第２電圧レベルのバイアス電圧Ｖ_Ｂを印加し得る。この構成によれば、第２トランジスタ３０のオフ期間の逆導通損失を低減しつつ、逆導通損失が生じない期間にバイアス電圧Ｖ_Bにより第３トランジスタ４０が意図せずオンすることが抑制される。

（１－５）バイアス電圧Ｖ_Bと閾値電圧Ｖthとの差ΔＶ１は、例えば０．１Ｖ以上１．５Ｖ以下であってよい。この差ΔＶ１の範囲内でバイアス電圧Ｖ_Bが高いほど、第３トランジスタ４０の逆方向電圧を低減する効果を高めることができる。

（１－６）第３トランジスタ４０の閾値電圧Ｖthは、第２トランジスタ３０の閾値電圧よりも高い電圧であってよい。第３トランジスタ４０の逆方向電圧はバイアス電圧Ｖ_Ｂが高いほど低減されるため、第２トランジスタ３０の閾値電圧よりも第３トランジスタ４０の閾値電圧Ｖthを高くすることで、逆方向電圧の低減効果を高めてもよい。

（１－７）バイアス電圧Ｖ_Bを第３トランジスタ４０の閾値電圧Ｖthの温度特性に応じて変化させてもよい。この構成によれば、バイアス電圧Ｖ_Bの電圧レベルを閾値電圧Ｖth未満かつ閾値電圧Ｖth付近に維持して逆方向電圧の低減効果を好適に得ることができる。

（１－８）第２トランジスタ３０と第３トランジスタ４０は同一チップ上に形成されてもよい。この場合、同一プロセスを利用して両者の製造を効率化することができる。一方、第２トランジスタ３０と第３トランジスタ４０は異なるチップ上に形成されてもよい。この場合、第２トランジスタ３０および第３トランジスタ４０のトランジスタ特性を個々に選択可能となるため、例えば第２トランジスタ３０の閾値電圧よりも高い閾値電圧Ｖthを有する第３トランジスタ４０を選択し易くなる。

（１－９）第２トランジスタ３０に対する第３トランジスタ４０の面積比は、例えば０．１以上１．５以下であってよい。面積比が１未満であるとき、第２トランジスタ３０の面積縮小によるオン抵抗増加を抑えつつ、第３トランジスタ４０の逆導通損失の増加を抑えることができる。一方、面積比が１よりも大きいとき、より大きなトランジスタサイズを有する第３トランジスタ４０によりアバランシェ耐量を高めてドレイン－ソース間降伏電圧を向上させることができる。

［第２実施形態］
図４は、第２実施形態による例示的な窒化物半導体モジュール１０Ａの概略回路図である。第２実施形態の構成は、第１実施形態の窒化物半導体モジュール１０（図１）に検出回路８０Ａを加えたものであり、その他の構成は第１実施形態と同様である。以下では、第１実施形態と相違する構成を中心に第２実施形態を説明し、同様な構成については同一符号を付して説明を省略する。

検出回路８０Ａは、例えば、抵抗素子Ｒ１，Ｒ２およびダイオードＤ１，Ｄ２を含む。ダイオードＤ１，Ｄ２は例えばツェナーダイオードであってよい。図４の例では、ダイオードＤ１のカソードは、抵抗素子Ｒ１を介してノードＮ１（すなわち、第２トランジスタ３０のドレイン端子３０Ｄ）に接続されている。ダイオードＤ１のアノードは、ダイオードＤ２のカソードに接続されるとともに、抵抗素子Ｒ２を介して接地されている。ダイオードＤ１のアノードは接地されており、ダイオードＤ１，Ｄ２間の接続ノードＮ２は第３トランジスタ４０のゲート端子４０Ｇに接続されている。

検出回路８０Ａは、第２トランジスタ３０のドレイン－ソース間電圧がドレイン－ソース間最大定格電圧未満の基準電圧Ｖref以上に達したことを検出して、第２トランジスタ３０に上記最大定格電圧以上の過電圧が印加されることを抑制する。

例えば、第２トランジスタ３０がオフ、第１トランジスタ２０がオンされている状態でノードＮ１の電位、すなわち第２トランジスタ３０のドレイン－ソース間電圧が基準電圧Ｖrefに達すると、抵抗素子Ｒ１およびダイオードＤ１を介して電流が流れる。これにより接続ノードＮ２の電位、すなわちバイアス電圧Ｖ_Bの電圧レベルが第３トランジスタ４０の閾値電圧Ｖth以上に上昇することで第３トランジスタ４０がオンされる。その結果、第３トランジスタ４０に電流が流れて第２トランジスタ３０のドレイン－ソース間電圧が引き下げられる。

その後、第２トランジスタ３０のドレイン－ソース間電圧が基準電圧Ｖref未満に低下すると、ダイオードＤ１に電流が流れなくなることで、バイアス電圧Ｖ_Bの電圧レベルが再度閾値電圧Ｖth未満に低下して第３トランジスタ４０がオフされる。このように、検出回路８０Ａがバイアス回路７０に接続されていることで、第２トランジスタ３０のドレイン－ソース間電圧が基準電圧Ｖref以上となる期間に亘って第３トランジスタ４０がオンされる。これにより、第２トランジスタ３０に最大定格電圧以上の過電圧が印加されることが抑制される。

第２実施形態の窒化物半導体モジュール１０Ａは、第１実施形態の窒化物半導体モジュール１０で得られる利点に加えて、さらに以下の利点を有する。
（２－１）窒化物半導体モジュール１０Ａは、第２トランジスタ３０のドレイン－ソース間電圧がドレイン－ソース間最大定格電圧未満の基準電圧Ｖref以上に達したことを検出する検出回路８０Ａを備える。この構成によれば、第２トランジスタ３０に最大定格電圧以上の過電圧が印加されることを抑制することができる。

［第３実施形態］
図５は、第３実施形態による例示的な窒化物半導体モジュール１０Ｂの概略回路図である。第３実施形態の構成は、第２実施形態の窒化物半導体モジュール１０Ａ（図４）に代えて検出回路８０Ｂを設けたものであり、その他の構成は第２実施形態と同様である。以下では、第２実施形態と相違する構成を中心に第３実施形態を説明し、同様な構成については同一符号を付して説明を省略する。

検出回路８０Ｂは、例えば、抵抗素子Ｒ１，Ｒ２、ダイオードＤ１，Ｄ２、インバータ回路８２、ワンショットパルス回路８４、およびスイッチ回路８６を含む。抵抗素子Ｒ１，Ｒ２、ダイオードＤ１，Ｄ２は、上述した第２実施形態の検出回路８０Ａと同じ素子であってよい。

図５の例では、接続ノードＮ２はインバータ回路８２を介してワンショットパルス回路８４に接続されており、ワンショットパルス回路８４の出力にスイッチ回路８６が接続されている。スイッチ回路８６は例えばｐチャネル型ＭＯＳＦＥＴであってよい。スイッチ回路８６の出力端子は、ノードＮ３すなわち第３トランジスタ４０のゲート端子４０Ｇに接続されている。

検出回路８０Ｂは、上述した第２実施形態の検出回路８０Ａと同様、第２トランジスタ３０のドレイン－ソース間電圧がドレイン－ソース間最大定格電圧未満の基準電圧Ｖref以上に達したことを検出して、第２トランジスタ３０に上記最大定格電圧以上の過電圧が印加されることを抑制する。

例えば、第２トランジスタ３０がオフ、第１トランジスタ２０がオンされている状態でノードＮ１の電位、すなわち第２トランジスタ３０のドレイン－ソース間電圧が基準電圧Ｖrefに達すると、抵抗素子Ｒ１およびダイオードＤ１を介して電流が流れる。これにより接続ノードＮ２の電位が上昇する。この接続ノードＮ２の電位上昇に応答してインバータ回路８２から出力される信号に基づき、ワンショットパルス回路８４によりワンショットパルスＳＰが生成される。その結果、ワンショットパルスＳＰのパルス幅に相当する期間に亘りスイッチ回路８６がオンされる。

スイッチ回路８６がオンされると、ノードＮ３の電位、すなわちバイアス電圧Ｖ_Bの電圧レベルが第３トランジスタ４０の閾値電圧Ｖth以上に上昇することで第３トランジスタ４０がオンされる。その結果、第３トランジスタ４０に電流が流れて第２トランジスタ３０のドレイン－ソース間電圧が引き下げられる。

第３実施形態では、第３トランジスタ４０は、スイッチ回路８６のオン期間、すなわちワンショットパルスＳＰのパルス幅に相当する期間に亘りオンされる。したがって、ワンショットパルスＳＰのパルス幅の期間において第２トランジスタ３０のドレイン－ソース間電圧の引き下げが行われる。これにより、第２トランジスタ３０に最大定格電圧以上の過電圧が印加されることが抑制される。

第３実施形態の窒化物半導体モジュール１０Ｂは、第１実施形態の窒化物半導体モジュール１０で得られる利点および第２実施形態の窒化物半導体モジュール１０Ａで得られる利点に加えて、さらに以下の利点を有する。

（３－１）第２トランジスタ３０のドレイン－ソース間電圧が基準電圧Ｖref以上に達したとき、スイッチ回路８６がワンショットパルスＳＰに基づきオンされる期間に亘り第３トランジスタ４０がオンされる。この構成では、第３トランジスタ４０のゲート端子４０Ｇが接続ノードＮ２の電位変動の影響を直接受けない。これにより、第２トランジスタ３０に最大定格電圧以上の過電圧が印加されることを抑制しつつ、第３トランジスタ４０のゲート端子４０Ｇのノイズ耐性を向上させることができる。

［変更例］
上記各実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。

・窒化物半導体はＧａＮに限定されない。第１～第３トランジスタ２０，３０，４０をＧａＮ以外の他の窒化物半導体を用いて構成してもよい。窒化物半導体の代表例としては、ＧａＮの他に、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）が挙げられる。これらは、一般には、Ａｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。

・第３トランジスタ４０（補助トランジスタ）に窒化物半導体ＨＥＭＴを用いることに必ずしも限定されない。例えばシリコンカーバイド（ＳｉＣ）を用いたＳｉＣ－ＭＯＳＦＥＴで補助トランジスタを構成してもよい。この場合、ＳｉＣ－ＭＯＳＦＥＴのボディダイオード（寄生ダイオード）を用いて逆方向電圧を制御することができる。ただし、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードは逆回復特性を有するため、逆回復特性に起因したスイッチング損失が生じる。これは、補助トランジスタに一般的なダイオードを採用する場合にも同様に生じる。窒化物半導体ＨＥＭＴの場合、このような逆回復特性に起因したスイッチング損失が生じない点で、ＳｉＣ－ＭＯＳＦＥＴを用いる場合に比べて有利である。

・窒化物半導体モジュール１０，１０Ａ，１０Ｂは、ハーフブリッジ回路１２に適用されることに限定されず、例えば、フルブリッジ回路に適用されてもよい。すなわち、補助トランジスタは、主トランジスタの逆導通損失を低減する目的で導入されており、ハーフブリッジ回路１２以外の他の回路にも適用可能である。

・第２トランジスタ３０のターンオフ動作を跨ぐ少なくとも所定期間とは、第２トランジスタ３０のオフ期間に限定されず、ターンオフ動作のみを跨ぐ期間であってよい。この場合、少なくともターンオフ時に生じる逆方向電圧が低減される。

・検出回路８０Ａ，８０Ｂは、必ずしも図４および図５に示された構成にそれぞれ限定されるものではなく、基準電圧Ｖrefを検出可能であれば、他の任意の構成を採用することができる。

・第３トランジスタ４０（補助トランジスタ）を、過電圧保護のみを目的として、図４および図５に示された各検出回路８０Ａ，８０Ｂと組み合わせてもよい。すなわち、バイアス回路７０を省略してもよい。

本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば、「第１要素が第２要素上に実装される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。

本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。

本開示で使用される「第１～」、「第２～」などの数詞は単に構成部品を明確に区別するために用いたものであり、必ずしも順番どおりの構成部品を備えることが必須とされるものではない。

［付記］
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。

（付記Ａ１）
窒化物半導体によって構成された主トランジスタ（３０）と、
窒化物半導体によって構成され、前記主トランジスタ（３０）に並列に接続された補助トランジスタ（４０）と、
前記主トランジスタ（３０）および前記補助トランジスタ（４０）を制御する制御回路（１４）と、を備え、
前記制御回路（１４）は、前記主トランジスタ（３０）がオンからオフに切り替わるターンオフ動作を跨ぐ少なくとも所定期間に亘って前記補助トランジスタ（４０）のゲート端子（４０Ｇ）に前記補助トランジスタ（４０）の閾値電圧（Ｖth）未満のバイアス電圧（Ｖ_B）を印加するように構成されている、窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ２）
前記所定期間は、前記主トランジスタ（３０）のオフ期間（ｔ１～ｔ４）を含む、付記１に記載の窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ３）
前記バイアス電圧（Ｖ_B）は、前記閾値電圧（Ｖth）未満の第１電圧レベルと、前記第１電圧レベルよりも高く前記閾値電圧（Ｖth）未満の第２電圧レベルとを交互に繰り返す電圧であり、
前記制御回路（１４）は、前記補助トランジスタ（４０）のゲート端子（４０Ｇ）に前記所定期間に亘って前記第２電圧レベルの前記バイアス電圧（Ｖ_B）を印加するように構成されている、付記１または２に記載の窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ４）
前記制御回路（１４）は、前記主トランジスタ（３０）をオンオフ制御するスイッチング制御期間全体に亘って前記補助トランジスタ（４０）のゲート端子（４０Ｇ）に前記バイアス電圧（Ｖ_B）を印加するように構成されている、付記１に記載の窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ５）
前記バイアス電圧（Ｖ_B）と前記閾値電圧（Ｖth）との差（ΔＶ１）が０．１Ｖ以上１．５Ｖ以下である、付記１～４のうちのいずれか１つに記載の窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ６）
前記主トランジスタ（３０）の閾値電圧は第１閾値電圧であり、
前記補助トランジスタ（４０）の前記閾値電圧（Ｖth）は、前記第１閾値電圧よりも高い第２閾値電圧である、付記１～５のうちのいずれか１つに記載の窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ７）
前記制御回路（１４）は、前記バイアス電圧（Ｖ_B）を前記補助トランジスタ（４０）の閾値電圧（Ｖth）未満に維持するべく前記補助トランジスタ（４０）の温度（Ｓｔ）に応じて前記バイアス電圧（Ｖ_B）を変化させるように構成されている、付記１～６のうちのいずれか１つに記載の窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ８）
前記主トランジスタ（３０）および前記補助トランジスタ（４０）は同一チップ上に形成されている、付記１～７のうちのいずれか１つに記載の窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ９）
前記主トランジスタ（３０）に対する前記補助トランジスタ（４０）の面積比は０．１以上１．５以下である、付記１～８のうちのいずれか１つに記載の窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ１０）
互いに直列に接続されたハイサイドトランジスタ（２０）とローサイドトランジスタ（３０）とを含むハーフブリッジ回路を含み、
前記ハイサイドトランジスタ（２０）は窒化物半導体によって構成されており、
前記ローサイドトランジスタ（３０）は前記主トランジスタ（３０）であり、
前記制御回路（１４）は、前記ハイサイドトランジスタ（２０）と前記ローサイドトランジスタ（３０）を相補にオンオフ制御し、
前記所定期間は、前記ハイサイドトランジスタ（２０）および前記ローサイドトランジスタ（３０）の双方がオフするデッドタイム（ｔ１～ｔ２；ｔ３～ｔ４）を含む、付記１～９のうちのいずれか１つに記載の窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ａ１１）
前記主トランジスタ（３０）のドレイン－ソース間電圧が、ドレイン－ソース間最大定格電圧未満の基準電圧（Ｖref）以上に達したことを検出する検出回路（８０Ａ；８０Ｂ）をさらに備え、
前記制御回路（１４）は、前記検出回路（８０Ａ；８０Ｂ）が前記基準電圧（Ｖref）以上の前記ドレイン－ソース間電圧を検出したときに前記補助トランジスタ（４０）をオンするように構成されている、付記１～１０のいずれか１つに記載の窒化物半導体モジュール（１０Ａ；１０Ｂ）。

（付記Ａ１２）
前記制御回路（１４）は、前記検出回路（８０Ａ；８０Ｂ）が前記基準電圧（Ｖref）以上の前記ドレイン－ソース間電圧を検出している期間に亘り前記補助トランジスタ（４０）をオンするように構成されている、付記１１に記載の窒化物半導体モジュール（１０Ａ）。

（付記Ａ１３）
前記検出回路（８０Ａ；８０Ｂ）は、前記基準電圧（Ｖref）以上の前記ドレイン－ソース間電圧を検出したことに応答してワンショットパルス（ＳＰ）を発生するワンショットパルス回路（８４）を含み、
前記制御回路（１４）は、前記ワンショットパルス（８４）のパルス幅の期間に亘り前記補助トランジスタ（４０）をオンするように構成されている、付記１１に記載の窒化物半導体モジュール（１０Ｂ）。

（付記Ｂ１）
窒化物半導体によって構成された主トランジスタ（３０）と、
前記主トランジスタ（３０）に並列に接続された補助トランジスタ（４０）と、
前記主トランジスタ（３０）および前記補助トランジスタ（４０）を制御する制御回路（１４）と、を備え、
前記制御回路（１４）は、前記主トランジスタ（３０）がオンからオフに切り替わるターンオフ動作を跨ぐ少なくとも所定期間に亘って前記補助トランジスタ（４０）のゲート端子（４０Ｇ）に前記補助トランジスタ（４０）の閾値電圧（Ｖth）未満のバイアス電圧（Ｖ_B）を印加するように構成されている、窒化物半導体モジュール（１０；１０Ａ；１０Ｂ）。

（付記Ｃ１）
窒化物半導体によって構成された主トランジスタ（３０）と、
前記主トランジスタ（３０）に並列に接続された補助トランジスタ（４０）と、
前記主トランジスタ（３０）および前記補助トランジスタ（４０）を制御する制御回路（１４）と、
前記主トランジスタ（３０）のドレイン－ソース間電圧が、ドレイン－ソース間最大定格電圧未満の基準電圧（Ｖref）以上に達したことを検出する検出回路（８０Ａ；８０Ｂ）と、を備え、
前記制御回路（１４）は、前記検出回路（８０Ａ；８０Ｂ）が前記基準電圧（Ｖref）以上の前記ドレイン－ソース間電圧を検出したときに前記補助トランジスタ（４０）をオンするように構成されている、窒化物半導体モジュール（１０Ａ；１０Ｂ）。

以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。

１０，１０Ａ，１０Ｂ…窒化物半導体モジュール
１２…ハーフブリッジ回路
１４…制御回路
２０…第１トランジスタ（ハイサイドトランジスタ）
３０…第２トランジスタ（主トランジスタ／ローサイドトランジスタ）
４０…第３トランジスタ（補助トランジスタ）
５０…ハイサイドドライバ
６０…ローサイドドライバ
７０…バイアス回路
８０Ａ，８０Ｂ…検出回路
８４…ワンショットパルス回路
Ｖ_GH…ハイサイド制御信号
Ｖ_GL…ローサイド制御信号
Ｖth…閾値電圧
Ｖ_B…バイアス電圧
Ｖref…基準電圧
ＳＰ…ワンショットパルス

Claims (13)

1. 窒化物半導体によって構成された主トランジスタと、
   窒化物半導体によって構成され、前記主トランジスタに並列に接続された補助トランジスタと、
   前記主トランジスタおよび前記補助トランジスタを制御する制御回路と、を備え、
   前記制御回路は、前記主トランジスタがオンからオフに切り替わるターンオフ動作を跨ぐ少なくとも所定期間に亘って前記補助トランジスタのゲート端子に前記補助トランジスタの閾値電圧未満のバイアス電圧を印加するように構成されている、窒化物半導体モジュール。
2. 前記所定期間は、前記主トランジスタのオフ期間を含む、請求項１に記載の窒化物半導体モジュール。
3. 前記バイアス電圧は、前記閾値電圧未満の第１電圧レベルと、前記第１電圧レベルよりも高く前記閾値電圧未満の第２電圧レベルとを交互に繰り返す電圧であり、
   前記制御回路は、前記補助トランジスタのゲート端子に前記所定期間に亘って前記第２電圧レベルの前記バイアス電圧を印加するように構成されている、請求項１に記載の窒化物半導体モジュール。
4. 前記制御回路は、前記主トランジスタをオンオフ制御するスイッチング制御期間全体に亘って前記補助トランジスタのゲート端子に前記バイアス電圧を印加するように構成されている、請求項１に記載の窒化物半導体モジュール。
5. 前記バイアス電圧と前記閾値電圧との差が０．１Ｖ以上１．５Ｖ以下である、請求項１に記載の窒化物半導体モジュール。
6. 前記主トランジスタの閾値電圧は第１閾値電圧であり、
   前記補助トランジスタの前記閾値電圧は、前記第１閾値電圧よりも高い第２閾値電圧である、請求項１に記載の窒化物半導体モジュール。
7. 前記制御回路は、前記バイアス電圧を前記補助トランジスタの閾値電圧未満に維持するべく前記補助トランジスタの温度に応じて前記バイアス電圧を変化させるように構成されている、請求項１に記載の窒化物半導体モジュール。
8. 前記主トランジスタおよび前記補助トランジスタは同一チップ上に形成されている、請求項１に記載の窒化物半導体モジュール。
9. 前記主トランジスタに対する前記補助トランジスタの面積比は０．１以上１．５以下である、請求項１に記載の窒化物半導体モジュール。
10. 互いに直列に接続されたハイサイドトランジスタとローサイドトランジスタとを含むハーフブリッジ回路を含み、
    前記ハイサイドトランジスタは窒化物半導体によって構成されており、
    前記ローサイドトランジスタは前記主トランジスタであり、
    前記制御回路は、前記ハイサイドトランジスタと前記ローサイドトランジスタを相補にオンオフ制御し、
    前記所定期間は、前記ハイサイドトランジスタおよび前記ローサイドトランジスタの双方がオフするデッドタイムを含む、請求項１～９のうちのいずれか一項に記載の窒化物半導体モジュール。
11. 前記主トランジスタのドレイン－ソース間電圧が、ドレイン－ソース間最大定格電圧未満の基準電圧以上に達したことを検出する検出回路をさらに備え、
    前記制御回路は、前記検出回路が前記基準電圧以上の前記ドレイン－ソース間電圧を検出したときに前記補助トランジスタをオンするように構成されている、請求項１～９のいずれか一項に記載の窒化物半導体モジュール。
12. 前記制御回路は、前記検出回路が前記基準電圧以上の前記ドレイン－ソース間電圧を検出している期間に亘り前記補助トランジスタをオンするように構成されている、請求項１１に記載の窒化物半導体モジュール。
13. 前記検出回路は、前記基準電圧以上の前記ドレイン－ソース間電圧を検出したことに応答してワンショットパルスを発生するワンショットパルス回路を含み、
    前記制御回路は、前記ワンショットパルスのパルス幅の期間に亘り前記補助トランジスタをオンするように構成されている、請求項１１に記載の窒化物半導体モジュール。

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