JP3188346B2 - 電界効果トランジスタ - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（以下、ＦＥＴという）に関する。さらに詳しくは、と
くにドレイン電極とゲート電極間の寄生容量を低減して
遅延などの特性劣化を防止することができるＦＥＴに関
する。
（以下、ＦＥＴという）に関する。さらに詳しくは、と
くにドレイン電極とゲート電極間の寄生容量を低減して
遅延などの特性劣化を防止することができるＦＥＴに関
する。
【０００２】
【従来の技術】従来より、ＦＥＴは信号を増幅する素子
などとして利用されているが、素子が小型化されるに伴
なって、とくに高周波動作用のＦＥＴにおいては電極
間、中でもゲート電極とドレイン電極間に生じる寄生容
量がＦＥＴ特性を劣化させる。そのため、ゲート電極と
ドレイン電極間の寄生容量を低下させる構造のＦＥＴと
してドレイン電極をゲート電極から離した構造のシング
ルゲートＦＥＴおよびゲート電極を２個設けたデュアル
ゲートＦＥＴが考えられている。
などとして利用されているが、素子が小型化されるに伴
なって、とくに高周波動作用のＦＥＴにおいては電極
間、中でもゲート電極とドレイン電極間に生じる寄生容
量がＦＥＴ特性を劣化させる。そのため、ゲート電極と
ドレイン電極間の寄生容量を低下させる構造のＦＥＴと
してドレイン電極をゲート電極から離した構造のシング
ルゲートＦＥＴおよびゲート電極を２個設けたデュアル
ゲートＦＥＴが考えられている。
【０００３】この構造のシングルゲートＦＥＴは、図９
に示されるように、たとえばＧａＡｓなどからなる半絶
縁性の半導体基板51上にエピタキシャル成長された、た
とえばｎ型の半導体層からなる活性層が形成され、シリ
コンをイオン注入することによりその両側にｎ+ 型のソ
ース領域53およびドレイン領域54が形成され、そのあい
だに形成されたチャネル領域52上にはゲート電極55が設
けられてショットキー障壁が形成されている。また、ソ
ース領域53およびドレイン領域54の上にそれぞれソース
電極56およびドレイン電極57が形成され、基板表面全体
がシリコン酸化膜などの保護膜58によって保護されてい
る。
に示されるように、たとえばＧａＡｓなどからなる半絶
縁性の半導体基板51上にエピタキシャル成長された、た
とえばｎ型の半導体層からなる活性層が形成され、シリ
コンをイオン注入することによりその両側にｎ+ 型のソ
ース領域53およびドレイン領域54が形成され、そのあい
だに形成されたチャネル領域52上にはゲート電極55が設
けられてショットキー障壁が形成されている。また、ソ
ース領域53およびドレイン領域54の上にそれぞれソース
電極56およびドレイン電極57が形成され、基板表面全体
がシリコン酸化膜などの保護膜58によって保護されてい
る。
【０００４】このように構成された高周波アナログ用Ｆ
ＥＴは、前述のように、各電極間に（基板内部を通る経
路も含む）寄生容量が発生し、この寄生容量はＦＥＴの
特性劣化の原因になり、とくにゲート電極とドレイン電
極のあいだに発生する寄生容量Ｃgdは、信号遅延、入出
力信号の分離などＦＥＴの特性劣化に大きく影響する。
したがってこの寄生容量Ｃgdを小さくするために、図９
に示すように、ドレイン領域54およびドレイン電極57の
位置をゲート電極55から離れた場所に設け、ゲート電極
55とドレイン電極57の間隔が広くなるようにしている。
ＥＴは、前述のように、各電極間に（基板内部を通る経
路も含む）寄生容量が発生し、この寄生容量はＦＥＴの
特性劣化の原因になり、とくにゲート電極とドレイン電
極のあいだに発生する寄生容量Ｃgdは、信号遅延、入出
力信号の分離などＦＥＴの特性劣化に大きく影響する。
したがってこの寄生容量Ｃgdを小さくするために、図９
に示すように、ドレイン領域54およびドレイン電極57の
位置をゲート電極55から離れた場所に設け、ゲート電極
55とドレイン電極57の間隔が広くなるようにしている。
【０００５】また、デュアルゲートＦＥＴは、たとえば
図10に示されるような構造で、２つのゲート電極55ａ、
55ｂがチャネル領域52上に配置されているため、図10
（ｂ）に等価回路図を示すように、２つのシングルゲー
トＦＥＴを直列に接続したものとみることができる。
図10に示されるような構造で、２つのゲート電極55ａ、
55ｂがチャネル領域52上に配置されているため、図10
（ｂ）に等価回路図を示すように、２つのシングルゲー
トＦＥＴを直列に接続したものとみることができる。
【０００６】
【発明が解決しようとする課題】しかし、前述のシング
ルゲート構造のＦＥＴでは、あまりゲート電極とドレイ
ン電極の間隔を広くすると、その増加分だけ抵抗が増大
し、動作特性がわるくなるため、十分にゲート電極とド
レイン電極の間の容量Ｃgdを小さくすることができな
い。
ルゲート構造のＦＥＴでは、あまりゲート電極とドレイ
ン電極の間隔を広くすると、その増加分だけ抵抗が増大
し、動作特性がわるくなるため、十分にゲート電極とド
レイン電極の間の容量Ｃgdを小さくすることができな
い。
【０００７】また、デュアルゲートＦＥＴではゲート電
極55ｂを高周波的にソース電極56などに接続すれば、Ｃ
gdを小さくすることができるが、等価的に２個のＦＥＴ
が直列に接続されていることになるため、動作電圧を高
くしなければならない。
極55ｂを高周波的にソース電極56などに接続すれば、Ｃ
gdを小さくすることができるが、等価的に２個のＦＥＴ
が直列に接続されていることになるため、動作電圧を高
くしなければならない。
【０００８】さらに、デュアルゲートＦＥＴの特性は、
図11の第１のゲート電極Ｇ1 、55ａとソース電極間の電
圧に対するドレイン電流の関係を示したグラフから明ら
かなように、本来のシングルゲートＦＥＴの２乗特性
（図12のグラフ参照）から大きくずれるなどの欠点があ
り、増幅用ＦＥＴとして好ましくない。とくにダブルバ
ランスミキサなどのばあいでは、２乗特性から大きくず
れると歪みが大きくなるなどの問題がある。
図11の第１のゲート電極Ｇ1 、55ａとソース電極間の電
圧に対するドレイン電流の関係を示したグラフから明ら
かなように、本来のシングルゲートＦＥＴの２乗特性
（図12のグラフ参照）から大きくずれるなどの欠点があ
り、増幅用ＦＥＴとして好ましくない。とくにダブルバ
ランスミキサなどのばあいでは、２乗特性から大きくず
れると歪みが大きくなるなどの問題がある。
【０００９】本発明はかかる問題を解消するためになさ
れたものであり、シングルゲートＦＥＴの特性を有しな
がらゲート電極とドレイン電極の間の容量を低減するこ
とができるＦＥＴを提供することを目的とする。
れたものであり、シングルゲートＦＥＴの特性を有しな
がらゲート電極とドレイン電極の間の容量を低減するこ
とができるＦＥＴを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のＦＥＴは、半導
体基板表面側に活性層が設けられ、該活性層の上にゲー
ト電極および該ゲート電極を挟んでソース電極とドレイ
ン電極とがそれぞれ設けられてなる電界効果トランジス
タであって、前記ゲート電極とドレイン電極とのあいだ
にゲート電極としては機能しないシールド用配線が設け
られ、かつ、該シールド用配線がソース電極と直流的に
は分離されると共に高周波的に接続されていることを特
徴とするものである。
体基板表面側に活性層が設けられ、該活性層の上にゲー
ト電極および該ゲート電極を挟んでソース電極とドレイ
ン電極とがそれぞれ設けられてなる電界効果トランジス
タであって、前記ゲート電極とドレイン電極とのあいだ
にゲート電極としては機能しないシールド用配線が設け
られ、かつ、該シールド用配線がソース電極と直流的に
は分離されると共に高周波的に接続されていることを特
徴とするものである。
【００１１】たとえば前記シールド用配線とソース電極
との間にキャパシタが設けられることにより、前記直流
的には分離されると共に高周波的に接続がなされる。
との間にキャパシタが設けられることにより、前記直流
的には分離されると共に高周波的に接続がなされる。
【００１２】
【作用】本発明によれば、ドレイン電極とゲート電極の
あいだにゲート電極として機能しないシールド用配線が
設けられているため、シールド用配線をたとえば直流的
にはソース電極と分離しながら高周波的に接続して接地
することにより、ソース電極に印加される電圧の直流成
分に伴う静電特性の影響を受けることなく、シングルゲ
ートＦＥＴの特性を有しながらドレイン電極とゲート電
極のあいだの寄生容量を低減することができる。
あいだにゲート電極として機能しないシールド用配線が
設けられているため、シールド用配線をたとえば直流的
にはソース電極と分離しながら高周波的に接続して接地
することにより、ソース電極に印加される電圧の直流成
分に伴う静電特性の影響を受けることなく、シングルゲ
ートＦＥＴの特性を有しながらドレイン電極とゲート電
極のあいだの寄生容量を低減することができる。
【００１３】
【実施例】つぎに、図面を参照しながら、本発明のＦＥ
Ｔについて詳細に説明する。図１（ａ）は本発明のＦＥ
Ｔの一実施例を示すＧａＡｓＦＥＴの断面説明図、図１
（ｂ）は（ａ）のＧａＡｓＦＥＴの寄生容量の等価回路
を示す図、図２（ａ）は図１のＦＥＴのシールド用配線
にキャパシタが接続されたＦＥＴの電極部分の平面図、
図２（ｂ）は（ａ）のＢ−Ｂ線断面図、図３は本発明の
ＦＥＴの他の実施例を示すＧａＡｓＦＥＴの断面説明
図、図４は本発明のＦＥＴのさらに他の実施例を示すＧ
ａＡｓＦＥＴの断面説明図、図５は本発明のＦＥＴのさ
らに他の実施例を示すＧａＡｓＦＥＴの断面説明図、図
６は本発明のＦＥＴのさらに他の実施例を示す断面説明
図、図７は本発明のＦＥＴのさらに他の実施例を示すＭ
ＯＳＦＥＴの断面説明図、図８は本発明のＦＥＴのさら
に他の実施例を示すＭＯＳＦＥＴの断面説明図である。
Ｔについて詳細に説明する。図１（ａ）は本発明のＦＥ
Ｔの一実施例を示すＧａＡｓＦＥＴの断面説明図、図１
（ｂ）は（ａ）のＧａＡｓＦＥＴの寄生容量の等価回路
を示す図、図２（ａ）は図１のＦＥＴのシールド用配線
にキャパシタが接続されたＦＥＴの電極部分の平面図、
図２（ｂ）は（ａ）のＢ−Ｂ線断面図、図３は本発明の
ＦＥＴの他の実施例を示すＧａＡｓＦＥＴの断面説明
図、図４は本発明のＦＥＴのさらに他の実施例を示すＧ
ａＡｓＦＥＴの断面説明図、図５は本発明のＦＥＴのさ
らに他の実施例を示すＧａＡｓＦＥＴの断面説明図、図
６は本発明のＦＥＴのさらに他の実施例を示す断面説明
図、図７は本発明のＦＥＴのさらに他の実施例を示すＭ
ＯＳＦＥＴの断面説明図、図８は本発明のＦＥＴのさら
に他の実施例を示すＭＯＳＦＥＴの断面説明図である。
【００１４】本発明によるＦＥＴは、たとえば図１に示
されるように、半導体基板の活性層のチャネル領域に設
けられたゲート電極５と、その両側に設けられたソース
電極６およびドレイン電極７を有するＦＥＴにおいて、
ゲート電極５とドレイン電極７とのあいだに、ソース電
極６と直流的には分離されると共に高周波的には接続さ
れるように、たとえばコンデンサＣによりソース電極６
と接続されたシールド用配線９がゲート電極としての機
能を有しないように設けられていることに特徴がある。
ゲート電極の機能を有しないようにする方法としては、
チャネル領域にシールド用配線の電位の影響を受けない
ように誘電率の小さい空気層を介してシールド用配線を
設けたり、活性層でゲート電極下のチャネル領域の電流
の流れる層より電流が流れる層の厚い部分の上にシール
ド用配線を設けたり、高濃度不純物領域上に形成するこ
とにより、活性層を流れる電流に影響を与えない領域上
でゲート電極とドレイン電極とのあいだにシールド用配
線を設けることができる。
されるように、半導体基板の活性層のチャネル領域に設
けられたゲート電極５と、その両側に設けられたソース
電極６およびドレイン電極７を有するＦＥＴにおいて、
ゲート電極５とドレイン電極７とのあいだに、ソース電
極６と直流的には分離されると共に高周波的には接続さ
れるように、たとえばコンデンサＣによりソース電極６
と接続されたシールド用配線９がゲート電極としての機
能を有しないように設けられていることに特徴がある。
ゲート電極の機能を有しないようにする方法としては、
チャネル領域にシールド用配線の電位の影響を受けない
ように誘電率の小さい空気層を介してシールド用配線を
設けたり、活性層でゲート電極下のチャネル領域の電流
の流れる層より電流が流れる層の厚い部分の上にシール
ド用配線を設けたり、高濃度不純物領域上に形成するこ
とにより、活性層を流れる電流に影響を与えない領域上
でゲート電極とドレイン電極とのあいだにシールド用配
線を設けることができる。
【００１５】本発明によりゲート電極とドレイン電極と
のあいだにシールド用配線を設け、シールド用配線をた
とえばソース電極と直流的には分離されると共に高周波
的に 接続されるように連結することにより、図１（ｂ）
にＦＥＴの各電極間の寄生容量の等価回路図を示すよう
に、シールド用配線を迂回して従来より小さい容量のゲ
ート電極とドレイン電極間容量Ｃ3 とシールド用配線に
よるゲート電極とソース電極間容量Ｃ2 、ソース電極と
ドレイン電極間容量Ｃ1 が形成され、ゲート電極とソー
ス電極間およびドレイン電極とソース電極間の容量は大
きくなるが、ゲート電極とドレイン電極間の容量は半分
以下程度になり、ＦＥＴの特性劣化を防止することがで
きる。
のあいだにシールド用配線を設け、シールド用配線をた
とえばソース電極と直流的には分離されると共に高周波
的に 接続されるように連結することにより、図１（ｂ）
にＦＥＴの各電極間の寄生容量の等価回路図を示すよう
に、シールド用配線を迂回して従来より小さい容量のゲ
ート電極とドレイン電極間容量Ｃ3 とシールド用配線に
よるゲート電極とソース電極間容量Ｃ2 、ソース電極と
ドレイン電極間容量Ｃ1 が形成され、ゲート電極とソー
ス電極間およびドレイン電極とソース電極間の容量は大
きくなるが、ゲート電極とドレイン電極間の容量は半分
以下程度になり、ＦＥＴの特性劣化を防止することがで
きる。
【００１６】つぎに具体的な実施例によりさらに詳細に
説明する。
説明する。
【００１７】実施例１ まず、ＦＥＴの一例として、ＧａＡｓＭＥＳＦＥＴを例
にあげて説明する。図１（ａ）において、たとえばＧａ
Ａｓからなる半絶縁性の半導体基板１上のチャネル領域
２となる部分に選択的にイオン注入を行うことにより、
ｎ型の活性層が形成され、ｎ型の活性層の両側に拡散ま
たはイオン注入法によりｎ+ 型のソース領域３およびド
レイン領域４が形成され、そのあいだに形成されたチャ
ネル領域２上にはゲート電極５がショットキー接合され
ている。また、ソース領域３およびドレイン領域４の上
にそれぞれソース電極６およびドレイン電極７がオーミ
ック接触により形成され、基板表面全体がシリコン酸化
膜などの保護膜８によって保護されている。本実施例で
は保護膜８上で、かつ、ゲート電極５とドレイン電極７
のあいだにシールド用配線９が設けられ、このシールド
用配線９はソース電極６（通常は接地される）と、たと
えばコンデンサＣを介して、直流的には接続されない
で、高周波的に接続されている。シールド用配線９は保
護膜８上に設けられており、保護膜８が薄いと保護膜８
を介してシールド用配線９が活性層に影響を及ぼし、第
２のゲート電極の作用をするが、本実施例では、シール
ド用配線９が不純物高濃度領域（ドレイン領域）４であ
る電流の流れる層が広く抵抗の小さい領域の上側に設け
られており、第２のゲート電極としては作用しない。こ
のコンデンサＣによる高周波的な接続は、たとえば図２
に示されるように、ソース電極６の上にＶＩＡメタルな
どからなる接続用電極６ａおよび配線電極６ ｂが順次形
成され、ソース電極６とシールド用配線９との間に直流
電圧カット用のキャパシタ47が設けられることにより構
成されている。なお、破線で囲まれた領域はソース領域
３およびドレイン領域４を含めた活性層45を示す。した
がって、ソース電極６に印加される電圧の直流成分はキ
ャパシタ47によってカットされるためシールド用配線９
には印加されないが、交流（高周波）成分についてはシ
ールド用配線９とソース電極６とはショート状態になる
ため、前述のごとく、ドレイン電極７とゲート電極５と
のあいだに発生する寄生容量を低減させることができ
る。キャパシタ47は、たとえば、図２（ｂ）のようにシ
ールド用配線９の上に誘電体膜48、第２の配線電極６ｂ
および保護膜49を積層することにより容易にうることが
できる。このＦＥＴの寄生容量を等価的に表わすと、図
１（ｂ）のようになる。なお、Ｃ1 、Ｃ2 、Ｃ3 はそれ
ぞれドレイン電極７とシールド用配線９間、ゲート電極
５とシールド用配線９間、およびゲート電極５とドレイ
ン電極７間に生じる寄生容量である。また、Ｃgs、Ｃds
はゲート電極５とソース電極６間およびドレイン電極７
とゲート電極５間の寄生容量を示す。
にあげて説明する。図１（ａ）において、たとえばＧａ
Ａｓからなる半絶縁性の半導体基板１上のチャネル領域
２となる部分に選択的にイオン注入を行うことにより、
ｎ型の活性層が形成され、ｎ型の活性層の両側に拡散ま
たはイオン注入法によりｎ+ 型のソース領域３およびド
レイン領域４が形成され、そのあいだに形成されたチャ
ネル領域２上にはゲート電極５がショットキー接合され
ている。また、ソース領域３およびドレイン領域４の上
にそれぞれソース電極６およびドレイン電極７がオーミ
ック接触により形成され、基板表面全体がシリコン酸化
膜などの保護膜８によって保護されている。本実施例で
は保護膜８上で、かつ、ゲート電極５とドレイン電極７
のあいだにシールド用配線９が設けられ、このシールド
用配線９はソース電極６（通常は接地される）と、たと
えばコンデンサＣを介して、直流的には接続されない
で、高周波的に接続されている。シールド用配線９は保
護膜８上に設けられており、保護膜８が薄いと保護膜８
を介してシールド用配線９が活性層に影響を及ぼし、第
２のゲート電極の作用をするが、本実施例では、シール
ド用配線９が不純物高濃度領域（ドレイン領域）４であ
る電流の流れる層が広く抵抗の小さい領域の上側に設け
られており、第２のゲート電極としては作用しない。こ
のコンデンサＣによる高周波的な接続は、たとえば図２
に示されるように、ソース電極６の上にＶＩＡメタルな
どからなる接続用電極６ａおよび配線電極６ ｂが順次形
成され、ソース電極６とシールド用配線９との間に直流
電圧カット用のキャパシタ47が設けられることにより構
成されている。なお、破線で囲まれた領域はソース領域
３およびドレイン領域４を含めた活性層45を示す。した
がって、ソース電極６に印加される電圧の直流成分はキ
ャパシタ47によってカットされるためシールド用配線９
には印加されないが、交流（高周波）成分についてはシ
ールド用配線９とソース電極６とはショート状態になる
ため、前述のごとく、ドレイン電極７とゲート電極５と
のあいだに発生する寄生容量を低減させることができ
る。キャパシタ47は、たとえば、図２（ｂ）のようにシ
ールド用配線９の上に誘電体膜48、第２の配線電極６ｂ
および保護膜49を積層することにより容易にうることが
できる。このＦＥＴの寄生容量を等価的に表わすと、図
１（ｂ）のようになる。なお、Ｃ1 、Ｃ2 、Ｃ3 はそれ
ぞれドレイン電極７とシールド用配線９間、ゲート電極
５とシールド用配線９間、およびゲート電極５とドレイ
ン電極７間に生じる寄生容量である。また、Ｃgs、Ｃds
はゲート電極５とソース電極６間およびドレイン電極７
とゲート電極５間の寄生容量を示す。
【００１８】このように、ゲート電極とドレイン電極間
の寄生容量はソース電極とドレイン電極間の容量Ｃ1 、
ソース電極とゲート電極間の容量Ｃ2 およびゲート電極
とドレイン電極間の容量Ｃ3 とになり、ゲート電極とド
レイン電極とはシールド用配線を介して遠くなるため、
そのあいだの容量Ｃ3 は従来の半分以下となる。一方、
ゲート電極とソース電極間およびドレイン電極とソース
電極間の寄生容量はそれぞれＣ2 とＣ1 が並列で付加さ
れるため従来に比べて大きくなるが、ゲート電極とドレ
イン電極間の容量Ｃgdは増幅された信号がゲート電極に
フィードバックされるため全体としてはゲート電極とド
レイン電極間の寄生容量の低下がＦＥＴの特性改善に大
いに寄与する。
の寄生容量はソース電極とドレイン電極間の容量Ｃ1 、
ソース電極とゲート電極間の容量Ｃ2 およびゲート電極
とドレイン電極間の容量Ｃ3 とになり、ゲート電極とド
レイン電極とはシールド用配線を介して遠くなるため、
そのあいだの容量Ｃ3 は従来の半分以下となる。一方、
ゲート電極とソース電極間およびドレイン電極とソース
電極間の寄生容量はそれぞれＣ2 とＣ1 が並列で付加さ
れるため従来に比べて大きくなるが、ゲート電極とドレ
イン電極間の容量Ｃgdは増幅された信号がゲート電極に
フィードバックされるため全体としてはゲート電極とド
レイン電極間の寄生容量の低下がＦＥＴの特性改善に大
いに寄与する。
【００１９】実施例２ つぎに、図３を参照しながらＧａＡｓＭＥＳＦＥＴの他
の例であるシールド用配線９がエアブリッジ配線で形成
された実施例について説明する。なお、ＦＥＴ部分の構
造は実施例１と同じで、図１と同じ符号は同じ部分を示
す。本実施例ではシールド用配線９は、チャネル領域２
上（ドレイン領域４上ではない）に設けられているが、
シリコン酸化膜などの保護膜８から約0.5μｍ離れた空
中に設けられている。その結果、誘電率の小さい空気層
を介しているため、活性層への反転の影響はなく、第２
のゲート電極としては作用しない。
の例であるシールド用配線９がエアブリッジ配線で形成
された実施例について説明する。なお、ＦＥＴ部分の構
造は実施例１と同じで、図１と同じ符号は同じ部分を示
す。本実施例ではシールド用配線９は、チャネル領域２
上（ドレイン領域４上ではない）に設けられているが、
シリコン酸化膜などの保護膜８から約0.5μｍ離れた空
中に設けられている。その結果、誘電率の小さい空気層
を介しているため、活性層への反転の影響はなく、第２
のゲート電極としては作用しない。
【００２０】本実施例のように、シールド用配線９がエ
アブリッジ配線で形成されれば、チャネル領域２の上に
形成されてもＦＥＴの特性に影響を与えない。しかし、
実施例１のように、ドレイン領域４の上に形成すれば一
層確実である。なお、エアブリッジ配線の形成法として
は、ホトレジストなどからなるダミー層を形成し、その
上にシールド用配線を設けたのちダミー層をエッチング
除去することにより簡単に形成できるが、ワイヤをボン
ディングなどにより形成することによってもできる。
アブリッジ配線で形成されれば、チャネル領域２の上に
形成されてもＦＥＴの特性に影響を与えない。しかし、
実施例１のように、ドレイン領域４の上に形成すれば一
層確実である。なお、エアブリッジ配線の形成法として
は、ホトレジストなどからなるダミー層を形成し、その
上にシールド用配線を設けたのちダミー層をエッチング
除去することにより簡単に形成できるが、ワイヤをボン
ディングなどにより形成することによってもできる。
【００２１】本実施例においても実施例１と同様にシン
グルゲートＦＥＴの特性を有しながらゲート電極５とド
レイン電極７間の寄生容量を低減させることができ、Ｆ
ＥＴの特性改善に大いに寄与する。
グルゲートＦＥＴの特性を有しながらゲート電極５とド
レイン電極７間の寄生容量を低減させることができ、Ｆ
ＥＴの特性改善に大いに寄与する。
【００２２】実施例３ ＧａＡｓＭＥＳＦＥＴのさらに他の例を図４に示す。本
実施例では、半導体基板１の一部をリセスエッチングす
ることにより、チャネル領域２の表面に凹部10が形成さ
れ、凹部10の内部にゲート電極５が形成されている。こ
のような構成にすることにより、シールド用配線９の下
のチャネル領域２の厚さよりもゲート電極５の下の方が
薄くなるため、シールド用配線９の下の電流の流れる層
の厚さはゲート電極５によって制御される電流の流れる
層の厚さより大きくシールド用配線９による活性層への
影響は小さくなり、第２ゲート電極としての作用はせ
ず、前述のばあいと同様にシングルゲートＦＥＴの特性
を有しながらゲート電極５とドレイン電極７間の寄生容
量を低減させることができる。
実施例では、半導体基板１の一部をリセスエッチングす
ることにより、チャネル領域２の表面に凹部10が形成さ
れ、凹部10の内部にゲート電極５が形成されている。こ
のような構成にすることにより、シールド用配線９の下
のチャネル領域２の厚さよりもゲート電極５の下の方が
薄くなるため、シールド用配線９の下の電流の流れる層
の厚さはゲート電極５によって制御される電流の流れる
層の厚さより大きくシールド用配線９による活性層への
影響は小さくなり、第２ゲート電極としての作用はせ
ず、前述のばあいと同様にシングルゲートＦＥＴの特性
を有しながらゲート電極５とドレイン電極７間の寄生容
量を低減させることができる。
【００２３】実施例４ ＧａＡｓＭＥＳＦＥＴのさらに他の例を図５に示す。本
実施例では半導体活性層においてチャネル領域２とソー
ス領域３のあいだおよびチャネル領域２とドレイン領域
４のあいだにｎ′型でチャネル領域２より厚い層の中間
濃度領域11、12が形成され、ドレイン領域４側の中間濃
度領域12の上部にシリコン酸化膜などの保護膜８を介し
てシールド用配線９が設けられている。なお、図１と同
一部分は同一の符号で示している。このような構成にす
ることにより、実施例３のＦＥＴと同様に、ゲート電極
５の下側のチャネル領域より厚い層の中間濃度領域12上
にシールド用配線９が設けられているため、シールド用
配線の影響は小さく、第２のゲート電極としては作用し
ない。したがって、前記実施例のばあいと同様にシング
ルゲートＦＥＴの特性を有しながらゲート電極５とドレ
イン電極７間の寄生容量を低減させることができる。
実施例では半導体活性層においてチャネル領域２とソー
ス領域３のあいだおよびチャネル領域２とドレイン領域
４のあいだにｎ′型でチャネル領域２より厚い層の中間
濃度領域11、12が形成され、ドレイン領域４側の中間濃
度領域12の上部にシリコン酸化膜などの保護膜８を介し
てシールド用配線９が設けられている。なお、図１と同
一部分は同一の符号で示している。このような構成にす
ることにより、実施例３のＦＥＴと同様に、ゲート電極
５の下側のチャネル領域より厚い層の中間濃度領域12上
にシールド用配線９が設けられているため、シールド用
配線の影響は小さく、第２のゲート電極としては作用し
ない。したがって、前記実施例のばあいと同様にシング
ルゲートＦＥＴの特性を有しながらゲート電極５とドレ
イン電極７間の寄生容量を低減させることができる。
【００２４】実施例５ つぎにＦＥＴの他の例として、いわゆるヘテロ構造ＦＥ
Ｔ（以下、ＨＦＥＴという）の実施例を図６を参照しつ
つ説明する。図６のごとく、ＧａＡｓからなる半導体基
板21にアンドープＧａＡｓからなるバッファ層23ａ、活
性層であるアンドープＩｎＧａＡｓ層23ｂ、ｎ型のＡｌ
ＧａＡｓ層23ｃおよびオーミックコンタクト用の高濃度
のｎ+ 型のＧａＡｓ層23ｄがエピタキシャル成長などに
よって順次形成され、ＡｌＧａＡｓ層23ｃの一部には異
方性リセスエッチングにより凹部30が形成されている。
凹部30にはたとえば、ゲート長の短縮とゲート抵抗の低
減を達成させるために断面形状がＴ字形状のゲート電極
25が形成されている。さらに、チャネル領域22の両側に
はソース電極26およびドレイン電極27がそれぞれ設けら
れている。さらに、基板表面全体にシリコン酸化膜など
からなる保護膜28が形成され、その表面のゲート電極25
とドレイン電極27とのあいだにシールド用配線29が設け
られている。このＦＥＴは、ＡｌＧａＡｓ層23ｃとアン
ドープＩｎＧａＡｓ層23ｂとの界面24のＩｎＧａＡｓ層
側に形成される２次元電子ガス層を通して電子を移動さ
せ、高い電子移動度を可能としたものである。本実施例
では凹部30が形成されているため、シールド用配線29の
下の活性層の厚さよりもゲート電極25の下の活性層の方
が薄くなっている。したがって、前述の実施例３、４の
ばあいと同様に、シールド用配線29の影響を受けること
なく、第２のゲート電極としては作用しない。その結
果、シングルゲートＦＥＴの特性を有しながらゲート電
極とドレイン電極間の寄生容量を低減させることができ
る。
Ｔ（以下、ＨＦＥＴという）の実施例を図６を参照しつ
つ説明する。図６のごとく、ＧａＡｓからなる半導体基
板21にアンドープＧａＡｓからなるバッファ層23ａ、活
性層であるアンドープＩｎＧａＡｓ層23ｂ、ｎ型のＡｌ
ＧａＡｓ層23ｃおよびオーミックコンタクト用の高濃度
のｎ+ 型のＧａＡｓ層23ｄがエピタキシャル成長などに
よって順次形成され、ＡｌＧａＡｓ層23ｃの一部には異
方性リセスエッチングにより凹部30が形成されている。
凹部30にはたとえば、ゲート長の短縮とゲート抵抗の低
減を達成させるために断面形状がＴ字形状のゲート電極
25が形成されている。さらに、チャネル領域22の両側に
はソース電極26およびドレイン電極27がそれぞれ設けら
れている。さらに、基板表面全体にシリコン酸化膜など
からなる保護膜28が形成され、その表面のゲート電極25
とドレイン電極27とのあいだにシールド用配線29が設け
られている。このＦＥＴは、ＡｌＧａＡｓ層23ｃとアン
ドープＩｎＧａＡｓ層23ｂとの界面24のＩｎＧａＡｓ層
側に形成される２次元電子ガス層を通して電子を移動さ
せ、高い電子移動度を可能としたものである。本実施例
では凹部30が形成されているため、シールド用配線29の
下の活性層の厚さよりもゲート電極25の下の活性層の方
が薄くなっている。したがって、前述の実施例３、４の
ばあいと同様に、シールド用配線29の影響を受けること
なく、第２のゲート電極としては作用しない。その結
果、シングルゲートＦＥＴの特性を有しながらゲート電
極とドレイン電極間の寄生容量を低減させることができ
る。
【００２５】実施例６ つぎに本発明のＦＥＴのさらに他の例として、ＭＯＳＦ
ＥＴの実施例を図７を参照しながら説明する。図７にお
いて、たとえばＳｉなどからなる半導体基板31に形成さ
れた、たとえばｐウェル31ａの表面にゲート電極35をマ
スクとして拡散またはイオン注入法などにより、ｎ+ 型
のソース領域33およびドレイン領域34が形成されてい
る。ゲート電極35の下側は基板表面の絶縁膜が薄くされ
てゲート絶縁膜40とされ、その下の半導体層が、チャネ
ル領域32になる。また、ソース領域33およびドレイン領
域34の上にそれぞれソース電極36およびドレイン電極37
が形成され、ゲート電極35も含めた基板表面全体がシリ
コン酸化膜などからなる保護膜38によって保護されてい
る。なお、38ａはシリコン酸化膜などからなる素子間分
離絶縁膜である。本実施例ではドレイン領域34上で保護
膜38の表面にシールド用配線39が設けられている。な
お、この例も図示されていないが、シールド電極３９と
ソース電極３６とはキャパシタなどを介して高周波的に
接続され、直流的には分離されている。また、ｐ型とｎ
型は逆でもよい。
ＥＴの実施例を図７を参照しながら説明する。図７にお
いて、たとえばＳｉなどからなる半導体基板31に形成さ
れた、たとえばｐウェル31ａの表面にゲート電極35をマ
スクとして拡散またはイオン注入法などにより、ｎ+ 型
のソース領域33およびドレイン領域34が形成されてい
る。ゲート電極35の下側は基板表面の絶縁膜が薄くされ
てゲート絶縁膜40とされ、その下の半導体層が、チャネ
ル領域32になる。また、ソース領域33およびドレイン領
域34の上にそれぞれソース電極36およびドレイン電極37
が形成され、ゲート電極35も含めた基板表面全体がシリ
コン酸化膜などからなる保護膜38によって保護されてい
る。なお、38ａはシリコン酸化膜などからなる素子間分
離絶縁膜である。本実施例ではドレイン領域34上で保護
膜38の表面にシールド用配線39が設けられている。な
お、この例も図示されていないが、シールド電極３９と
ソース電極３６とはキャパシタなどを介して高周波的に
接続され、直流的には分離されている。また、ｐ型とｎ
型は逆でもよい。
【００２６】ＭＯＳＦＥＴのゲート絶縁膜40は、通常10
0 Å程度の薄膜で保護膜38の厚さは0.5μｍ程度である
が、シールド用配線はドレイン領域37上に形成されてい
るため、チャネル領域32の反転としては作用せず、第２
ゲート電極の作用はしない。したがって、前述の各実施
例のＧａＡｓＭＥＳＦＥＴと同様に、シングルゲートＦ
ＥＴの特性を有しながらゲート電極35とドレイン電極37
間の寄生容量を低減させることができる。
0 Å程度の薄膜で保護膜38の厚さは0.5μｍ程度である
が、シールド用配線はドレイン領域37上に形成されてい
るため、チャネル領域32の反転としては作用せず、第２
ゲート電極の作用はしない。したがって、前述の各実施
例のＧａＡｓＭＥＳＦＥＴと同様に、シングルゲートＦ
ＥＴの特性を有しながらゲート電極35とドレイン電極37
間の寄生容量を低減させることができる。
【００２７】実施例７ 本発明のＭＯＳＦＥＴの他の実施例を図８に示す。図７
と同一部分には同一符号を付してある。本実施例ではＭ
ＥＳＦＥＴの実施例２と同様にシールド用配線39をエア
ブリッジで形成したもので、他の構造は実施例６と同じ
である。本実施例においても、実施例６と同様に、シー
ルド用配線39によって特性に影響を与えずに、本来のシ
ングルゲートＦＥＴとして作動することができる。
と同一部分には同一符号を付してある。本実施例ではＭ
ＥＳＦＥＴの実施例２と同様にシールド用配線39をエア
ブリッジで形成したもので、他の構造は実施例６と同じ
である。本実施例においても、実施例６と同様に、シー
ルド用配線39によって特性に影響を与えずに、本来のシ
ングルゲートＦＥＴとして作動することができる。
【００２８】
【発明の効果】本発明によれば、ゲート電極とドレイン
電極のあいだに、ソース電極と直流的には分離されなが
ら高周波的に接続されると共に、ゲート電極として機能
しないシールド用配線を設けたことことにより、シング
ルゲートＦＥＴの特性を有しながらゲート電極とドレイ
ン電極間の寄生容量を効果的に低減させることができ、
信号遅延などのＦＥＴ特性劣化を解消することができ
る。
電極のあいだに、ソース電極と直流的には分離されなが
ら高周波的に接続されると共に、ゲート電極として機能
しないシールド用配線を設けたことことにより、シング
ルゲートＦＥＴの特性を有しながらゲート電極とドレイ
ン電極間の寄生容量を効果的に低減させることができ、
信号遅延などのＦＥＴ特性劣化を解消することができ
る。
【図１】（ａ）は本発明のＦＥＴの実施例１を示すＧａ
ＡｓＦＥＴの断面説明図、（ｂ）は（ａ）のＧａＡｓＦ
ＥＴの等価回路を示す図である。
ＡｓＦＥＴの断面説明図、（ｂ）は（ａ）のＧａＡｓＦ
ＥＴの等価回路を示す図である。
【図２】（ａ）は実施例１のシールド用配線にキャパシ
タが接続されたＦＥＴの電極部分の平面図、（ｂ）は
（ａ）のＢ−Ｂ線断面図である。
タが接続されたＦＥＴの電極部分の平面図、（ｂ）は
（ａ）のＢ−Ｂ線断面図である。
【図３】本発明のＦＥＴの実施例２を示すＧａＡｓＦＥ
Ｔの断面説明図である。
Ｔの断面説明図である。
【図４】本発明のＦＥＴの実施例３を示すＧａＡｓＦＥ
Ｔの断面説明図である。
Ｔの断面説明図である。
【図５】本発明のＦＥＴの実施例４を示すＧａＡｓＦＥ
Ｔの断面説明図である。
Ｔの断面説明図である。
【図６】本発明のＦＥＴの実施例５を示すＨＦＥＴの断
面説明図である。
面説明図である。
【図７】本発明のＦＥＴの実施例６を示すＭＯＳＦＥＴ
の断面説明図である。
の断面説明図である。
【図８】本発明のＦＥＴの実施例７を示すＭＯＳＦＥＴ
の断面説明図である。
の断面説明図である。
【図９】従来のゲート電極とドレイン電極間の寄生容量
の低減を図ったシングルゲートＦＥＴの断面説明図であ
る。
の低減を図ったシングルゲートＦＥＴの断面説明図であ
る。
【図１０】従来のゲート電極とドレイン電極間の寄生容
量の低減を図ったデュアルゲートＦＥＴの断面説明図で
ある。
量の低減を図ったデュアルゲートＦＥＴの断面説明図で
ある。
【図１１】従来のデュアルゲートＦＥＴの第１ゲートと
ソース間の電圧に対するドレイン電流の関係を示したグ
ラフである。
ソース間の電圧に対するドレイン電流の関係を示したグ
ラフである。
【図１２】従来のシングルゲートＦＥＴのゲートとソー
ス間の電圧に対するドレイン電流の関係を示したグラフ
である。
ス間の電圧に対するドレイン電流の関係を示したグラフ
である。
１ 半導体基板 ２ チャネル領域 ３ ソース領域 ４ ドレイン領域 ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 ９ シールド用配線
Claims (2)
- 【請求項１】 半導体基板表面側に活性層が設けられ、
該活性層の上にゲート電極および該ゲート電極を挟んで
ソース電極とドレイン電極とがそれぞれ設けられてなる
電界効果トランジスタであって、前記ゲート電極とドレ
イン電極とのあいだにゲート電極としては機能しないシ
ールド用配線が設けられ、かつ、該シールド用配線がソ
ース電極と直流的には分離されると共に高周波的に接続
されてなる電界効果トランジスタ。 - 【請求項２】 前記シールド用配線とソース電極との間
にキャパシタが設けられることにより、前記直流的には
分離されると共に高周波的に接続がなされてなる請求項
１記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13965693A JP3188346B2 (ja) | 1993-06-10 | 1993-06-10 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13965693A JP3188346B2 (ja) | 1993-06-10 | 1993-06-10 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06349859A JPH06349859A (ja) | 1994-12-22 |
| JP3188346B2 true JP3188346B2 (ja) | 2001-07-16 |
Family
ID=15250353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13965693A Expired - Fee Related JP3188346B2 (ja) | 1993-06-10 | 1993-06-10 | 電界効果トランジスタ |
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| US7501669B2 (en) | 2003-09-09 | 2009-03-10 | Cree, Inc. | Wide bandgap transistor devices with field plates |
| US7550783B2 (en) * | 2004-05-11 | 2009-06-23 | Cree, Inc. | Wide bandgap HEMTs with source connected field plates |
| US7573078B2 (en) * | 2004-05-11 | 2009-08-11 | Cree, Inc. | Wide bandgap transistors with multiple field plates |
| US9773877B2 (en) | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| JP4902131B2 (ja) * | 2005-03-31 | 2012-03-21 | 住友電工デバイス・イノベーション株式会社 | 半導体装置およびその製造方法 |
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
| EP1921669B1 (en) | 2006-11-13 | 2015-09-02 | Cree, Inc. | GaN based HEMTs with buried field plates |
| JP5072862B2 (ja) * | 2006-12-07 | 2012-11-14 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| JP5358885B2 (ja) * | 2007-02-20 | 2013-12-04 | 富士通株式会社 | 半導体素子及び分布増幅器 |
| JP2009218528A (ja) * | 2008-03-13 | 2009-09-24 | Furukawa Electric Co Ltd:The | ＧａＮ系電界効果トランジスタ |
| JP5606960B2 (ja) * | 2011-02-25 | 2014-10-15 | トランスフォーム・ジャパン株式会社 | トランジスタの制御回路、トランジスタの制御システム、およびトランジスタの制御方法 |
| JP5580365B2 (ja) * | 2012-05-29 | 2014-08-27 | 旭化成エレクトロニクス株式会社 | 電流制御回路およびこれを用いたｐｌｌ回路 |
| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
-
1993
- 1993-06-10 JP JP13965693A patent/JP3188346B2/ja not_active Expired - Fee Related
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