JP5580365B2 - 電流制御回路およびこれを用いたpll回路 - Google Patents
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Description
また、このようにPLL回路に適用されるチャージポンプ回路として、例えば、図4に示すような電流制御回路10が提案されている。
図4に示す電流制御回路10は、電源VDDに、スイッチ手段として動作するスイッチPMOSトランジスタP2、電流源として動作する電流源PMOSトランジスタP1、同じく電流源として動作する電流源NMOSトランジスタN1、スイッチ手段として動作するスイッチNMOSトランジスタN2が、この順に直列に接続され、スイッチNMOSトランジスタN2の他端がGNDに接地されている。電流源PMOSトランジスタP1のゲート電極には、バイアス電圧Bias_Pが印加されるとともに、電流源PMOSトランジスタP1のゲート電極と電源VDDとの間に大容量の安定化容量C1が接続される。同様に、電流源NMOSトランジスタN1のゲート電極には、バイアス電圧Bias_Nが印加されるとともに、電流源NMOSトランジスタN1のゲート電極とGNDとの間に大容量の安定化容量C2が接続される。
電流源PMOSトランジスタP1と電流源NMOSトランジスタN1との接続点の電圧が出力電圧Voutとなり、この接続点に接続される出力端子ToutとGNDとの間に容量PAD_Capが接続される。
スイッチPMOSトランジスタP2およびNMOSトランジスタN2は、UP信号およびDOWN信号により相補的に動作するように制御され、UP信号およびDOWN信号を制御することによって、出力電流Ioutを制御するようになっている。
一方、UP信号がHighレベルであり且つHighレベルのDOWN信号が入力されると、DOWN信号の立ち上がりエッジによって、スイッチNMOSトランジスタN2のドレイン電圧Vs,nは、瞬時にGND電圧付近まで低下する。
図5は、チャージポンプとして図4の電流制御回路10を適用した、高周波PLL(Phase-locked loop)回路の構成を示したものである。
位相比較器3は、基準入力信号の基準周波数をR分周した入力参照信号と、電圧制御発振器6の出力信号Voutの周波数をN分周したN分周器7の出力信号との2つの信号の周波数および位相を比較し、その差分に応じて制御信号(UP信号、DOWN信号)をチャージポンプ4に出力する。
LPF5は、チャージポンプ4から出力される出力電流Ioutを直流電圧(VCO制御電圧)に変換する。
電圧制御発振器6は、LPF5で変換されたVCO制御電圧に比例した周波数の信号を生成し、これを出力信号Voutとして出力端子8に供給するとともに、N分周器7に出力する。
すなわち、電圧制御発振器6の利得が正の場合には、R分周器2からの入力参照信号に対して、その比較対象であるN分周器7の出力信号の位相が進んでいるときには、位相比較器3は、チャージポンプ4にDOWN信号を出力する。チャージポンプ4は、DOWN信号に応じて、LPF5から電流を引き込み、VCO制御電圧を引き下げ、電圧制御発振器6の出力信号Voutの位相を遅らせるように補正する。
また、電圧制御発振器6の利得が負の場合には、上記と逆の動作となる。
図4に示す電流制御回路10は、UP側およびDOWN側の電流源PMOSトランジスタP1および電流源NMOSトランジスタN1のゲート電極のそれぞれに大容量の安定化容量C1およびC2を接続している。そのため、出力信号Voutの電位の揺れが電流源PMOSトランジスタP1および電流源NMOSトランジスタN1のゲート電極およびドレイン間の真性容量を介してゲート電位に影響を及ぼすことはない。
図6では、ドレインAd1を、絶縁層(図示せず)を介して積層された2層のメタル層(メタル層M1aおよびM2a)、ソースAs1を、絶縁層(図示せず)を介して積層された3層のメタル層(メタル層M1b、M2bおよびM3)で配線している例を示す。なお、メタル層M1aとM1bとは同層である。また、メタル層M2aとM2bとは同層である。
ここで、UP側の電流源PMOSトランジスタP1のソース電位の変位量ΔVs,pは、次式(1)で表すことができる。
図4に示す電流制御回路10では、前述したようにUP側の電流源PMOSトランジスタP1がOFF状態からON状態に移行する際には、電流源PMOSトランジスタP1のソース電位Vs,pをGND電位から電源VDD電位まで瞬時的にチャージアップする。
したがって、同じ容量下では使用する電源電圧が高いほど、チャージアップのための電荷が大きく、それに付随して瞬時電流も大きくなってしまうため、上記の影響は電源電圧が高いほどより顕著に表れるという問題がある。
チャージポンプ4は、比較する位相の状態によりUP側またはDOWN側のどちらかの電流源MOSトランジスタが先にオン状態となるので、上記の(1)式の影響が大きいと、位相が進んでいる方の電流源MOSトランジスタの出力電流によって、位相が遅れている方の電流源MOSトランジスタの出力電流が揺らされ、これに伴いソース電位が揺らされ、その結果、出力電流Ioutもリンギングしてしまう可能性がある。
DOWN側の電流源NMOSトランジスタN1についても、同様のことがいえる。
例えば、図4に示す電流制御回路10がPLL回路20のチャージポンプ4として用いられる際には、チャージポンプ4のゲイン(出力電流の時間平均値)(Kcp)が変動してしまうことになる。そのため、ゲインKcpに比例するPLL回路20のループ帯域幅ωcが変動してしまう。このループ帯域幅ωcが変動してしまうと、システムの安定性の目安である位相余裕も変動してしまう可能性がある。
また、電流が減って帯域が狭くなったとしても、PLL回路20のノイズが増加するという問題、さらに、PLL回路20のロックアップ時間が設計値よりも大きくなってしまうという問題も生じてしまう。
この出力電流Ioutの変動低減のためには、前記(1)式より、各電流源MOSトランジスタのソースに、意図して大容量を付加することで、配線容量に対する感度を小さくする手段が考えられる。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、簡易な構成で出力電流変動を抑制することの可能な電流制御回路およびPLL回路を提供することを目的としている。
請求項3にかかる電流制御回路は、前記第2導電部は、前記第1導電部が有する最上層の導電層よりも階層が上位である導電層を有することを特徴としている。
また、請求項5にかかるPLL回路は、請求項1から請求項4のいずれか1項に記載の電流制御回路を含むチャージポンプ回路、を備えることを特徴としている。
さらに、本発明の請求項6にかかるRF受信システムは、請求項5に記載のPLL回路と、RF信号と前記PLL回路からのローカル信号とをミキシングするミキサと、を備えることを特徴としている。
また、このような電流制御回路をチャージポンプとして用いたPLL回路を用いてRF受信システムを構成することにより、妨害波に所望波が埋もれてしまうことを抑制し、良好なRF受信システムを実現することができる。
本発明における電流制御回路10は、レイアウトの工夫により出力電流のリンギングの低減を図るようにしたものである。電流制御回路10の構成は、図4に示す従来の電流制御回路10と同様である。
まず、第1の実施形態を説明する。
図1に示すように、電流源MOSトランジスタのソースAs11およびドレインAd11は、絶縁層11を介してメタル層M11a、M11bが積層されている。メタル層M11aはコンタクト12によりソースAs11と導通され、メタル層M11bはコンタクト13によりドレインAd11と導通される。
さらに、このソースAs11とドレインAd11との間、すなわちゲート電極Ag11の上層には、絶縁層11を介してゲート電極Ag11と非導通状態にメタル層M11cが積層されている。このメタル層11cは、メタル層M11aおよびM11bと同層のメタル層である。
さらに、前記メタル層M11cは、メタル層M11aおよびM11bよりもインピーダンスの低い、インピーダンス電源に接続されている。なお、ここでいうインピーダンスの低いインピーダンス電源とは、ソースおよびドレインに導通されるメタル層M11a、M11bよりもインピーダンスの低い低インピーダンス電源であって、例えば、接地電位などであってもよい。また電流源のソース電位が変動しないために、電位変動の少ない配線や電源であってもよい。
このような構成とすることによって、ソースAs11およびドレインAd11に接続されるメタル層M11aおよびM11bからの電界は、ゲート電極Ag11の上に設けられたシールドメタルとしての低インピーダンスのメタル層M11cにかかることになる。そのため、ソースAs11およびドレインAd11間に生じる配線容量を低減させることができる。
図2は、第2の実施の形態における電流制御回路10における電流源MOSトランジスタ(電流源PMOSトランジスタP1、電流源NMOSトランジスタN1)のレイアウトの一例を示したものである。
図2に示すように、ソースAs21およびドレインAd21は、絶縁層21を介してメタル層M21a、M21bにそれぞれ積層される。メタル層M21aとソースAs21とはコンタクト22により導通され、メタル層M21bとドレインAd21とはコンタクト23により導通される。これらメタル層M21aおよびM21bは同層である。
また、このとき、メタル層M21cおよびM22は、配線抵抗に対する電圧降下の影響を小さくするために、VIAホール25を介して接続すること等により多層に配線する。
つまり、ソースAs21およびドレインAd21と、ゲート電極Ag21とを覆うように積層された絶縁層21の上に、同層のメタル層M21a、M21b、M21cが形成され、さらにメタル層M21cとメタル層M22とが多層に配線されている。
なお、図2において、24はゲート電極Ag21の下層に配置された酸化絶縁膜である。
このような構成とすることによって、上記第1の実施形態と同様に、ソースAs21およびドレインAd21に接続されるメタル層M21aおよびM21bからの電界は、ゲート電極Ag21の上に設けられたシールドメタルとしての低インピーダンスの多層のメタル層M21cおよびM22にかかる。そのため、ソースAs21およびドレインAd21間に生じる配線容量を低減させることができる。
ここで、ソースAs21およびドレインAd21の間のゲート電極Ag21の上に積層されるシールドメタル(図2の場合には、メタル層M21cおよびM22)の層数が、ソースAs21やドレインAd21に接続されるメタル層(図2の場合には、メタル層M21aおよびM21b)の層数よりも多いほど、ソースAs21およびドレインAd21間にかかる電界は小さくなる。したがって、2極(ソースAs21およびドレインAd21)間の配線容量をより小さくすることができる。
図3は、第3の実施の形態における電流制御回路10における電流源MOSトランジスタ(電流源PMOSトランジスタP1、電流源NMOSトランジスタN1)のレイアウトの一例を示したものである。
図3に示すように、ソースAs31およびドレインAd31は、絶縁層31Lを介してメタル層M31aおよびM31bにそれぞれ積層される。ソースAs31とメタル層M31aとはコンタクト33aを介して導通され、ドレインAd31とメタル層M31bとはコンタクト33bを介して導通される。
このような構成とすることによって、上記第1の実施形態と同様に、ソースAs31およびドレインAd31に接続されるメタル層M31aおよびM32aからなる多層配線、また、M31bおよびM32bからなる多層配線の電界は、ゲート電極Ag31の上に設けられたシールドメタルとしての低インピーダンスのメタル層M31cにかかるため、ソースAs31およびドレインAd31間に生じる配線容量を低減させることができる。
ここで、前記第2の実施形態で説明したように、ソースAs31およびドレインAd31の間のゲート電極Ag31の上に積層されるシールドメタルの層数が、ソースAs31やドレインAd31に接続されるメタル層の層数よりも多いほど、ソースAs21およびドレインAd21間にかかる電界は小さくなる。一方、図3の場合、シールドメタルはメタル層M31cの1層だけではあるが、ソースAs31およびドレインAd31に接続される配線層の層数が多いほど、ソースAs31およびドレインAd31にかかる電界は小さくなる。そのため、2極(ソースAs31およびドレインAd31)間の配線容量をより小さくすることができる。
よって、この第3の実施形態においても、ソースAs31およびドレインAd31間にかかる配線容量が低減されることによって、電流制御回路10の出力電流に生じるリンギングを低減することができる。その結果、リンギングにより電流制御回路10の出力電流の精度が劣化することを抑制することができ、より高精度な出力電流を出力することの可能な電流制御回路10を実現することができる。
そして、このように上記各実施形態における電流制御回路10は、ソースAsおよびドレインAd間の配線容量を低減することができるため、より高精度な出力電流を出力することの可能な電流制御回路10を実現することができる。
また、上記実施形態では、本発明における電流制御回路をPLL回路のチャージポンプに適用した場合について説明したが、これに限るものではなく、他の回路であっても適用することができる。
10 電流制御回路
20 PLL回路
M11a〜M11c メタル層
M21a〜M21c、M22 メタル層
M31a〜M31c、M32a、M32b メタル層
Claims (6)
- 第1電源と第2電源との間に順に直列接続された、第1トランジスタと、トランジスタで構成される第1電流源と、トランジスタで構成される第2電流源と、前記第1トランジスタと相補的に動作する第2トランジスタと、を備え、
前記各トランジスタを制御することにより、前記第1電流源と前記第2電流源との中間接続点から出力される電流を制御する電流制御回路であって、
前記第1電流源および第2電流源を構成する前記トランジスタは電界効果トランジスタであって、ソースまたはドレイン上に形成され且つ前記ソースまたはドレインと導通する第1導電部と、ゲート電極の上層に絶縁層を介して形成される前記ゲート電極と非導通状態の第2導電部と、を備え、
前記第2導電部は、前記第1導電部よりもインピーダンスの低いインピーダンス電源に接続されていることを特徴とする電流制御回路。 - 前記第1導電部および前記第2導電部はそれぞれ多層構造の導電層を有し、且つそれぞれ同じ階層の導電層を有することを特徴とする請求項1記載の電流制御回路。
- 前記第2導電部は、前記第1導電部が有する最上層の導電層よりも階層が上位である導電層を有することを特徴とする請求項2記載の電流制御回路。
- 前記第1導電部は、前記第2導電部が有する最上層の導電層よりも階層が上位である導電層を有することを特徴とする請求項2記載の電流制御回路。
- 請求項1から請求項4のいずれか1項に記載の電流制御回路を含むチャージポンプ回路、を備えることを特徴とするPLL回路。
- 請求項5に記載のPLL回路と、
RF信号と前記PLL回路からのローカル信号とをミキシングするミキサと、
を備えることを特徴とするRF受信システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012121982A JP5580365B2 (ja) | 2012-05-29 | 2012-05-29 | 電流制御回路およびこれを用いたpll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012121982A JP5580365B2 (ja) | 2012-05-29 | 2012-05-29 | 電流制御回路およびこれを用いたpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013247618A JP2013247618A (ja) | 2013-12-09 |
JP5580365B2 true JP5580365B2 (ja) | 2014-08-27 |
Family
ID=49847058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012121982A Active JP5580365B2 (ja) | 2012-05-29 | 2012-05-29 | 電流制御回路およびこれを用いたpll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5580365B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7390139B2 (ja) | 2019-09-05 | 2023-12-01 | ミネベアミツミ株式会社 | センサモジュール、ひずみ検出装置 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9653410B1 (en) * | 2016-03-15 | 2017-05-16 | Nxp Usa, Inc. | Transistor with shield structure, packaged device, and method of manufacture |
JP6950488B2 (ja) * | 2017-11-22 | 2021-10-13 | 富士電機株式会社 | 3レベル電力変換装置 |
US10763334B2 (en) | 2018-07-11 | 2020-09-01 | Cree, Inc. | Drain and/or gate interconnect and finger structure |
US10483352B1 (en) | 2018-07-11 | 2019-11-19 | Cree, Inc. | High power transistor with interior-fed gate fingers |
US10600746B2 (en) | 2018-07-19 | 2020-03-24 | Cree, Inc. | Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors |
US10593619B1 (en) | 2018-08-28 | 2020-03-17 | Nsp Usa, Inc. | Transistor shield structure, packaged device, and method of manufacture |
US10770415B2 (en) | 2018-12-04 | 2020-09-08 | Cree, Inc. | Packaged transistor devices with input-output isolation and methods of forming packaged transistor devices with input-output isolation |
US11417746B2 (en) | 2019-04-24 | 2022-08-16 | Wolfspeed, Inc. | High power transistor with interior-fed fingers |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0335536A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | 電界効果型半導体装置 |
JP3188346B2 (ja) * | 1993-06-10 | 2001-07-16 | ローム株式会社 | 電界効果トランジスタ |
JPH10154716A (ja) * | 1996-11-25 | 1998-06-09 | Toshiba Corp | 半導体装置 |
KR100374631B1 (ko) * | 2000-06-09 | 2003-03-04 | 삼성전자주식회사 | 전하펌프 회로 |
KR100416589B1 (ko) * | 2001-01-06 | 2004-02-05 | 삼성전자주식회사 | 스위칭 특성을 개선하고 누설전류를 감소시키는 전하펌프회로 및 이를 구비하는 위상동기 루프 |
US7915933B2 (en) * | 2006-11-30 | 2011-03-29 | Mosaid Technologies Incorporated | Circuit for clamping current in a charge pump |
-
2012
- 2012-05-29 JP JP2012121982A patent/JP5580365B2/ja active Active
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JP7390139B2 (ja) | 2019-09-05 | 2023-12-01 | ミネベアミツミ株式会社 | センサモジュール、ひずみ検出装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2013247618A (ja) | 2013-12-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131114 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140603 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140618 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140710 |
|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |