JP6950488B2 - ３レベル電力変換装置 - Google Patents

Description

この発明は、３レベル電力変換装置に関し、特に、多層配線基板上に複数の半導体スイッチング素子が実装される３レベル電力変換装置に関する。

従来、多層配線基板上に複数の半導体スイッチング素子が実装される３レベル電力変換装置が知られている（たとえば、特許文献１参照）。

上記特許文献１の３レベル電力変換装置は、直流電源に並列に接続されるとともに、互いに直列に接続された２つの平滑コンデンサを備える。また、この３レベル電力変換装置は、直流電源および平滑コンデンサの各々に並列に接続されるとともに、互いに直列に接続された４つの半導体スイッチング素子を備える。この４つの半導体スイッチング素子の各々は、多層配線基板上に実装される場合がある。この場合、多層配線基板は、４つの半導体スイッチング素子の各々のソース端子に接続され、多層配線基板内に配線されるソース端子側基板配線と、４つの半導体スイッチング素子の各々のドレイン端子に接続され、多層配線基板内に配線されるドレイン端子側基板配線とを含む。また、４つの半導体スイッチング素子の各々の、ソース端子側基板配線とドレイン端子側基板配線との間には、寄生容量が生じる場合がある。

特開２０１４−１０３７２５号公報

ここで、上記特許文献１に記載されているような従来の３レベル電力変換装置では、４つの半導体スイッチング素子の寄生容量が互いに異なるため、４つの寄生容量の各々に電荷を充電するのに要する時間に差が生じる。この場合、寄生容量の充電時間が互いに異なることに起因して、半導体スイッチング素子のオンオフに要する時間にも互いに差異が生じる。このため、２つの平滑コンデンサの放電（充電）の時間に差が生じる場合がある。この差は、通常は数ｎｓ〜十ｎｓレベルのわずかな差である。しかしながら、時間の経過によるスイッチング回数の増加とともに放電（充電）の時間差の影響が２つのコンデンサに蓄積され、２つの平滑コンデンサのうち少なくとも一方の充電電圧が過大になり、平滑コンデンサに並列に接続されているスイッチング素子に過大な電圧が印加されるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、スイッチング素子に過大な電圧が印加されるのを抑制することが可能な３レベル電力変換装置を提供することである。

上記目的を達成するために、この発明の一の局面による３レベル電力変換装置は、直流電源と、直流電源に並列に接続され、互いに直列に接続された複数のコンデンサを含むコンデンサ回路と、コンデンサ回路に並列に接続されるとともに、多層配線基板上において実装され、第１半導体スイッチング素子、第２半導体スイッチング素子、第３半導体スイッチング素子、第４半導体スイッチング素子の順に正電圧側から直列に接続されているスイッチング回路と、を備え、多層配線基板は、第１半導体スイッチング素子、第２半導体スイッチング素子、第３半導体スイッチング素子、および、第４半導体スイッチング素子の各々の、ソース端子に接続されているソース端子側基板配線と、ドレイン端子に接続されているドレイン端子側基板配線とを含み、多層配線基板の実装面に略垂直な方向から見て、第１半導体スイッチング素子、第２半導体スイッチング素子、第３半導体スイッチング素子、および、第４半導体スイッチング素子の各々の、ソース端子側基板配線とドレイン端子側基板配線との重なり具合が調整されている。

ここで、各半導体スイッチング素子の寄生容量の充電に要する時間の長さが互いに異なる場合、各半導体スイッチング素子のオンオフに要する時間にも互いに差異が生じる。このため、第１半導体スイッチング素子および第４半導体スイッチング素子の寄生容量が互いに異なるか、または、第２半導体スイッチング素子および第３半導体スイッチング素子の寄生容量が互いに異なる場合、複数のコンデンサを充放電する時間に差異が生じる。これに対して、この発明の一の局面による３レベル電力変換装置では、ソース端子側基板配線とドレイン端子側基板配線との重なり具合を調整することによって、第１半導体スイッチング素子および第４半導体スイッチング素子の寄生容量を略等しくすることができるとともに、第２半導体スイッチング素子および第３半導体スイッチング素子の寄生容量を略等しくすることができる。これにより、複数のコンデンサを充放電する時間に差が生じるのを抑制することができる。その結果、複数のコンデンサに充電される電圧に差が生じるのを抑制することができるとともに、複数のコンデンサの充電電圧が過大になるのを抑制することができる。これにより、複数のコンデンサに並列に接続されている、第１半導体スイッチング素子、第２半導体スイッチング素子、第３半導体スイッチング素子、および、第４半導体スイッチング素子の各々に過大な電圧が印加されるのを抑制することができる。また、ソース端子側基板配線とドレイン端子側基板配線との重なり具合という可視的なパラメータを調整すればよいので、比較的容易に寄生容量の調整を行うことができる。

上記一の局面による３レベル電力変換装置において、好ましくは、多層配線基板の実装面に略垂直な方向から見て、第１半導体スイッチング素子のソース端子側基板配線およびドレイン端子側基板配線の重なり具合と、第４半導体スイッチング素子のソース端子側基板配線およびドレイン端子側基板配線の重なり具合とが同一であり、第２半導体スイッチング素子のソース端子側基板配線およびドレイン端子側基板配線の重なり具合と、第３半導体スイッチング素子のソース端子側基板配線およびドレイン端子側基板配線の重なり具合とが同一である。このように構成すれば、第１半導体スイッチング素子（第２半導体スイッチング素子）のソース端子側基板配線およびドレイン端子側基板配線の重なり具合と、第４半導体スイッチング素子（第３半導体スイッチング素子）のソース端子側基板配線およびドレイン端子側基板配線の重なり具合とを同一にすることによって、互いに異なる重なり具合を別個に設定する場合に比べて、比較的容易に寄生容量の調整を行うことができる。その結果、比較的容易に、第１半導体スイッチング素子および第４半導体スイッチング素子の寄生容量を略等しくすることができるとともに、第２半導体スイッチング素子および第３半導体スイッチング素子の寄生容量を略等しくすることができる。

この場合、好ましくは、多層配線基板の実装面に略垂直な方向から見て、第１半導体スイッチング素子および第４半導体スイッチング素子の組と、第２半導体スイッチング素子および第３半導体スイッチング素子の組とのうちの少なくとも一方の組は、各々のソース端子側基板配線とドレイン端子側基板配線とは互いに重ならないように構成されている。このように構成すれば、第１半導体スイッチング素子および第４半導体スイッチング素子の組と、第２半導体スイッチング素子および第３半導体スイッチング素子の組との両方において、各々のソース端子側基板配線とドレイン端子側基板配線とを重ねるとともに重なり量（重なり部分の面積）を調整する場合に比べて、ソース端子側基板配線およびドレイン端子側基板配線の配線位置の調整作業を簡易化することができる。

上記第１半導体スイッチング素子および第４半導体スイッチング素子の組と、第２半導体スイッチング素子および第３半導体スイッチング素子の組とのうちの少なくとも一方の組が、各々のソース端子側基板配線とドレイン端子側基板配線とは互いに重ならない３レベル電力変換装置において、好ましくは、多層配線基板の実装面に略垂直な方向から見て、第１半導体スイッチング素子、第２半導体イッチング素子、第３半導体スイッチング素子、および、第４半導体スイッチング素子の各々の、ソース端子側基板配線とドレイン端子側基板配線とは互いに重ならないように構成されている。このように構成すれば、ソース端子側基板配線とドレイン端子側基板配線とを重ねるとともに重なり量（重なり部分の面積）の調整をする必要がないので、配線位置の調整作業をさらに簡易化することができる。

上記一の局面による３レベル電力変換装置において、好ましくは、多層配線基板の実装面に略垂直な方向から見て、第１半導体スイッチング素子、第２半導体スイッチング素子、第３半導体スイッチング素子、および、第４半導体スイッチング素子の各々の、ソース端子側基板配線およびドレイン端子側基板配線の重なり量および重なり部分の配線間距離は互いに略等しい。このように構成すれば、各々の半導体スイッチング素子の、ソース端子側基板配線およびドレイン端子側基板配線が重ならないように構成する場合に比べて、多層配線基板の実装面に略垂直な方向から見て、基板配線が設けられる領域の面積を小さくすることができる。その結果、３レベル電力変換装置の小型化を容易に図ることができる。

本発明によれば、上記のように、スイッチング素子に過大な電圧が印加されるのを抑制することができる。

第１および第２実施形態による３レベル電力変換装置の回路構成を示した図である。 第１実施形態による３レベル電力変換装置のスイッチング回路の構成を示した概略図である。（図２（ａ）は、スイッチング回路の平面図である。図２（ｂ）は、図２（ａ）の２００−２００線に沿った断面図である。） 第１実施形態による３レベル電力変換装置の正電圧モード時の状態を説明するための図である。 第１実施形態による３レベル電力変換装置の正電圧モード中に第１半導体スイッチング素子がオフした状態を説明するための図である。 第１実施形態による３レベル電力変換装置の還流モード時の状態を説明するための図である。 第１実施形態による３レベル電力変換装置の還流モード中に第２半導体スイッチング素子がオフした状態を説明するための図である。 第１実施形態による３レベル電力変換装置の正電圧モードから負電圧モードへ遷移する時の電流波形を示した図である。 第１実施形態による３レベル電力変換装置の負電圧モードから正電圧モードへ遷移する時の電流波形を示した図である。 第２実施形態による３レベル電力変換装置のスイッチング回路の構成を示した概略図である。（図９（ａ）は、スイッチング回路の平面図である。図９（ｂ）は、図９（ａ）の４００−４００線に沿った断面図である。） 第１実施形態の変形例による３レベル電力変換装置のスイッチング回路の構成を示した概略図である。（図１０（ａ）は、スイッチング回路の平面図である。図１０（ｂ）は、図１０（ａ）の６００−６００線に沿った断面図である。）

以下、本発明を具体化した実施形態を図面に基づいて説明する。

［第１実施形態］
図１〜図８を参照して、第１実施形態による３レベル電力変換装置１００の構成について説明する。

（３レベル電力変換装置の構成）
まず、図１を参照して、３レベル電力変換装置１００の構成について説明する。図１に示すように、３レベル電力変換装置１００は、直流電源１を備える。また、３レベル電力変換装置１００は、直流電源１に並列に接続されるコンデンサ回路２を備える。コンデンサ回路２は、互いに直列に接続されたコンデンサ２ａとコンデンサ２ｂとを含む。なお、直流電源１は、直流電圧Ｅを出力する。

また、３レベル電力変換装置１００は、コンデンサ回路２に並列に接続されるスイッチング回路３を備える。スイッチング回路３において、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、第４半導体スイッチング素子３ｄがこの順に正電圧側から負電圧側に向かって直列に接続されている。また、スイッチング回路３は、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々に逆並列に接続された、ダイオード３ｅ、ダイオード３ｆ、ダイオード３ｇ、および、ダイオード３ｈを含む。なお、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々は、多層配線基板４（図２参照）上に実装されている。

また、３レベル電力変換装置１００には、ダイオード５ａとダイオード５ｂとが設けられている。ダイオード５ａは、コンデンサ２ａとコンデンサ２ｂとの間の直流中点Ｍ（Ｍ１）と、第１半導体スイッチング素子３ａと第２半導体スイッチング素子３ｂとの間の接続点Ａとの間に設けられている。具体的には、ダイオード５ａのアノードと直流中点Ｍ（Ｍ１）とが接続されている。また、ダイオード５ａのカソードと接続点Ａとが接続されている。

また、ダイオード５ｂは、直流中点Ｍ１と、第３半導体スイッチング素子３ｃおよび第４半導体スイッチング素子３ｄの間の接続点Ｂとの間に設けられている。具体的には、ダイオード５ｂのカソードと直流中点Ｍ１とが接続されている。また、ダイオード５ｂのアノードと接続点Ｂとが接続されている。また、ダイオード５ａのアノードとダイオード５ｂのカソードとは接続されている。

また、３レベル電力変換装置１００には、絶縁トランス６が設けられている。絶縁トランス６の一方側の端子６ａは、第２半導体スイッチング素子３ｂと第３半導体スイッチング素子３ｃとの間の接続点Ｃに接続されている。また、絶縁トランス６の他方側の端子６ｂは、コンデンサ２ａとコンデンサ２ｂとの間の直流中点Ｍ（Ｍ２）に接続されている。なお、絶縁トランス６の端子６ａと接続点Ｃとの間には、直流カット用コンデンサ６ｃが設けられている。

また、３レベル電力変換装置１００は、絶縁トランス６の２次側に設けられる整流回路１０１を含む。スイッチング回路３に含まれる各半導体スイッチング素子のスイッチングにより絶縁トランス６に印加される電圧Ｖｔ（高周波交流）は、絶縁トランス６により整流回路１０１に伝達される。そして、整流回路１０１により交流から直流に変換された電圧が、整流回路１０１に並列に接続されている負荷１０２に印加される。すなわち、３レベル電力変換装置１００は、ＤＣ／ＤＣコンバータとして機能する。なお、整流回路１０１は、ダイオード、リアクタンス、および、コンデンサからなる回路であるが、整流回路１０１の回路構成はこれに限られない。

なお、第１半導体スイッチング素子３ａおよび第２半導体スイッチング素子３ｂがオンで、かつ、第３半導体スイッチング素子３ｃおよび第４半導体スイッチング素子３ｄがオフである場合には、Ｖｔ＝Ｅ／２となる。また、第３半導体スイッチング素子３ｃおよび第４半導体スイッチング素子３ｄがオンで、かつ、第１半導体スイッチング素子３ａおよび第２半導体スイッチング素子３ｂがオフである場合には、Ｖｔ＝−Ｅ／２となる。また、第２半導体スイッチング素子３ｂおよび第３半導体スイッチング素子３ｃがオンで、かつ、第１半導体スイッチング素子３ａおよび第４半導体スイッチング素子３ｄがオフである場合には、Ｖｔ＝０となる。

Ｖｔ＝Ｅ／２である期間、Ｖｔ＝０である期間、および、Ｖｔ＝−Ｅ／２である期間の比率が制御（ＰＷＭ制御）されることにより、負荷１０２に印加される電圧が制御される。

図２に示すように、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄは、多層配線基板４の実装面４ａ上において、所定の方向（Ｘ方向）に並んで配置されている。なお、図２は概略図である。

また、多層配線基板４は、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々のソース端子Ｓに接続されている、ソース端子側基板配線１０ａ、ソース端子側基板配線１０ｂ、ソース端子側基板配線１０ｃ、および、ソース端子側基板配線１０ｄを含む。また、多層配線基板４は、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々のドレイン端子Ｄ（図２（ｂ）参照）に接続されている、ドレイン端子側基板配線２０ａ、ドレイン端子側基板配線２０ｂ、ドレイン端子側基板配線２０ｃ、および、ドレイン端子側基板配線２０ｄを含む。なお、上記の各ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）および各ドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）により、接続されている半導体スイッチング素子（３ａ、３ｂ、３ｃ、３ｄ）の放熱（冷却）がされている。

また、ソース端子側基板配線１０ａとドレイン端子側基板配線２０ｂとの組、ソース端子側基板配線１０ｂとドレイン端子側基板配線２０ｃとの組、および、ソース端子側基板配線１０ｃとドレイン端子側基板配線２０ｄとの組の各々は、一体的に形成されている。

また、第１半導体スイッチング素子３ａのソース端子側基板配線１０ａとドレイン端子側基板配線２０ａとの間には、寄生容量Ｃｓ１（図４参照）が生じる。また、第２半導体スイッチング素子３ｂのソース端子側基板配線１０ｂとドレイン端子側基板配線２０ｂとの間には、寄生容量Ｃｓ２（図６参照）が生じる。第３半導体スイッチング素子３ｃのソース端子側基板配線１０ｃとドレイン端子側基板配線２０ｃとの間には、寄生容量Ｃｓ３（図示せず）が生じる。また、第４半導体スイッチング素子３ｄのソース端子側基板配線１０ｄとドレイン端子側基板配線２０ｄとの間には、寄生容量Ｃｓ４（図示せず）が生じる。

ここで、第１実施形態では、寄生容量Ｃｓ１と寄生容量Ｃｓ４とが互いに等しいとともに、寄生容量Ｃｓ２と寄生容量Ｃｓ３とが互いに等しくなるように、多層配線基板４の実装面４ａに略垂直な方向（Ｚ１方向側）から見て、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々の、ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）とドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）との重なり具合が調整されている。なお、重なり具合とは、たとえば多層配線基板４の実装面に略垂直な方向（Ｚ１方向側）から見て、ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）とドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）とが重なっている面積のことである。ただし、ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）とドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）とが重なることで形成される寄生容量が等しく調整されていればこれに限らない。

具体的には、寄生容量Ｃｓ１と寄生容量Ｃｓ４とが互いに等しくなるように、多層配線基板４の実装面４ａに略垂直な方向（Ｚ１方向側）から見て、第１半導体スイッチング素子３ａのソース端子側基板配線１０ａおよびドレイン端子側基板配線２０ａの重なり具合と、第４半導体スイッチング素子３ｄのソース端子側基板配線１０ｄおよびドレイン端子側基板配線２０ｄの重なり具合とが同一になるように調整されている。また、寄生容量Ｃｓ２と寄生容量Ｃｓ３とが互いに等しくなるように、多層配線基板４の実装面４ａに略垂直な方向（Ｚ１方向側）から見て、第２半導体スイッチング素子３ｂのソース端子側基板配線１０ｂおよびドレイン端子側基板配線２０ｂの重なり具合と、第３半導体スイッチング素子３ｃのソース端子側基板配線１０ｃおよびドレイン端子側基板配線２０ｃの重なり具合とが同一になるように調整されている。

詳細には、多層配線基板４の実装面４ａに略垂直な方向（Ｚ１方向側）から見て、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々の、ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）とドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）とは互いに重ならないように調整されている。すなわち、寄生容量Ｃｓ１、Ｃｓ２、Ｃｓ３、および、Ｃｓ４は互いに略等しい。

また、第１実施形態では、図２（ｂ）に示すように、第１半導体スイッチング素子３ａのドレイン端子側基板配線２０ａのうちの一部は、第１半導体スイッチング素子３ａのソース端子側基板配線１０ａが配線されている多層配線基板４内の配線層とは異なる層の配線層を含んでいる。また、第４半導体スイッチング素子３ｄのソース端子側基板配線１０ｄのうちの一部は、第４半導体スイッチング素子３ｄのドレイン端子側基板配線２０ｄが配線されている多層配線基板４内の配線層とは異なる層の配線層を含んでいる。

具体的には、第１半導体スイッチング素子３ａのドレイン端子側基板配線２０ａ、および、第４半導体スイッチング素子３ｄのソース端子側基板配線１０ｄの各々は、互いに異なる４層の配線層からなる。また、第１半導体スイッチング素子３ａのソース端子側基板配線１０ａ、および、第４半導体スイッチング素子３ｄのドレイン端子側基板配線２０ｄの各々は、互いに異なる２層の配線層からなる。なお、互いに異なる配線層に配線されている共通の基板配線は、ビア１０３により電気的に接続されている。

詳細には、第１半導体スイッチング素子３ａのドレイン端子側基板配線２０ａのＺ２方向側の２つの配線層は、第１半導体スイッチング素子３ａのソース端子側基板配線１０ａが配線されている配線層とは異なる。また、第４半導体スイッチング素子３ｄのソース端子側基板配線１０ｄのＺ２方向側の２つの配線層は、第４半導体スイッチング素子３ｄのドレイン端子側基板配線２０ｄが配線されている配線層とは異なる。

これにより、第１半導体スイッチング素子３ａのソース端子側基板配線１０ａとドレイン端子側基板配線２０ａとの間の寄生容量Ｃｓ１が増加するのを抑制しながら、ソース端子側基板配線１０ａが配線されている配線層とは異なる層に配線されているドレイン端子側基板配線２０ａを設けることによって、第１半導体スイッチング素子３ａのドレイン容量（ドレイン側の容量）を増加させることが可能である。また、同様に、第４半導体スイッチング素子３ｄのソース端子側基板配線１０ｄとドレイン端子側基板配線２０ｄとの間の寄生容量Ｃｓ４が増加するのを抑制しながら、第４半導体スイッチング素子３ｄのソース容量（ソース側の容量）を増加させることが可能である。

なお、第２半導体スイッチング素子３ｂのソース端子側基板配線１０ｂ（第３半導体スイッチング素子３ｃのドレイン端子側基板配線２０ｃ）は、第１半導体スイッチング素子３ａのソース端子側基板配線１０ａ（第４半導体スイッチング素子３ｄのドレイン端子側基板配線２０ｄ）が配線されている２つの配線層と同じ層に配線されている。なお、各半導体スイッチング素子（３ａ、３ｂ、３ｃ、３ｄ）のソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）およびドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）の配線層数および配線層の高さ位置などは一例であり、上記した構成に限られない。

（３レベル電力変換装置の動作）
まず、図３〜図８を参照して、３レベル電力変換装置１００の動作について説明する。図３に示すように、第１半導体スイッチング素子３ａおよび第２半導体スイッチング素子３ｂがオンで、かつ、第３半導体スイッチング素子３ｃおよび第４半導体スイッチング素子３ｄがオフである状態（正電圧モード）では、コンデンサ２ａの放電により、電流（図３の破線の矢印）が、コンデンサ２ａ、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、直流カット用コンデンサ６ｃ、絶縁トランス６のルートを流れる。なお、コンデンサ２ａに流れる電流波形（図７の実線を参照）、および、コンデンサ２ｂに流れる電流波形（図７の破線を参照）に示すように、この正電圧モード中（図７参照）では、コンデンサ２ａは放電されているとともにコンデンサ２ｂは充電されている。

次に、図４に示すように、正電圧モード中に第１半導体スイッチング素子３ａだけがオフされる。この場合、コンデンサ２ａの放電により、電流（図４の破線の矢印）が、コンデンサ２ａ、寄生容量Ｃｓ１、第２半導体スイッチング素子３ｂ、直流カット用コンデンサ６ｃ、絶縁トランス６のルートを流れる。これにより、第１半導体スイッチング素子３ａの寄生容量Ｃｓ１が、コンデンサ２ａの放電により充電される。なお、第１半導体スイッチング素子３ａがオフされて所定の時間後（または略同時）に第３半導体スイッチング素子３ｃがオンされる。

この場合、寄生容量Ｃｓ１の電圧がＰＭ間の電圧（Ｅ／２）に達するまで、コンデンサ２ａの放電が継続されるとともに、正電圧モードが継続される。そして、寄生容量Ｃｓ１の電圧がＰＭ間の電圧（Ｅ／２）に達したら、還流モード（図７参照）に遷移する。すなわち、寄生容量Ｃｓ１が大きいほど、正電圧モードの時間が長くなるとともに、その分、還流モードの時間が短くなる。

次に、図５に示すように、還流モード（図７参照）中において第２半導体スイッチング素子３ｂがオンされている間は、電流（図５の破線の矢印）は、ダイオード５ａ、第２半導体スイッチング素子３ｂ、直流カット用コンデンサ６ｃ、絶縁トランス６のルートを流れる。なお、還流モード中は、コンデンサ２ａおよびコンデンサ２ｂの充放電は行われない。

次に、図６に示すように、還流モード中において、第２半導体スイッチング素子３ｂがオフされる。この場合、電流（図６の破線の矢印）は、ダイオード５ａ、寄生容量Ｃｓ２、直流カット用コンデンサ６ｃ、絶縁トランス６のルートを流れる。この電流により、第２半導体スイッチング素子３ｂの寄生容量Ｃｓ２が充電される。

この場合、寄生容量Ｃｓ２の電圧がＭＮ間の電圧（Ｅ／２）に達するまで電流が流れ続け、還流モードが継続される。そして、寄生容量Ｃｓ２の電圧がＭＮ間の電圧（Ｅ／２）に達したら、負電圧モード（第１半導体スイッチング素子３ａおよび第２半導体スイッチング素子３ｂがオフで、かつ、第３半導体スイッチング素子３ｃおよび第４半導体スイッチング素子３ｄがオンである状態）に遷移する。すなわち、寄生容量Ｃｓ２が大きいほど、還流モードの時間が長くなるとともに、その分、負電圧モードの時間が短くなる。

また、図８に示すように、負電圧モードから正電圧モードに遷移する場合でも、上記した動作原理と略同じであるので詳細な説明は省略するが、寄生容量Ｃｓ４が大きいほど、負電圧モードの時間が長くなるとともに、その分、還流モードの時間が短くなる。また、寄生容量Ｃｓ３が大きいほど、還流モードの時間が長くなるとともに、その分、正電圧モードの時間が短くなる。

したがって、寄生容量Ｃｓ１の大きさと寄生容量Ｃｓ４の大きさを等しくするとともに、寄生容量Ｃｓ２の大きさと寄生容量Ｃｓ３の大きさを等しくすることによって、コンデンサ２ａおよびコンデンサ２ｂの充放電の時間（および充電電圧）のアンバランスを解消することが可能である。その結果、正電圧モードと負電圧モードとを複数回（高速で）スイッチングする場合においても、コンデンサ２ａおよびコンデンサ２ｂの充電電圧のばらつきが蓄積されるのを抑制することが可能である。

（第１実施形態の効果）
第１実施形態では、以下のような効果を得ることができる。

第１実施形態では、上記のように、多層配線基板４の実装面４ａに略垂直な方向から見て、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々の、ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）とドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）との重なり具合が調整されるように、３レベル電力変換装置１００を構成する。

ここで、各半導体スイッチング素子の寄生容量の充電に要する時間の長さが互いに異なる場合、各半導体スイッチング素子のオンオフに要する時間にも互いに差異が生じる。このため、第１半導体スイッチング素子３ａおよび第４半導体スイッチング素子３ｄの寄生容量（Ｃｓ１、Ｃｓ４）が互いに異なるか、または、第２半導体スイッチング素子３ｂおよび第３半導体スイッチング素子３ｃの寄生容量（Ｃｓ２、Ｃｓ３）が互いに異なる場合、コンデンサ２ａを充放電する時間と、コンデンサ２ｂを充放電する時間との間に差異が生じる。これに対して、ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）とドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）との重なり具合を調整することによって、第１半導体スイッチング素子３ａおよび第４半導体スイッチング素子３ｄの寄生容量（Ｃｓ１、Ｃｓ４）を略等しくすることができるとともに、第２半導体スイッチング素子３ｂおよび第３半導体スイッチング素子３ｃの寄生容量（Ｃｓ２、Ｃｓ３）を略等しくすることができる。これにより、コンデンサ２ａを充放電する時間と、コンデンサ２ｂを充放電する時間との間に差が生じるのを抑制することができる。その結果、コンデンサ２ａに充電される電圧と、コンデンサ２ｂに充電される電圧との間に差が生じるのを抑制することができるとともに、コンデンサ２ａおよびコンデンサ２ｂの充電電圧が過大になるのを抑制することができる。これにより、コンデンサ２ａおよびコンデンサ２ｂに並列に接続されている、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々に過大な電圧が印加されるのを抑制することができる。

また、ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）とドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）との重なり具合という可視的なパラメータを調整すればよいので、比較的容易に寄生容量の調整を行うことができる。

また、第１実施形態では、上記のように、多層配線基板４の実装面４ａに略垂直な方向から見て、第１半導体スイッチング素子３ａのソース端子側基板配線１０ａおよびドレイン端子側基板配線２０ａの重なり具合と、第４半導体スイッチング素子３ｄのソース端子側基板配線１０ｄおよびドレイン端子側基板配線２０ｄの重なり具合とが同一である。また、多層配線基板４の実装面４ａに略垂直な方向から見て、第２半導体スイッチング素子３ｂのソース端子側基板配線１０ｂおよびドレイン端子側基板配線２０ｂの重なり具合と、第３半導体スイッチング素子３ｃのソース端子側基板配線１０ｃおよびドレイン端子側基板配線２０ｃの重なり具合とが同一となるように、３レベル電力変換装置１００を構成する。これにより、第１半導体スイッチング素子３ａ（第２半導体スイッチング素子３ｂ）のソース端子側基板配線１０ａ（１０ｂ）およびドレイン端子側基板配線２０ａ（２０ｂ）の重なり具合と、第４半導体スイッチング素子３ｄ（第３半導体スイッチング素子３ｃ）のソース端子側基板配線１０ｄ（１０ｃ）およびドレイン端子側基板配線２０ｄ（２０ｃ）の重なり具合とを同一にすることによって、互いに異なる重なり具合を別個に設定する場合に比べて、比較的容易に寄生容量の調整を行うことができる。その結果、比較的容易に、第１半導体スイッチング素子３ａおよび第４半導体スイッチング素子３ｄの寄生容量（Ｃｓ１、Ｃｓ４）を略等しくすることができるとともに、第２半導体スイッチング素子３ｂおよび第３半導体スイッチング素子３ｃの寄生容量（Ｃｓ２、Ｃｓ３）を略等しくすることができる。

また、第１実施形態では、上記のように、多層配線基板４の実装面４ａに略垂直な方向から見て、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々の、ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）とドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）とが互いに重ならないように、３レベル電力変換装置１００を構成する。これにより、ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）とレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）とを重ねるとともに重なり量（重なり部分の面積）の調整をする必要がないので、配線位置の調整作業をさらに簡易化することができる。

［第２実施形態］
次に、図１および図９を参照して、第２実施形態による３レベル電力変換装置３００の構成について説明する。この第２実施形態における３レベル電力変換装置３００では、ソース端子側基板配線とドレイン端子側基板配線とが重ならないように配線されている第１実施形態とは異なり、ソース端子側基板配線とドレイン端子側基板配線とは重なっている。なお、上記第１実施形態と同様の構成は、第１実施形態と同じ符号を付して図示するとともに説明を省略する。

図９に示すように、３レベル電力変換装置３００は、第１半導体スイッチング素子１３ａと、第２半導体スイッチング素子１３ｂと、第３半導体スイッチング素子１３ｃと、第４半導体スイッチング素子１３ｄとを含むスイッチング回路１３（図１参照）を備える。なお、図９は概略図である。

第１半導体スイッチング素子１３ａ、第２半導体スイッチング素子１３ｂ、第３半導体スイッチング素子１３ｃ、および、第４半導体スイッチング素子１３ｄの各々は、多層配線基板１４上において実装されている。

多層配線基板１４は、第１半導体スイッチング素子１３ａ、第２半導体スイッチング素子１３ｂ、第３半導体スイッチング素子１３ｃ、および、第４半導体スイッチング素子１３ｄの各々のソース端子Ｓに接続されている、ソース端子側基板配線３０ａ、ソース端子側基板配線３０ｂ、ソース端子側基板配線３０ｃ、および、ソース端子側基板配線３０ｄを含む。

また、多層配線基板１４は、第１半導体スイッチング素子１３ａ、第２半導体スイッチング素子１３ｂ、第３半導体スイッチング素子１３ｃ、および、第４半導体スイッチング素子１３ｄの各々のドレイン端子Ｄ（図９（ｂ）参照）に接続されている、ドレイン端子側基板配線４０ａ、ドレイン端子側基板配線４０ｂ、ドレイン端子側基板配線４０ｃ、および、ドレイン端子側基板配線４０ｄを含む。

ソース端子側基板配線３０ａとドレイン端子側基板配線４０ｂとの組、ソース端子側基板配線３０ｂとドレイン端子側基板配線４０ｃとの組、ソース端子側基板配線３０ｃとドレイン端子側基板配線４０ｄとの組の各々は、一体的に形成されている。

ソース端子側基板配線３０ｂ（ドレイン端子側基板配線４０ｃ）、および、ドレイン端子側基板配線４０ｄ（ソース端子側基板配線３０ｃ）の各々は、互いに異なる３層の配線層からなる。また、ソース端子側基板配線３０ｂ（ドレイン端子側基板配線４０ｃ）、および、ドレイン端子側基板配線４０ｄ（ソース端子側基板配線３０ｃ）の各々の最下層（Ｚ２方向側から１番目の層）は、ドレイン端子側基板配線４０ａおよびソース端子側基板配線３０ｄの最下層（Ｚ２方向側から１番目の層）と同じ層である。なお、各半導体スイッチング素子（１３ａ、１３ｂ、１３ｃ、１３ｄ）のソース端子側基板配線（３０ａ、３０ｂ、３０ｃ、３０ｄ）およびドレイン端子側基板配線（４０ａ、４０ｂ、４０ｃ、４０ｄ）の配線層数および配線層の高さ位置などは一例であり、上記した構成に限られない。

ここで、第２実施形態では、多層配線基板１４の実装面１４ａに略垂直な方向（Ｚ１方向側）から見て、第１半導体スイッチング素子１３ａ、第２半導体スイッチング素子１３ｂ、第３半導体スイッチング素子１３ｃ、および、第４半導体スイッチング素子１３ｄの各々の、ソース端子側基板配線（３０ａ、３０ｂ、３０ｃ、３０ｄ）およびドレイン端子側基板配線（４０ａ、４０ｂ、４０ｃ、４０ｄ）の重なり量および重なり部分の配線間距離は互いに略等しい。

具体的には、各半導体スイッチング素子において、ソース端子側基板配線（３０ａ、３０ｂ、３０ｃ、３０ｄ）およびドレイン端子側基板配線（４０ａ、４０ｂ、４０ｃ、４０ｄ）の重なり部分の、Ｘ方向の幅は幅Ｗ１（図９（ｂ）参照）を有するとともにＹ方向の幅は幅Ｗ２（図９（ａ）参照）を有する。すなわち、各半導体スイッチング素子において、多層配線基板１４の実装面１４ａに略垂直な方向（Ｚ１方向側）から見た、ソース端子側基板配線（３０ａ、３０ｂ、３０ｃ、３０ｄ）およびドレイン端子側基板配線（４０ａ、４０ｂ、４０ｃ、４０ｄ）の重なり部分（図９（ａ）のハッチング部分）の面積はＷ１×Ｗ２である。

また、各半導体スイッチング素子において、ソース端子側基板配線（３０ａ、３０ｂ、３０ｃ、３０ｄ）およびドレイン端子側基板配線（４０ａ、４０ｂ、４０ｃ、４０ｄ）の重なり部分の配線間距離は距離ｄを有する。具体的には、各半導体スイッチング素子の重なり部分において、ソース端子側基板配線（３０ａ、３０ｂ、３０ｃ、３０ｄ）およびドレイン端子側基板配線（４０ａ、４０ｂ、４０ｃ、４０ｄ）は、Ｚ１方向側から２層目の配線層とＺ１方向側から４番目の配線層との間の距離ｄだけ離間している。

第２実施形態のその他の構成は、上記第１実施形態と同様である。

（第２実施形態の効果）
第２実施形態では、以下のような効果を得ることができる。

第２実施形態では、上記のように、多層配線基板１４の実装面１４ａに略垂直な方向から見て、第１半導体スイッチング素子１３ａ、第２半導体スイッチング素子１３ｂ、第３半導体スイッチング素子１３ｃ、および、第４半導体スイッチング素子１３ｄの各々の、ソース端子側基板配線（３０ａ、３０ｂ、３０ｃ、３０ｄ）およびドレイン端子側基板配線（４０ａ、４０ｂ、４０ｃ、４０ｄ）の重なり量および重なり部分の配線間距離が互いに略等しくなるように、３レベル電力変換装置３００を構成する。これにより、各々の半導体スイッチング素子の、ソース端子側基板配線（３０ａ、３０ｂ、３０ｃ、３０ｄ）およびドレイン端子側基板配線（４０ａ、４０ｂ、４０ｃ、４０ｄ）が重ならないように構成する場合に比べて、多層配線基板１４の実装面１４ａに略垂直な方向から見て、基板配線が設けられる領域の面積を小さくすることができる。その結果、３レベル電力変換装置３００の小型化を容易に図ることができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

［変形例］
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更（変形例）が含まれる。

たとえば、上記第１実施形態では、第１半導体スイッチング素子、第２半導体スイッチング素子、第３半導体スイッチング素子、および、第４半導体スイッチング素子の各々の、ソース端子側基板配線とドレイン端子側基板配線とが重なっていない例を示したが、本発明はこれに限られない。たとえば、多層配線基板の実装面に略垂直な方向から見て、第１半導体スイッチング素子および第４半導体スイッチング素子の組と、第２半導体スイッチング素子および第３半導体スイッチング素子の組とのうちのいずれか一方の組が、各々のソース端子側基板配線とドレイン端子側基板配線とが互いに重ならないように構成されていてもよい。

たとえば、図１０に示すように、３レベル電力変換装置５００には、第１半導体スイッチング素子２３ａ、第２半導体スイッチング素子２３ｂ、第３半導体スイッチング素子２３ｃ、および、第４半導体スイッチング素子２３ｄが設けられている。

多層配線基板１４は、第１半導体スイッチング素子２３ａ、第２半導体スイッチング素子２３ｂ、第３半導体スイッチング素子２３ｃ、および、第４半導体スイッチング素子２３ｄの各々のソース端子Ｓに接続されている、ソース端子側基板配線５０ａ、ソース端子側基板配線５０ｂ、ソース端子側基板配線５０ｃ、および、ソース端子側基板配線５０ｄを含む。また、多層配線基板２４は、第１半導体スイッチング素子２３ａ、第２半導体スイッチング素子２３ｂ、第３半導体スイッチング素子２３ｃ、および、第４半導体スイッチング素子２３ｄの各々のドレイン端子Ｄ（図２（ｂ）参照）に接続されている、ドレイン端子側基板配線６０ａ、ドレイン端子側基板配線６０ｂ、ドレイン端子側基板配線６０ｃ、および、ドレイン端子側基板配線６０ｄを含む。

多層配線基板２４の実装面２４ａに略垂直な方向（Ｚ１方向側）から見て、ドレイン端子側基板配線６０ａと、ソース端子側基板配線５０ａとは重なっていない。また、多層配線基板２４の実装面２４ａに略垂直な方向（Ｚ１方向側）から見て、ドレイン端子側基板配線６０ｄと、ソース端子側基板配線５０ｄとは重なっていない。

また、ドレイン端子側基板配線６０ｂとソース端子側基板配線５０ｂとの重なり部分（図１０（ａ）のハッチング部分参照）の重なり量（Ｗ１×Ｗ２）および重なり部分の配線間距離（ｄ）は、ドレイン端子側基板配線６０ｃとソース端子側基板配線５０ｃとの重なり部分（図１０（ａ）のハッチング部分参照）の重なり量（Ｗ１×Ｗ２）および重なり部分の配線間距離（ｄ）と等しい。

なお、第１半導体スイッチング素子および第４半導体スイッチング素子の、各々のソース端子側基板配線とドレイン端子側基板配線との重なり量および重なり部分の配線間距離が互いに等しく、第２半導体スイッチング素子および第３半導体スイッチング素子の、各々のソース端子側基板配線とドレイン端子側基板配線とが互いに重ならないように構成されていてもよい。

これにより、第１半導体スイッチング素子２３ａおよび第４半導体スイッチング素子２３ｄの組と、第２半導体スイッチング素子２３ｂおよび第３半導体スイッチング素子２３ｃの組との両方において、各々のソース端子側基板配線とドレイン端子側基板配線とを重ねるとともに重なり量（重なり部分の面積）を調整する場合に比べて、ソース端子側基板配線（５０ａ、５０ｂ、５０ｃ、５０ｄ）およびドレイン端子側基板配線（６０ａ、６０ｂ、６０ｃ、６０ｄ）の配線位置の調整作業を簡易化することができる。

また、上記第２実施形態では、ソース端子側基板配線とドレイン端子側基板配線との重なり部分の、Ｘ方向の幅（Ｗ１）およびＹ方向の幅（Ｗ２）の各々が、半導体スイッチング素子ごとに等しい例を示したが、本発明はこれに限られない。たとえば、重なり部分の面積が半導体スイッチング素子ごとに等しければ、Ｘ方向およびＹ方向の各々の幅が半導体スイッチング素子ごとに互いに異なっていてもよい。

また、上記第２実施形態では、ソース端子側基板配線とドレイン端子側基板配線との重なり量および重なり部分の配線間距離が等しい例を示したが、本発明はこれに限られない。たとえば、ソース端子側基板配線とドレイン端子側基板配線との間の寄生容量が半導体スイッチング素子ごとに等しければ、ソース端子側基板配線とドレイン端子側基板配線との重なり量および重なり部分の配線間距離が、半導体スイッチング素子ごとに互いに異なっていてもよい。

また、上記第１および第２実施形態では、４つの半導体スイッチング素子が一列に配列されている構成の例を示したが、本発明はこれに限られない。たとえば、４つの半導体スイッチング素子が、マトリクス状に配置されていてもよい。

１ 直流電源
２ コンデンサ回路
２ａ、２ｂ コンデンサ
３、１３ スイッチング回路
３ａ、１３ａ、２３ａ 第１半導体スイッチング素子
３ｂ、１３ｂ、２３ｂ 第２半導体スイッチング素子
３ｃ、１３ｃ、２３ｃ 第３半導体スイッチング素子
３ｄ、１３ｄ、２３ｄ 第４半導体スイッチング素子
４、１４、２４ 多層配線基板
４ａ、１４ａ、２４ａ 実装面
１０ａ、１０ｂ、１０ｃ、１０ｄ、３０ａ、３０ｂ、３０ｃ、３０ｄ、５０ａ、５０ｂ、５０ｃ、５０ｄ ソース端子側基板配線
２０ａ、２０ｂ、２０ｃ、２０ｄ、４０ａ、４０ｂ、４０ｃ、４０ｄ、６０ａ、６０ｂ、６０ｃ、６０ｄ ドレイン端子側基板配線
１００、３００、５００ ３レベル電力変換装置
Ｄ ドレイン端子
Ｓ ソース端子

Claims (5)

1. 直流電源と、
   前記直流電源に並列に接続され、互いに直列に接続された複数のコンデンサを含むコンデンサ回路と、
   前記コンデンサ回路に並列に接続されるとともに、多層配線基板上において実装され、第１半導体スイッチング素子、第２半導体スイッチング素子、第３半導体スイッチング素子、第４半導体スイッチング素子の順に正電圧側から直列に接続されているスイッチング回路と、を備え、
   前記多層配線基板は、前記第１半導体スイッチング素子、前記第２半導体スイッチング素子、前記第３半導体スイッチング素子、および、前記第４半導体スイッチング素子の各々の、ソース端子に接続されているソース端子側基板配線と、ドレイン端子に接続されているドレイン端子側基板配線とを含み、
   前記多層配線基板の実装面に略垂直な方向から見て、前記第１半導体スイッチング素子、前記第２半導体スイッチング素子、前記第３半導体スイッチング素子、および、前記第４半導体スイッチング素子の各々の、前記ソース端子側基板配線と前記ドレイン端子側基板配線との重なり具合が調整されている、３レベル電力変換装置。
2. 前記多層配線基板の実装面に略垂直な方向から見て、前記第１半導体スイッチング素子の前記ソース端子側基板配線および前記ドレイン端子側基板配線の重なり具合と、前記第４半導体スイッチング素子の前記ソース端子側基板配線および前記ドレイン端子側基板配線の重なり具合とが同一であり、前記第２半導体スイッチング素子の前記ソース端子側基板配線および前記ドレイン端子側基板配線の重なり具合と、前記第３半導体スイッチング素子の前記ソース端子側基板配線および前記ドレイン端子側基板配線の重なり具合が同一である、請求項１に記載の３レベル電力変換装置。
3. 前記多層配線基板の実装面に略垂直な方向から見て、前記第１半導体スイッチング素子および前記第４半導体スイッチング素子の組と、前記第２半導体スイッチング素子および前記第３半導体スイッチング素子の組とのうちの少なくとも一方の組は、各々の前記ソース端子側基板配線と前記ドレイン端子側基板配線とは互いに重ならないように構成されている、請求項２に記載の３レベル電力変換装置。
4. 前記多層配線基板の実装面に略垂直な方向から見て、前記第１半導体スイッチング素子、前記第２半導体スイッチング素子、前記第３半導体スイッチング素子、および、前記第４半導体スイッチング素子の各々の、前記ソース端子側基板配線と前記ドレイン端子側基板配線とは互いに重ならないように構成されている、請求項３に記載の３レベル電力変換装置。
5. 前記多層配線基板の実装面に略垂直な方向から見て、前記第１半導体スイッチング素子、前記第２半導体スイッチング素子、前記第３半導体スイッチング素子、および、前記第４半導体スイッチング素子の各々の、前記ソース端子側基板配線および前記ドレイン端子側基板配線の重なり量および重なり部分の配線間距離は互いに略等しい、請求項１または２に記載の３レベル電力変換装置。

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