JP6398287B2 - プレーナ型変圧装置及びスイッチング電源回路 - Google Patents

Description

本発明は、プレーナ型変圧装置及びスイッチング電源回路に関する。

プレーナ型変圧装置（以下プレーナトランスと呼ぶ）は、従来の巻線トランスに対して小型化が可能なため、近年、様々な情報機器のスイッチング電源回路に使われ始めている。

プレーナトランスは電力伝送を行う主巻線となる１次及び２次巻線パターン（以下１次主巻線パターン及び２次主巻線パターンと呼ぶ）が絶縁層を介して積層された構造を有するものである。また、プレーナトランスとして、主巻線間の電力伝送よりも小さい電力の伝送に使用される補助巻線パターンを備えたものが考えられている。補助巻線パターンは、主巻線により電力伝送を行う際のスイッチング素子の制御を行う制御回路への電力供給等に用いられる。

特開平７−１４２２６９号公報 実開平６−７９１２７号公報

ところで従来の補助巻線パターンを備えたプレーナトランスでは、補助巻線パターンと、１次または２次主巻線パターンとの間の寄生容量が大きいという問題がある。この寄生容量が大きいと、スイッチング電源回路にプレーナトランスを適用したときに、コモンモードノイズと呼ばれるノイズが発生しやすくなる。

なお、スイッチング電源回路に用いられるプレーナトランスにおいて、スイッチオンオフ時の巻線パターン間の寄生容量の充放電による電源効率の悪化を防ぐために、巻線パターン間の寄生容量を減らす手法が考えられている。その手法は、上下のパターン間距離が、ｂ（プリント板の厚み）／ｓｉｎθ（θは平行移動角度）になるように、平行移動配置を行い、上下のパターンをずらすことで寄生容量を減らすものである。しかし、この手法は補助巻線パターンと主巻線間の寄生容量について考慮するものではなかった。また、ｂ／ｓｉｎθの関係は、両パターンの幅（巻線の線幅）が等しい時には有効であるが、補助巻線パターンの幅は、１次または２次主巻線パターンの幅よりも小さくなる傾向にあるため、補助巻線パターンに対して使用することは適切ではない。

発明の一観点によれば、第１の電力伝送を行う１次主巻線パターン及び２次主巻線パターンと、前記１次主巻線パターンまたは前記２次主巻線パターンよりも線幅が小さく、前記１次主巻線パターンまたは前記２次主巻線パターンとの間で第２の電力伝送を行う補助巻線パターンとが、絶縁層を介して積層された多層基板を有し、前記１次主巻線パターンまたは前記２次主巻線パターンの形成層に対して、前記絶縁層を介して設けられる前記補助巻線パターンは、前記形成層の前記１次主巻線パターンまたは前記２次主巻線パターンがない領域に対向するように配置されている、プレーナ型変圧装置が提供される。

また、発明の一観点によれば、プレーナ型変圧装置と、入力信号を整流する整流回路と、整流された前記入力信号に基づくスイッチング電流を、前記プレーナ型変圧装置に供給するか否かを切り替えるスイッチ素子と、前記スイッチ素子の動作を制御する制御回路と、を有し、前記プレーナ型変圧装置は、第１の電力伝送を行う１次主巻線パターン及び２次主巻線パターンと、前記１次主巻線パターンまたは前記２次主巻線パターンよりも線幅が小さく、前記１次主巻線パターンまたは前記２次主巻線パターンとの間で第２の電力伝送を行い、前記制御回路への電力供給を行う補助巻線パターンとが、絶縁層を介して積層された多層基板を有し、前記１次主巻線パターンまたは前記２次主巻線パターンの形成層に対して、前記絶縁層を介して設けられる前記補助巻線パターンは、前記形成層の前記１次主巻線パターンまたは前記２次主巻線パターンがない領域に対向するように配置されている、スイッチング電源回路が提供される。

開示のプレーナ型変圧装置及びスイッチング電源回路によれば、補助巻線パターンと、１次または２次巻線パターンとの間の寄生容量を小さくできる。

第１の実施の形態のプレーナトランスの一例を示す断面図である。 第１の実施の形態のプレーナトランスの一例を示す平面図である。 第１の実施の形態のプレーナトランスの１つ目の変形例を示す断面図である。 第１の実施の形態のプレーナトランスの２つ目の変形例を示す断面図である。 第２の実施の形態のプレーナトランスの一例を示す断面斜視図である。 第２の実施の形態のプレーナトランスの一例を示す平面図（その１）である。 第２の実施の形態のプレーナトランスの一例を示す平面図（その２）である。 第３の実施の形態のプレーナトランスの一例を示す断面図である。 補助巻線パターンが、絶縁層を挟んで主巻線パターンに対向するように配置されている例を示す図である。 補助巻線パターンを、ギャップ領域に対向するようにシフトさせた例を示す図である。 スイッチング電源回路の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のプレーナトランスの一例を示す断面図、また、図２は、第１の実施の形態のプレーナトランスの一例を示す平面図である。なお、図１は、図２に示すプレーナトランス１のＡ−Ａ断面図である。

プレーナトランス１は、図１及び図２に示すように絶縁層２，３，４，５、１次主巻線パターン６，７、２次主巻線パターン８、補助巻線パターン９を有している。絶縁層２から、１次主巻線パターン６、絶縁層３、２次主巻線パターン８、絶縁層４、１次主巻線パターン７、絶縁層５、補助巻線パターン９の順で積層され、多層基板ＰＢ１が形成されている。なお、図示を省略しているが、各巻線パターンの形成層において、巻線パターンが配置されていない領域にはプリプレグ等の絶縁材が充填されていてもよい。

１次主巻線パターン６，７は、巻数を確保するため、図１の例では、２層にわたって形成されている。１次主巻線パターン６，７間は、図示しないビア等で電気的に接続されている。

このようなプレーナトランス１では、１次主巻線パターン６，７と２次主巻線パターン８との間で電力伝送が行われるとともに、１次主巻線パターン６，７と補助巻線パターン９との間でも電力伝送が行われる。

また、本実施の形態のプレーナトランス１では、補助巻線パターン９のパターン幅（巻線の線幅）は、図１の例では、１次主巻線パターン６，７及び２次主巻線パターン８のパターン幅よりも小さい。これは、１次主巻パターン６，７と２次主巻線パターン８が比較的大きな電流を扱う傾向にあるのに対し、補助巻線パターン９は比較的小さな電流を扱うものであるためである。

さらに、補助巻線パターン９は、図１のプレーナトランス１の例では、絶縁層５を挟んで設けられている１次主巻線パターン７の形成層において、１次主巻線パターン７がない領域（以下ギャップ領域と呼ぶ）７Ａに対向するように配置されている。

図２では、絶縁層５の下に設けられている１次主巻線パターン７は点線で示されている。なお、図２に示す端子１０，１１，１２は、補助巻線パターン９と、１次主巻線パターン６，７または２次主巻線パターン８を、プレーナトランス１の外部の回路と接続する際に用いられる。開口部１３は、図示しないコアが挿入される領域である。

プレーナトランス１では、図１において点線で示されているように、絶縁層３〜５を挟む各巻線パターン間に寄生容量が生じる。寄生容量は、プレーナトランス１の平面に対する法線方向（矢印ｚ方向）で見たときの、巻線パターン間の重なり（キャパシタの電極面積に相当）が多いほど、大きくなる。

本実施の形態のプレーナトランス１では、補助巻線パターン９を１次主巻線パターン７の形成層のギャップ領域７Ａに対向するように配置しているため、補助巻線パターン９と１次主巻線パターン７との間の重なりが少なくなる。そのため、補助巻線パターン９と１次主巻線パターン７との間の寄生容量を削減できる。図１のプレーナトランス１の例では、補助巻線パターン９は、ギャップ領域７Ａの間幅と同程度のパターン幅を有している。これにより、補助巻線パターン９と、１次主巻線パターン７との間の重なりがさらに減るので、寄生容量についても、より削減することができる。

また、図１のプレーナトランス１の例では、補助巻線パターン９は多層基板ＰＢ１の最上層に配置されている（最下層に配置してもよい）。これにより、補助巻線パターン９との間で寄生容量を生じさせる導体パターンを、絶縁層５の下の１次主巻線パターン７に限定できるため、寄生容量を削減することができる。

これにより、プレーナトランス１を、スイッチング電源回路に適用したときの、コモンモードノイズの発生も抑制できる。
なお、１次主巻線パターン６，７と２次主巻線パターン８との間では、比較的大きな電力を伝送する可能性があるため、両巻線パターンの結合率（電力が伝達される効率を示す）を大きくできるように、なるべく近くなるように配置することが望ましい。一方、補助巻線パターン９は、スイッチング電源回路の制御回路への電力供給用等の、比較的小さな電力の伝送に用いられるため、１次主巻線パターン６，７と２次主巻線パターン８との間ほど結合率が大きくなくてもよい。そのため、上記のように、補助巻線パターン９と１次主巻線パターン６，７または２次主巻線パターン８との間の結合率が小さくなるような配置をしても、補助巻線パターン９の接続先の回路に与える影響は少ない。

なお、上記では、１次主巻線パターン７と補助巻線パターン９との間の寄生容量を削減する例を説明したが、これに限定されない。図１において、１次主巻線パターン７の位置に配置される巻線パターンは、２次主巻線パターン８であってもよい。その場合、２次主巻線パターン８の形成層のギャップ領域に対向するように、補助巻線パターン９を絶縁層上５に配置することで、両巻線パターンの間に生じる寄生容量を小さくすることができる。

また、補助巻線パターン９は、上記の理由で多層基板ＰＢ１の最上層または最下層に配置されていることが望ましいが、これに限定されない。例えば、図１に示す２次主巻線パターン８が配置されている層に、１次主巻線パターン６,７の形成層のギャップ領域７Ａに位置するように補助巻線パターン９を配置するようにしてもよい。

（変形例１）
図３は、第１の実施の形態のプレーナトランスの１つ目の変形例を示す断面図である。なお、図３に示す要素で、図１と同一の要素によるものは、図１と同一の符号を付し、説明を省略する。

プレーナトランス１ａの多層基板ＰＢ１ａにおいて、補助巻線パターン９ａは、１次主巻線パターン７の形成層のギャップ領域７Ａに対向して配置されているが、ギャップ領域７Ａの幅よりも広いパターン幅を有している。

上記のようなプレーナトランス１ａであっても、補助巻線パターン９ａを１次主巻線パターン７の形成層のギャップ領域７Ａに対向するように配置しているため、補助巻線パターン９ａと１次主巻線パターン７との間の重なりを少なくできる。そのため、補助巻線パターン９と１次主巻線パターン７との間の寄生容量を小さくできる。

（変形例２）
図４は、第１の実施の形態のプレーナトランスの２つ目の変形例を示す断面図である。なお、図４に示す構成要素で、図１乃至図３と同一の要素によるものは、図１乃至図３と同一の符号を付し、説明を省略する。

プレーナトランス１ｂの多層基板ＰＢ１ｂにおいて、補助巻線パターン９ａと１次主巻線パターン７との間の絶縁層５ａは、１次主巻線パターン６，７と、２次主巻線パターン８との間の絶縁層３，４よりも厚く形成されている。

互いに対向する巻線パターン間に生じる寄生容量は、巻線パターン間の距離が広がるほど小さくなる。巻線パターン間の距離が広がると、巻線パターン間の結合率は小さくなる。ただ、前述のように、補助巻線パターン９ａと、１次主巻線パターン６，７または２次主巻線パターン８との間との結合率は小さくてもよいため、絶縁層５ａについては厚く形成してもよい。

これにより補助巻線パターン９ａと、１次主巻線パターン７との距離が広くなり、両巻線パターン間に生じる寄生容量を、さらに削減することができる。
また、絶縁層５ａを厚く形成することで、補助巻線パターン９ａと、１次主巻線パターン６及び２次主巻線パターン８との距離も広げることができる。そのため、補助巻線パターン９ａと、１次主巻線パターン６、２次主巻線パターン８の間に生じる寄生容量も削減できる。

（第２の実施の形態）
図５は、第２の実施の形態のプレーナトランスの一例を示す断面斜視図、また、図６及び図７は、第２の実施の形態のプレーナトランスの一例を示す平面図である。なお、図５は、図６に示すプレーナトランスのＢ−Ｂ断面図であり、図７は、図６のＸ部の拡大平面図である。

プレーナトランス２０は、図５及び図６に示すように絶縁層２１，２２，２３、２次主巻線パターン２４、１次主巻線パターン２５、補助巻線パターン２６を有している。
導体パターンである２次主巻線パターン２４、１次主巻線パターン２５、補助巻線パターン２６は、絶縁層２２，２３を介して積層されており、多層基板ＰＢ２０が形成されている。このようなプレーナトランス２０では、１次主巻線パターン２５と２次主巻線パターン２４との間で電力伝送が行われるとともに、１次主巻線パターン２５と補助巻線パターン２６との間でも電力伝送が行われる。

また、本実施の形態のプレーナトランス２０では、補助巻線パターン２６のパターン幅は、２次主巻線パターン２４のパターン幅よりも小さい。そして、補助巻線パターン２６は、絶縁層２３を挟んで設けられている１次主巻線パターン２５の形成層において、ギャップ領域２５Ａに対向するように配置されている。

図６では、絶縁層２３の下に設けられている１次主巻線パターン２５は点線で示されている。なお、図６に示す端子３０，３１，３２は、補助巻線パターン２６と、１次主巻線パターン２５または２次主巻線パターン２４を、プレーナトランス２０の外部の回路と接続する際に用いられる。開口部３３は、図示しないコアが挿入される領域である。

第２の実施の形態のプレーナトランス２０では、第１の実施の形態のプレーナトランス１と同様に、補助巻線パターン２６は、絶縁層２３を挟んで設けられている１次主巻線パターン２５の形成層において、ギャップ領域２５Ａに対向するように配置されている。そのため、補助巻線パターン２６と１次主巻線パターン２５との間の重なりが少なくなり、補助巻線パターン２６と１次主巻線パターン２５との間の寄生容量を削減できる、という第１の実施の形態のプレーナトランス１と同様の効果が得られる。

さらに、第２の実施の形態のプレーナトランス２０では、補助巻線パターン２６には、多層基板ＰＢ２０の積層方向に、図５、図７に示すように複数の貫通孔２６ａが形成されている。これにより、補助巻線パターン２６と、絶縁層２２より下側に位置する２次主巻線パターン２４との重なりも小さくすることができるため、より補助巻線と主巻線の間に生じる寄生容量を削減することができる。

また、第１の実施の形態の変形例１と同様に、補助巻線パターン２６は、１次主巻線パターン２５のギャップ領域の幅よりも大きいパターン幅を有していてもよい。そのような場合でも、補助巻線パターン２６に複数の貫通孔２６ａを設けたことにより、補助巻線パターン２６と、それに対向する１次主巻線パターン２５の重なりが小さくなるため、両巻線パターンの間に生じる寄生容量を小さくすることができる。

（第３の実施の形態）
図８は、第３の実施の形態のプレーナトランスの一例を示す断面図である。
プレーナトランス４０は、絶縁層４１，４２，４３，４４、２次主巻線パターン４５、１次主巻線パターン４６ａ，４６ｂ、補助巻線パターン４７を有している。

導体パターンである２次主巻線パターン４５、１次主巻線パターン４６ａ，４６ｂ、補助巻線パターン４７は、絶縁層４２，４３，４４を介して積層されており、多層基板ＰＢ４０が形成されている。このようなプレーナトランス４０では、１次主巻線パターン４６ａ，４６ｂと２次主巻線パターン４５との間で電力伝送が行われるとともに、１次主巻線パターン４６ａ，４６ｂと補助巻線パターン４７との間でも電力伝送が行われる。

第３の実施の形態のプレーナトランス４０では、１次主巻線パターン４６ａ，４６ｂが
絶縁層４３を挟んで複数層（図８の例では２層）にわたって形成されている。なお、１次主巻線パターン４６ａ，４６ｂは図示しないビア等により電気的に接続されている。

これにより、同じ抵抗値を維持したまま、１次主巻線パターン４６ａ，４６ｂのパターン幅を狭くできる。例えば、１層で形成していた１次主巻線パターンを、２層にわたって形成し、多層基板ＰＢ４０の積層方向のトータルの長さを、１層で形成していた１次主巻線パターンの２倍とすることで、抵抗値を維持したまま、パターン幅については１／２に削減できる。パターン幅を狭くすることで、ギャップ領域４６ａＡ，４６ｂＡの幅を広くすることができる。

これにより、ギャップ領域４６ａＡ，４６ｂＡに対向して設けられる補助巻線パターン４７と、１次主巻線パターン４６ａ，４６ｂとを、より離して配置することができるため、両巻線パターン間に生じる寄生容量をより小さくできる。

（補助巻線パターンの配置変更方法（設計データの変更例））
例えば、補助巻線パターンが、絶縁層を挟んで主巻線パターンに対向するように配置するような設計データがあった場合、その補助巻線パターンを主巻線パターンのギャップ領域に配置するように設計データを変更するには、以下のようにすればよい。

図９は、補助巻線パターンが、絶縁層を挟んで主巻線パターンに対向するように配置されている例を示す図である。
主巻線パターン５１（１次または２次の主巻線パターン）の上に絶縁層５２が積層されており、絶縁層５２の上に、補助巻線パターン５３が、主巻線パターン５１に対向するように配置されている。ここで、主巻線パターン５１のパターン幅をＷｐ、ギャップ領域５１Ａの幅をＷｇ、絶縁層５２の厚さをｄ、補助巻線パターン５３のパターン幅をＷａ、補助巻線パターン５３とのギャップ領域５１Ａとの距離をｂとする。

ここで、Ｗａ＝Ｗｇとすると、補助巻線パターン５３をギャップ領域５１ａに対向するように配置するには、設計データ上で、以下のようなシフトを行えばよい。
図１０は、補助巻線パターンを、ギャップ領域に対向するようにシフトさせた例を示す図である。

補助巻線パターン５３をギャップ領域５１ａに対向するように配置するには、図１０中の角度θが、θ＝ｔａｎ^-1｛ｄ／（ｂ＋Ｗａ）｝の関係を満たすように、図９の状態から、補助巻線パターン５３をシフトすればよい。このように設計データを変更することで、補助巻線パターン５３と主巻線パターン５１との間の寄生容量を小さくできるようなプレーナトランスを設計できる。

（スイッチング電源回路（プレーナトランスの適用例））
以上説明してきた補助巻線パターンと主巻線パターンとの間の寄生容量を小さくできるプレーナトランスをスイッチング電源回路に適用することで、コモンモードノイズの発生を抑制できる。

図１１は、スイッチング電源回路の一例を示す図である。
スイッチング電源回路６０は、ＥＭＩ（Electro Magnetic Interference）フィルタ６１、整流回路６２、スイッチ素子Ｔｒ１、制御回路６３、インピーダンス（Ｚｃ）６４、プレーナトランス６５、ダイオードＤ１、容量素子Ｃ１を有している。

ＥＭＩフィルタ６１は、入力信号（交流信号）が入力される入力端子Ｉｎ１，Ｉｎ２と接続されており、入力信号に加わるノイズの除去を行う。
整流回路６２は、入力信号の整流を行う。

スイッチ素子Ｔｒ１は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等であり、整流された入力信号に基づくスイッチング電流を、プレーナトランス６５に供給するか否かを切り替える。スイッチ素子Ｔｒ１は、２つの入出力端子（ドレインまたはソース）と、制御端子（ゲート端子）を有している。

制御回路６３は、制御信号をスイッチ素子Ｔｒ１の制御端子に供給し、スイッチ素子Ｔｒ１の動作を制御する。例えば、制御回路６３は、一定周期でスイッチ素子Ｔｒ１をオンまたはオフさせる。

インピーダンス６４は、スイッチ素子Ｔｒ１の一方の入出力端子と、フレームグランド（ＦＧ）との間に接続されている。
プレーナトランス６５は、１次主巻線６５ａ、２次主巻線６５ｂ、補助巻線６５ｃを有しており、１次主巻線６５ａと２次主巻線６５ｂとの間で電力伝送を行うとともに、１次主巻線６５ａと、補助巻線６５ｃとの間で電力伝送を行う。後者の電力伝送は、制御回路６３への電力供給のために行われる。

プレーナトランス６５は、１次主巻線６５ａの一端は、整流回路６２に接続されており、他端は、スイッチ素子Ｔｒ１の他方の入出力端子に接続されている。また、２次主巻線６５ｂの一端は、ダイオードＤ１のアノードに接続されており、他端は容量素子Ｃ１の一端及び出力端子Ｏｕｔ２に接続されている。補助巻線６５ｃの一端は、制御回路６３に接続されており、他端はインピーダンス６４、整流回路６２及び制御回路６３に接続されている。

ダイオードＤ１は、プレーナトランス６５と出力端子Ｏｕｔ１との間に設けられており、アノードがプレーナトランス６５の２次主巻線６５ｂに接続されており、カソードが出力端子Ｏｕｔ２に接続されている。

容量素子Ｃ１は、出力端子Ｏｕｔ１，Ｏｕｔ２の間に接続されている。
このようなスイッチング電源回路６０において、プレーナトランス６５としては、前述した、プレーナトランス１，１ａ，１ｂ，２０，４０の何れかまたはそれらの組み合わせを適用できる。例えば、プレーナトランス６５として、図１、図２に示したプレーナトランス１を採用した場合、１次主巻線６５ａは、１次主巻線パターン６，７に相当する。また、２次主巻線６５ｂは、２次主巻線パターン８に相当し、補助巻線６５ｃは、補助巻線パターン９に相当する。また、前述したように、各巻線パターン間には、寄生容量が発生する。

図１１には、寄生容量Ｃｐ１，Ｃｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５，Ｃｐ６が示されている。
このうち、１次主巻線６５ａと、補助巻線６５ｃとの間の寄生容量Ｃｐ５，Ｃｐ６が大きいと、スイッチング電流が１次主巻線６５ａから寄生容量Ｃｐ５，Ｃｐ６を介して、インピーダンス６４側へリークする。この電流により発生するコモンモード電圧が、ノイズ（コモンモードノイズ）を増大させる主要因となる。このようなノイズを抑制するために、ＥＭＩフィルタ６１の機能を強化することが考えられるが、その場合、回路面積が増大する。

しかし、プレーナトランス６５として、例えば、プレーナトランス１，１ａ，１ｂ，２０，４０の何れかまたはそれらの組み合わせを採用することにより、前述したように、１次主巻線６５ａと補助巻線６５ｃとの間の寄生容量Ｃｐ５，Ｃｐ６を小さくできる。これにより、コモンモードノイズを抑制でき、ノイズ抑制のための回路を新たに設けなくてもよくなるため、回路面積の増大も抑えられる。

以上、実施の形態に基づき、本発明のプレーナトランス及びスイッチング電源回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

例えば、上記の各実施の形態または変形例のプレーナトランスの要素を組み合わせてもよい。例えば、図４に示した、プレーナトランス１ｂにおける補助巻線パターン９ａに、図５に示したような貫通孔２６ａを設けてもよいし、１次主巻線パターン７を、図８に示すように、複数層にわたって形成するようにしてもよい。

１ プレーナトランス
２，３，４，５ 絶縁層
６，７ １次主巻線パターン
８ ２次主巻線パターン
９ 補助巻線パターン
７Ａ ギャップ領域
ＰＢ１ 多層基板

Claims (6)

1. 多層基板の第１の形成層に形成された１次主巻線パターンと、
   前記多層基板の第２の形成層に、前記第１の形成層に対して第１の絶縁層を介して形成され、前記１次主巻線パターンとの間で第１の電力伝送を行う２次主巻線パターンと、
   前記多層基板において、前記第１の形成層及び前記第２の形成層とは異なる第３の形成層に、前記第１の形成層または前記第２の形成層に対して第２の絶縁層を介して形成され、前記１次主巻線パターンまたは前記２次主巻線パターンよりも線幅が小さく、前記第２の絶縁層を介した前記第１の形成層または前記第２の形成層の前記１次主巻線パターン及び前記２次主巻線パターンがない領域に対向するように配置され、前記１次主巻線パターンまたは前記２次主巻線パターンとの間で第２の電力伝送を行う補助巻線パターンと、
   を有することを特徴とするプレーナ型変圧装置。
2. 前記補助巻線パターンと、前記１次主巻線パターンまたは前記２次主巻線パターンとの間の前記第２の絶縁層は、前記１次主巻線パターンと前記２次主巻線パターンとの間の前記第１の絶縁層よりも厚く形成されていることを特徴とする請求項１に記載のプレーナ型変圧装置。
3. 前記補助巻線パターンは、前記多層基板の最上層または最下層の一方に形成されていることを特徴とする請求項１または２に記載のプレーナ型変圧装置。
4. 前記補助巻線パターンには、前記多層基板の積層方向に、複数の貫通孔が形成されていることを特徴とする請求項１乃至３の何れか一項に記載のプレーナ型変圧装置。
5. 前記補助巻線パターンとの間で前記第２の電力伝送を行う前記１次主巻線パターンまたは前記２次主巻線パターンは、絶縁層を介して複数層にわたって形成されている、ことを特徴とする請求項１乃至４の何れか一項に記載のプレーナ型変圧装置。
6. プレーナ型変圧装置と、
   入力信号を整流する整流回路と、
   整流された前記入力信号に基づくスイッチング電流を、前記プレーナ型変圧装置に供給するか否かを切り替えるスイッチ素子と、
   前記スイッチ素子の動作を制御する制御回路と、
   を有し、
   前記プレーナ型変圧装置は、
   多層基板の第１の形成層に形成された１次主巻線パターンと、
   前記多層基板の第２の形成層に、前記第１の形成層に対して第１の絶縁層を介して形成され、前記１次主巻線パターンとの間で第１の電力伝送を行う２次主巻線パターンと、
   前記多層基板において、前記第１の形成層及び前記第２の形成層とは異なる第３の形成層に、前記第１の形成層または前記第２の形成層に対して第２の絶縁層を介して形成され、前記１次主巻線パターンまたは前記２次主巻線パターンよりも線幅が小さく、前記第２の絶縁層を介した前記第１の形成層または前記第２の形成層の前記１次主巻線パターン及び前記２次主巻線パターンがない領域に対向するように配置され、前記１次主巻線パターンまたは前記２次主巻線パターンとの間で第２の電力伝送を行い、前記制御回路への電力供給を行う補助巻線パターンと、
   を有することを特徴とするスイッチング電源回路。

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