JP2007274759A

JP2007274759A - 電源

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Publication number: JP2007274759A
Application number: JP2006094143A
Authority: JP
Inventors: Atsushi Kimichi; 敦木道; Kazuya Suzuki; 和也鈴木
Original assignee: Origin Electric Co Ltd
Current assignee: Origin Electric Co Ltd
Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2007-10-18
Anticipated expiration: 2026-03-30
Also published as: JP4757683B2

Abstract

【課題】
スイッチング半導体素子のスイッチング時に発生するスパイク電圧を低減し、電力損失及び放射ノイズを小さくすること。
【解決手段】
プリント配線基板と、第１のトランスと、第２のトランスと、スイッチング半導体素子と、半導体整流素子と、平滑用回路と、フライホイール用半導体素子とを前記プリント配線基板に搭載してなる電源において、前記第１のトランスと前記第２のトランスとは所定の距離隔てて対向するように配置され、前記第１の半導体整流素子と前記第２の半導体整流素子は、前記第１のトランスと前記第２のトランスとの間に配置され、前記フライホイール用半導体素子は、前記第１のトランスと前記第２のトランスとの間に配置されると共に、前記第１の半導体整流素子と前記第２の半導体整流素子とが搭載される前記プリント配線基板の面とは反対の面に搭載されることを特徴とする電源。
【選択図】図１

Description

本発明は、複数個のトランスを備えるインバータやＤＣ−ＤＣコンバータなどの電源、特に電源回路を構成するパワー電子部品のプリント配線基板への配置に関する。

近年、ますます小型で薄型のＤＣ−ＤＣコンバータなど電源への要求が高まっており、このような電源の場合には、１次巻線と２次巻線とがプリント板に螺旋状に形成された導電パターンからなるプリントコイルとそのプリントコイルを両側から挟む背高の低いコアとを組み合わせてなるプリントコイルトランスを用いることが多い（例えば、特許文献１、２参照）。このようなプリントコイルトランスを用いた従来の電源は比較的出力容量の小さなものに限られている。しかし、比較的出力電流容量の大きなＤＣ−ＤＣコンバータのような電源にあっても、小型化は勿論のこと、大幅な薄型化を求められる場合が増えてきている。このような電源の場合には、ＭＯＳＦＥＴ、半導体整流素子、コンデンサ、抵抗器、フライホイール用半導体素子などの電子部品を搭載するプリント配線基板として多層のプリント単板を積層してなるプリント配線基板を用い、そのプリント配線基板の一部分の面域にそれぞれのトランスや平滑用インダクタの巻線を導電パターンで形成すると共に、その導電パターンと薄型のコアとを組み合わせている。

出力電流容量の関係からトランスを２個又は４個など偶数個備える構成の従来の電源にあっては、多層のプリント配線基板にトランスの個数に見合った１次巻線と２次巻線となる導電パターンをそれぞれ形成しているので、多層のプリント配線基板におけるトランス巻線の占有面積が比較的大きくなり、各電子部品間を接続する配線パターン、特に２次側の半導体整流素子、フライホイール用半導体素子、平滑用コンデンサ、平滑用インダクタなどの間を接続する配線パターンが長くなる。したがって、配線パターンの占有面積が大きくなり、必然的に寄生インダクタンスが大きくなる。このような多層のプリント配線基板に電子部品を搭載して構成される電源にあっては、特に高周波化が進んでいるために、寄生インダクタンスの影響が大きい。
実開平０６−７９１２７号公報特開平０５−１５９９５１号公報

このような従来の電源においても、寄生インダクタンスを低減するための種々の工夫がなされているが、電子部品の配置に関して言えば、複数のトランスを挟む形で、スイッチング半導体素子など１次側の電子部品と半導体整流素子などの２次側電子部品との間にトランスを位置させる形で配置、つまり、トランスを中心にその両側に１次側電子部品と２次側電子部品とを配置しているので、寄生インダクタンスを十分に小さくすることができなかった。したがって、ＭＯＳＦＥＴのような１次側のスイッチング半導体素子が高周波でスイッチング動作を行うたびに、寄生インダクタンスの影響によってスパイク電圧Ｖｓが発生する。スパイク電圧Ｖｓは、寄生インダクタンスをＬ、電流変化分をｄｉ、遷移時間をｄｔとするとき、Ｖｓ＝Ｌ×ｄｉ／ｄｔとなる。この式から明らかなように、周波数を同じであるとすれば、寄生インダクタンスが大きいほどスパイク電圧Ｖｓが大きくなり、放射のイズが大きくなるばかりでなく、前記スイッチング半導体素子にかかる電圧が大きくなり、スイッチング電力損失Ｐｓが大きくなる。前記スイッチング半導体素子がオンオフするスイッチング電流をＩ、スイッチング周波数をｆ、定数をαとするとき、電力損失Ｐｓは、Ｐｓ＝α×（Ｖｓ×Ｉ×ｄｔ×ｆ）となり、スパイク電圧Ｖｓが大きくなると、電力損失Ｐｓが増大するのは勿論であるが、電流Ｉが大きければ電力損失Ｐｓは更に増大する。このことから、１次巻線の巻数に比べて２次巻線の巻数が少ないトランスを用いている電源、つまり１次側電流に比べて２次側電流が大きな電源にあっては、トランスの２次側回路の寄生インダクタンスを低減、特に２次側電流が断続して流れるループを極力短くすることがそのループの寄生インダクタンスの低減につながり、電力損失Ｐｓを有効に低減することになる。そのループはトランスの２次巻線から平滑用インダクタまでの間の回路と考えることができる。

したがって、本発明は前述の問題点を解決するために、前述のようなプリントコイルを用いた２組のトランス（２ｎ個）間に２次側における半導体整流素子、フライホイール用半導体素子を配置することによって、２次側回路における配線パターン、特に２次側電流が断続して流れるループを短くし、寄生インダクタンスを小さくすることを主目的としている。これによってスイッチング半導体素子のスイッチング損失及び放射ノイズを小さくしている。

第１の発明は、プリント配線基板と、そのプリント配線基板に形成された第１の導電パターンからなる第１の１次巻線と第２の導電パターンからなって前記第１の１次巻線に比べて巻数が少ない第１の２次巻線とこれら第１の１次巻線、第１の２次巻線に組み合わされた第１のコアとを有する第１のトランスと、前記プリント配線基板に形成された第３の導電パターンからなる第２の１次巻線と第４の導電パターンからなって前記第２の１次巻線に比べて巻数が少ない第２の２次巻線とこれら第２の１次巻線、第２の２次巻線に組み合わされた第２のコアとを有する第２のトランスと、前記第１の１次巻線に接続されている第１のスイッチング半導体素子と、前記第２の１次巻線に接続されている第２のスイッチング半導体素子と、前記第１の２次巻線に接続されている第１の半導体整流素子と、前記第２の２次巻線に接続されている第２の半導体整流素子と、前記第１の半導体整流素子と前記第２の半導体整流素子の直流出力側に接続された平滑用インダクタと平滑用コンデンサとからなる平滑用回路と、前記平滑用インダクタに蓄えられたエネルギーを循環するフライホイール用半導体素子とを前記プリント配線基板に搭載してなる電源において、前記第１のトランスと前記第２のトランスとは所定の距離を隔てて対向するように配置され、前記第１の半導体整流素子と前記第２の半導体整流素子は、前記第１のトランスと前記第２のトランスとの間に配置され、前記フライホイール用半導体素子は、前記第１のトランスと前記第２のトランスとの間に配置されると共に、前記第１の半導体整流素子と前記第２の半導体整流素子とが搭載される前記プリント配線基板の面とは反対の面に搭載されることを特徴とする電源を提供する。

第２の発明は、前記第１の発明において、前記第１の半導体整流素子が搭載される第１の導電パッドは、前記第１のトランスと前記第２のトランスとの間における前記プリント配線基板の一方の面に形成されると共に、前記第１の２次巻線を形成する前記第２の導電パターンに接続され、前記第２の半導体整流素子が搭載される第２の導電パッドは、前記第１のトランスと前記第２のトランスとの間における前記プリント配線基板の一方の面に形成されると共に、前記第２の２次巻線を形成する前記第４の導電パターンに接続され、前記フライホイール用半導体素子が搭載される第３の導電パッドは、前記第１のトランスと前記第２のトランスとの間における前記プリント配線基板の他方の面に形成されると共に、前記第１の２次巻線及び第２の２次巻線をそれぞれ形成する前記第２の導電パターン及び第４の導電パターンに接続されることを特徴とする電源提供する。

第３の発明は、前記第１の発明又は前記第２の発明において、前記プリント配線基板に形成された第５の導電パターンからなる第３の１次巻線と第６の導電パターンからなって前記第３の１次巻線に比べて巻数が少ない第３の２次巻線とこれら第３の１次巻線、第３の２次巻線に組み合わされた第３のコアとを有する第３のトランスと、前記プリント基板に形成された第７の導電パターンからなる第４の１次巻線と第８の導電パターンからなって前記第４の１次巻線に比べて巻数が少ない第４の２次巻線とこれら第４の１次巻線、第４の２次巻線に組み合わされた第４のコアとを有する第４のトランスと、前記第３の１次巻線に接続されている第３のスイッチング半導体素子と、前記第４の１次巻線に接続されている第４のスイッチング半導体素子と、前記第３の２次巻線に接続されている第３の半導体整流素子と、前記第４の２次巻線に接続されている第４の半導体整流素子とが前記プリント配線基板に付加され、前記第３のトランスは前記第１のトランスに整列配置され、前記第４のトランスは前記第２のトランスに整列配置され、前記第１の半導体整流素子ないし前記第４の半導体整流素子は、前記第１のトランス及び前記第３のトランスと前記第２のトランス及び前記第４のトランスとの間に配置され、前記フライホイール半導体素子は、前記第１のトランス及び前記第３のトランスと前記第２のトランス及び前記第４のトランスとの間に配置されると共に、前記第１の半導体整流素子ないし前記第４の半導体整流素子が搭載される前記プリント配線基板の面とは反対の面に搭載されることを特徴とする電源を提供する。

第４の発明は、前記第１の発明ないし前記第３の発明のいずれかにおいて、前記プリント配線基板は積層されている複数のプリント単板から形成され、これらプリント単板の内、内側に位置するプリント単板には前記トランスの前記１次巻線を形成する螺旋状の導電パターンが形成され、両外側に位置するプリント単板には前記トランスの前記２次巻線を形成する幅広の導電パターンが前記１次巻線を形成する前記螺旋状の導電パターンを両側から挟むように形成されていることを特徴とする電源を提供する。

前記第１の発明ないし前記第３の発明によれば、特にトランスの２次側回路における寄生インダクタンスを小さくすることによって、スイッチング半導体素子のスイッチング時に発生するスパイク電圧を低減し、スパイク電圧による電力損失及び放射ノイズを小さくすることができる。

前記第４の発明によれば、前記第１の発明ないし前記第３の発明によって得られる効果の他に、１次巻線と２次巻線間の電磁結合率を向上させることができ、また、２次巻線を形成する導電パターンを固定電位に接続すれば、別途シールド導体を備えることなく、１次巻線を２次巻線で静電シールドすることが可能であり、より放射ノイズを小さくすることができる。

[実施形態１]
図１ないし図３によって本発明の実施形態１に係る電源の実施形態１について説明する。図１は第１の電源１００の主要な電子部品の配置を示す図、図２は本発明の実施形態１に係る電源１００の回路構成を示す図、図３は多層のプリント配線基板を用いている電源１００を説明するための図であり、プリント配線基板の一部分を示している。図１（Ａ）はプリント配線基板の表面を示し、図１（Ｂ）はプリント配線基板の裏面を示している。先ず図２によりこの電源１００の回路構成の一例を説明すると、直流入力端子１と２とに直列に第１のトランス３の１次巻線３ａと第１のスイッチング用半導体素子４とが接続されている。同様に、入力端子１と２とに直列に第２のトランス５の１次巻線５ａと第２のスイッチング用半導体素子６とが接続され、１次巻線３ａとスイッチング用半導体素子４及び１次巻線５ａとスイッチング用半導体素子６は互いに並列に接続されている。スイッチング用半導体素子４、６はそれぞれ単体で示されているが、２個以上並列接続されているものでもよい。これらスイッチング用半導体素子４、６はＦＥＴ、トランジスタ、ＩＧＢＴなど制御信号によってオンオフが制御される半導体素子であれば特に制限されるものではない。

トランス３の２次巻線３ｂとトランス５の２次巻線５ｂとは互いに直列に接続され、２次巻線３ｂの他端には半導体整流素子７のアノードが直列に接続され、２次巻線５ｂの他端には半導体整流素子８のアノードが直列に接続されており、これら半導体整流素子７と８とのカソードが接続点Ａで互いに接続されている。２次巻線３ｂ、２次巻線５ｂは１ターンないし数ターン程度である。トランス３の２次巻線３ｂとトランス５の２次巻線５ｂとの接続点Ｂと接続点Ａの至近距離の接続点Ｃとの間にはフライホイール用半導体素子９が接続され、フライホイール用半導体素子９のカソードは平滑用インダクタ１０を介して一方の直流出力端子１１に接続されている。また、フライホイール用半導体素子９のアノードは他方の直流出力端子１２に接続され、直流出力端子１１と１２との間に平滑用コンデンサ１３が接続されている。

図２に示す回路において、電流値が大きくかつ電流が断続して流れるループは、太線で示すように、２次巻線３ｂの一端から半導体整流素子７を通してフライホイール用半導体素子９との接続点Ｃに至るまでの配線Ｘ１、２次巻線５ｂの一端から半導体整流素子８を通して接続点Ｃに至るまでの配線Ｘ２、前記接続点Ｂからフライホイール用半導体素子９を通して接続点Ｃに至るまでの配線Ｘ３、及び２次巻線３ｂと２次巻線５ｂとを接続する配線Ｙ１であり、これら配線Ｘ１〜Ｘ３、配線Ｙ１を極力短くすることが寄生インダクタンスによる電力損失及び放射ノイズの低減につながる。なお、スイッチング用半導体素子４、６の制御回路、電流検出回路、あるいは電圧検出回路などについては図示するのを省略している。また、半導体整流素子７と８、及びフライホイール用半導体素子９は整流用ＦＥＴからなる場合もあるが、この場合における整流用ＦＥＴの駆動回路についても図示するのを省略している。

この実施形態１では、図３に示すように、プリント配線基板２０が３枚のプリント単板２１、２２、２３からなる。プリント単板２２はプリント単板２１と２３との間に位置しており、プリント単板２２の両面には第１のトランス３の１次巻線３ａと２次巻線３ｂとを形成する導電パターン、第２のトランス５の１次巻線５ａと２次巻線５ｂとを形成する導電パターンが形成されている。プリント単板２１の表面はプリント配線基板２０の表面２０Ａを形成し、プリント単板２３の表面はプリント配線基板２０の裏面２０Ｂを形成する。プリント配線基板２０の表面２０Ａ及び裏面２０Ｂには電子部品が搭載される導電パッド、及びこれら導電パッドとトランス３、５のそれぞれの巻線を形成する導電パターン間などを接続する配線パターンが形成される。なお、配線パターンについては図示するのを省略しているが、必要に応じてプリント単板２２にも配線パターンを形成しても構わない。プリント単板２１〜２３はトランス３のコアを形成するコア部３Ａ１とコア部３Ａ２、トランス５のコアを形成するコア部５Ａ１とコア部５Ａ２のそれぞれの磁脚が挿通する挿通穴Ｈ１、Ｈ２、Ｈ３、Ｈ４などを有する。トランス３とトランス５とは同じ構造であるので、トランス５については詳述しない。図３では、見難くなるので、プリント単板２１、２２、２３に断面を示す斜線を入れていない。また、理解し易いようにトランス３、５の向きを図示のようにしたが、トランス３と５の形状によってトランス３のコア部３Ａ１、３Ａ２の向き及びトランス５のコア部５Ａ１、５Ａ２の向きを、図示とは９０度水平に回転させた方向、つまり紙面の表裏方向にしてもよく、配線パターンを短くできる方向を選択すればよい。

プリント単板２２の両面には、トランス３の１次巻線３ａの１／２をそれぞれ形成する螺旋状の導電パターン３ａＰ１と導電パターン３ａＰ２とが形成されている。導電パターン３ａｂＰ１と導電パターン３ａＰ２とは挿通穴Ｈ２を中心にしてそれぞれ必要な巻数の半分の螺旋状の導電パターンである。導電パターン３ａＰ１の一端と導電パターン３ａＰ２の一端とは図示しない通常の構造のスルーホールによって直列に接続され、導電パターン３ａＰ１と導電パターン３ａＰ２とで所望の巻数の１次巻線３ａを得ている。図示しないが、好ましくは導電パターン３ａＰ１と導電パターン３ａＰ２とが対面する面積を小さくするよう、プリント単板２２の表裏面に互いにずれて形成するのがよい。これによって１次巻線の静電容量を小さくすることができる。また、図示しないが、螺旋状の導電パターン３ａＰ１と導電パターン３ａＰ２とは内側に位置する導電パターンの幅を細くし、外側に位置する導電パターンの幅を広くすることにより、内側から外側まで一定幅の螺旋状導電パターンに比べて、ターン数が同じでも抵抗値の小さい巻線を得ることができる。なお、所望の巻数の導電パターンを形成することができれば、プリント単板２２のいずれかの片面に導電パターン３ａＰ１かあるいは導電パターン３ａＰ２が形成されているだけでもよい。

プリント単板２１の外面には、トランス３の２次巻線３ｂを形成する導電パターン３ｂＰ１が形成されている。例えば、導電パターン３ｂＰ１が１ターンの２次巻線３ｂを形成する場合には、導電パターン３ｂＰ１が挿通穴Ｈ２を中心にして、挿通穴Ｈ２と挿通穴Ｈ１又はＨ３との間隔にほぼ等しい幅で形成されたほぼ１ターンの幅広導体であることが好ましい。プリント単板２３の外面には、トランス３の２次巻線３ｂを形成する導電パターン３ｂＰ２が形成されている。導電パターン３ｂＰ２も挿通穴Ｈ２を中心にして形成されており、導電パターン３ｂＰ１と同じである。導電パターン３ｂＰ１と導電パターン３ｂＰ２とは、図示しない通常の構造のスルーホールによって両端で互いに接続されて並列になっている。したがって、導電パターン３ｂＰ１と３ｂＰ２とが前述した１ターンの幅広導体である場合には、螺旋状の導電パターン３ａＰ１と３ａＰ２とは、幅広導体である導電パターン３ｂＰ１と３ｂＰ２との間に挟まれており、１次巻線と２次巻線間の電磁結合率が向上するばかりでなく、導電パターン３ｂＰ１と３ｂＰ２とが固定電位に接続されれば、導電パターン３ｂＰ１と３ｂＰ２とによって静電シールドされる。つまり、別途シールド導体を設ける必要がない。

なお、導電パターン３ｂＰ１と導電パターン３ｂＰ２とは互いに直列になるように接続されていても勿論よい。トランス５は一部分だけが示されているに過ぎないが、半導体整流素子７、８を介してトランス３からできるだけ近い位置に配置される。トランス５はコア部５Ａ１とコア部５Ａ２、プリント単板２２の両面に形成されている螺旋状の導電パターン５ａＰ１と導電パターン５ａＰ２、及びプリント単板２１の外面に形成されている導電パターン５ｂＰ１とプリント単板２３の外面に形成されている導電パターン５ｂＰ２とからなる。また、導電パターン３ｂＰ１と３ｂＰ２とからなる２次巻線３ｂは、螺旋状の導電パターン３ａＰ１と３ａＰ２とからなる１次巻線３ａに比べて巻数が少ない。同様に、導電パターン５ｂＰ１と５ｂＰ２とからなる２次巻線５ｂは、螺旋状の導電パターン５ａＰ１と５ａＰ２とからなる１次巻線５ａに比べて巻数が少ない。

図１（Ａ）に示すプリント配線基板２０の表面２０Ａにおいて、スイッチング用半導体素子４の一方の主端子が接続されるように搭載される導電パッド４Ａがトランス３の至近距離に形成されている。導電パッド４Ａは、図示しない配線パターンを通して、導電パターン３ａＰ１と３ａＰ２とに直列に接続されている。導電パッド４Ａの近傍にはスイッチング用半導体素子４の他方の主端子とゲート端子とが接続される導電パッド４ｂ、４ｃが形成されている。スイッチング用半導体素子６も同様であり、スイッチング用半導体素子６の一方の主端子が接続されるように搭載される導電パッド６Ａは図示しない配線パターンによって螺旋状の導電パターン５ａＰ１と５ａＰ２とに直列に接続される。導電パッド６Ａの近傍には、スイッチング用半導体素子６の他方の主端子とゲート端子とが接続される導電パッド６ｂ、６ｃが形成されている。これら導電パッドとトランス巻線とを接続する不図示の１次側配線も極力短い方が寄生インダクタンスを低減できるので好ましいが、２次側電流に比べて１次側電流は小さいので、２次側の寄生インダクタンスに比べて１次側インダクタンスの影響は小さい。したがって、この実施形態１では２次側の寄生インダクタンス、特に前述した２次側の配線Ｘ１〜Ｘ３を極力短くする構造について述べる。

トランス３とトランス５との間におけるプリント配線基板２０の表面２０Ａ、つまりプリント単板２１の外面には、図１及び図３に示すように半導体整流素子７と８を搭載する導電パッドなども形成されている。この電源１００では１次側電流に比べて２次側電流が大きいので、半導体整流素子７として互いに並列接続されているダイオード７１と７２を用い、半導体整流素子８として互いに並列接続されているダイオード８１と８２を用いている。したがって、プリント配線基板２０の表面２０Ａにおけるトランス３の至近距離にダイオード７１、７２のアノードが接続されるようにそれぞれ搭載される導電パッド７１Ａ、７２Ａが形成され、それらの至近距離にダイオード７１、７２のカソードが接続される導電パッド７１ａ、７２ａが形成されている。また、プリント配線基板２０の表面２０Ａにおけるトランス５の至近距離にダイオード８１、８２のアノードが接続されるようにそれぞれ搭載される導電パッド８１Ａ、８２Ａが形成され、それらの至近距離にダイオード８１、８２のカソードが接続される導電パッド８１ａ、８２ａが形成されている。

また、トランス３とトランス５との間におけるプリント配線基板２０の裏面２０Ｂには、トランス３とトランス５との間にフライホイール用半導体素子９を搭載する導電パッドが形成される。フライホイール用半導体素子９は互いに並列接続されるダイオード９１と９２とからなり、ダイオード９１と９２のアノードがそれぞれの導電パッド９１Ａ、９２Ａに接続される。ダイオード９１と９２のカソードは導電パッド９１Ａ、９２Ａ近傍にそれぞれ形成されている導電パッド９１ａ、９２ａに接続される。導電パッド９１Ａ、９２Ａは、トランス３の２次巻線３ｂを形成する導電パターン３ｂＰ１、３ｂＰ２とトランス５の２次巻線５ｂを形成する導電パターン５ｂＰ１、５ｂＰ２とを接続する配線パターン９Ｐにスルーホール９１Ｔ、９２Ｔを通して至近距離で接続、又は配線パターン９０Ｐがプリント配線基板２０の裏面２０Ｂに形成されている場合には、配線パターン９Ｐ上に接続される。なお、配線パターン９０Ｐは、図２の配線Ｘ３に相当する。

ここで、導電パッド７１Ａと７２Ａ、導電パッド８１Ａと８２Ａ、導電パッド７１ａと７２ａ、導電パッド８１ａと８２ａ、導電パッド９１Ａと９２Ａ、導電パッド９１ａと９２ａはそれぞれ単一のものであってもよい。また、半導体整流素子７、８はそれぞれ単一のダイオード、あるいは単一の整流用ＦＥＴでもよい。半導体整流素子７、８が整流用ＦＥＴからなる場合には、ゲートを接続するための導電パッドが追加される。トランス３と導電パッド７１Ａ、７２Ａとの間の距離は、トランス５と導電パッド８１Ａと８２Ａとの間の距離とほとんど同じであって極めて短くなっており、また、導電パッド７１ａ、７２ａと導電パッド８１ａ、８２ａとは実際には短絡されるので単体でもよいから、トランス３とトランス５及び半導体整流素子７と８のカソード間の配線パターンを極めて短くできることは明らかである。なお、実施形態１の電源１００では第１のトランス３の２次巻線３ｂと第２のトランス５の２次巻線５ｂとを直列接続したが、更に直流出力電圧が低くてもよい場合には２次巻線３ｂと２次巻線５ｂとを並列接続してなる電源としてもよく、前述と同じ効果が得られる。したがって、この実施形態１では特に前述した２次側の配線Ｘ１〜Ｘ３を極力短くできるので、２次側の寄生インダクタンスを最小にすることができる。この実施形態１では、配線Ｙ１はほぼ第１のトランス３と第２のトランス５との間の間隔に等しい長さとなる。

[実施形態２]
図４ないし図６によって、電源１００に比べて出力容量の増大が可能な実施形態２に係る電源２００について説明する。図４は本発明の実施形態２に係る電源２００の回路構成を示す図、図５は第２の電源２００の主要な電子部品の配置を示す図、図６は多層のプリント配線基板を用いている電源２００を説明するための図であり、プリント配線基板の一部分を示している。図５（Ａ）はプリント配線基板の表面２０Ａを示し、図５（Ｂ）はプリント配線基板の裏面２０Ｂを示している。図４ないし図６において、図１ないし図３で用いた記号と同じ記号のものは同じ名称の部材を示すものとする。先ず、図４によりこの電源２００の回路構成の一例を説明すると、第１のトランス３と第２のトランス５とに対して第３のトランス３’と第４のトランス５’とが並列配置になるようにプリント配線基板２０に配置、接続されている。つまり、トランス３’の１次巻線３’ａ、トランス５’の１次巻線５’ａはトランス３の１次巻線３ａ、トランス５の１次巻線５ａと互いに並列になるように直流入力端子１と２との間に接続されている。トランス３’の１次巻線３’ａと直列に第３のスイッチング用半導体素子４’が接続され、トランス５’の１次巻線５’ａと直列に第４のスイッチング用半導体素子６’が接続されている。トランス３’の２次巻線３’ｂとトランス５’の２次巻線５’ｂとは互いに直列になるように接続点Ｂ’で接続されると共に、トランス３の２次巻線３ｂとトランス５の２次巻線５ｂとに対して並列になるように接続点Ｄ、接続点Ｅで接続されている。なお、スイッチング用半導体素子４’と６’とはスイッチング半導体素子４と６と同様なものである。なお、２次巻線３’ｂと２次巻線５’ｂとは２次巻線３ｂと２次巻線５ｂと同様に１ターンないし数ターン程度の巻数であることが好ましい。

図４に示す回路において、電流値が大きくかつ電流が断続して流れるループは、太線で示すように、２次巻線３ｂの一端からフライホイール用半導体素子９のカソード側との接続点Ｃに至るまでの配線Ｘ１、２次巻線５ｂの一端から半導体整流素子７及びフライホイール用半導体素子９を通して接続点Ｃに至るまでの配線Ｘ２、２次巻線３ｂと２次巻線５ｂとを接続する配線Ｙ１、トランス３’の２次巻線３’ｂの一端から配線Ｘ１との接続点Ｄに至るまでの配線Ｘ３、トランス５’の２次巻線５’ｂから半導体整流素子８を通して接続点Ｅに至るまでの配線Ｘ４、２次巻線３’ｂと２次巻線５’ｂとを接続する配線Ｙ２である。大きな電流が断続して流れるこれら配線Ｘ１〜Ｘ４、及び配線Ｙ１、Ｙ２を極力短くすることが、特に寄生インダクタンスによる電圧スパイク及び放射ノイズの低減につながるので、実施形態２の電源２００ではこれら配線Ｘ１〜Ｘ４、及び配線Ｙ１、Ｙ２が最小になるように構成されている。

図５に示すように、トランス３、５はプリント配線基板２０上に至近距離で一列になるように配列され、トランス３、５の外側にこれらに整列するようにスイッチング用半導体素子４、６がプリント配線基板２０の表面２０Ａにそれぞれ配置される。同様に、トランス３’、５’はプリント配線基板２０上に至近距離で一列になるように配列され、トランス３’、５’の外側にこれらに整列するようにスイッチング用半導体素子４’、６’がプリント配線基板２０の表面２０Ａにそれぞれ配置される。スイッチング用半導体素子４が搭載される導電パッド４Ａはトランス３の至近距離に形成され、導電パッド４Ａの近傍には導電パッド４ｂ、４ｃが形成されている。同様に、スイッチング用半導体素子６が搭載される導電パッド６Ａはトランス５の至近距離に形成され、導電パッド６Ａの近傍には導電パッド６ｂ、６ｃが形成されている。また、スイッチング用半導体素子４’が搭載される導電パッド４’Ａはトランス３’の至近距離に形成され、導電パッド４’Ａの近傍には導電パッド４’ｂ、４’ｃが形成されている。同様に、スイッチング用半導体素子６’が搭載される導電パッド６’Ａはトランス５’の至近距離に形成され、導電パッド６’Ａの近傍には導電パッド６’ｂ、６’ｃが形成されている。

トランス３、５とトランス３’、５’との間おけるプリント配線基板２０の表面２０Ａに第１の半導体整流素子７、第２の半導体整流素子８が配置される一方で、プリント配線基板２０の裏面２０Ｂにはフライホイール用半導体素子９が配置される。つまり、トランス３、５とトランス３’、５’との間隔は半導体整流素子７、８及びフライホイール用半導体素子９を配置できる最低限の距離であることが好ましい。半導体整流素子７は互いに並列接続された３個のダイオード７１、７２、７３と、ダイオード７１、７２、７３のカソードがそれぞれ接続されるように搭載される導電パッド７１Ａ、７２Ａ、７３Ａと、導電パッド７１Ａ、７２Ａ、７３Ａの近傍にそれぞれ２個ずつ形成された導電パッド７１ａ、７２ａ、７３ａとからなる。半導体整流素子８も同様であり、互いに並列接続された３個のダイオード８１、８２、８３と、ダイオード８１、８２、８３のカソードがそれぞれ接続されるように搭載される導電パッド８１Ａ、８２Ａ、８３Ａと、導電パッド８１Ａ、８２Ａ、８３Ａの近傍にそれぞれ２個ずつ形成された導電パッド８１ａ、８２ａ、８３ａとからなる。なお、導電パッド７１Ａ、７２Ａ、７３Ａ、及び導電パッド８１Ａ、８２Ａ、８３Ａは単一の導電パターンで形成されてもよい。また、ダイオード７１、７２、７３とダイオード８１、８２、８３のそれぞれのアノード端子となる導電パッド７１ａ、７２ａ、７３ａと、導電パッド８１ａ、８２ａ、８３ａはそれぞれ単一の導電パターンで形成されていてもよい。さらに、それら単一の導電パターンを共通にして一つの導電パターンとしてもよい。

プリント配線基板２０の裏面２０Ｂに配置されるフライホイール用半導体素子９は、互いに並列接続された３個のダイオード９１、９２、９３と、プリント配線基板２０の裏面２０Ｂにおいてトランス３’、５’とトランス３、５との間に形成されている導電パッド９１Ａ、９２Ａ、９３Ａと、導電パッド９１Ａ、９２Ａ、９３Ａの近傍にそれぞれ２個ずつ形成された導電パッド９１ａ、９２ａ、９３ａとからなる。ダイオード９１、９２、９３はカソードが接続されるように導電パッド９１Ａ、９２Ａ、９３Ａそれぞれに搭載される。ダイオード９１、９２、９３のアノードは、導電パッド９１ａ、９２ａ、９３ａそれぞれに接続される。なお、導電パッド９１Ａ、９２Ａ、９３Ａ、及び導電パッド９１ａ、９２ａ、９３ａはそれぞれ単一のパッドで形成されていてもよい。また、半導体整流素子７、８及びフライホイール用半導体素子９はそれぞれ単体のダイオード又は整流用ＦＥＴでもよく、あるいは任意の個数を並列接続したものでもよい。平滑用インダクタ１０、平滑用コンデンサ１３については実施形態１と同様であるので、説明を省略する。

この第２の電源２００では、図６に示すように積層された５枚のプリント単板２１〜２５を用いたプリント配線基板２０を用いている。図６において、図３で用いた記号と同じ記号は同一の名称の部材を示すものとする。プリント単板２１の外面はプリント配線基板２０の表面２０Ａを形成し、プリント単板２５の外面はプリント配線基板２０の裏面２０Ｂを形成する。プリント配線基板２０の表面２０Ａ、及び裏面２０Ｂへの各導電パッド、及び電子部品の配置については実施形態１で既に述べたのとほぼ同様であるので、主にトランス３、５、３’、５’について述べる。トランス３、５、３’、５’は同一の構造であるので、主としてトランス５、５’について説明する。プリント単板２１〜２５はトランス５のコアを形成するコア部５Ａ１とコア部５Ａ２、トランス５’などのコアを形成するコア部５’Ａ１とコア部５’Ａ２のそれぞれの磁脚が挿通する挿通穴Ｈ２、Ｈ３、Ｈ４、Ｈ５などを有する。中間に位置するプリント単板２３の両面には、トランス５の１次巻線５ａを形成する螺旋状の導電パターン５ａＰ１と導電パターン５ａＰ２とが形成されている。導電パターン５ａＰ１と導電パターン５ａＰ２とは挿通穴Ｈ２を中心にしてそれぞれ必要な巻数の半分、例えば９ターンの巻線をそれぞれ形成する螺旋状の導電パターンである。

導電パターン５ａＰ１の一端と導電パターン５ａＰ２の一端とは図示しない通常の構造のスルーホールによって直列に接続され、導電パターン５ａＰ１と導電パターン５ａＰ２とで所望のターン数、例えば１８ターンの１次巻線５ａを得ている。図示しないが、好ましくは導電パターン５ａＰ１と導電パターン５ａＰ２とが対面する面積を小さくするよう、プリント単板２３の表裏面に互いにずれて形成するのがよい。これによって１次巻線の静電容量を小さくすることができる。また、図示しないが、螺旋状の導電パターン５ａＰ１と導電パターン５ａＰ２とは内側に位置する導電パターンの幅を狭くし、外側に位置する導電パターンの幅を広くすることにより、内側から外側まで一定幅の螺旋状導電パターンに比べて、ターン数が同じでも抵抗値の小さい巻線を得ることができる。なお、所望の巻数の導電パターンを形成することができれば、プリント単板２３のいずれかの片面に導電パターン５ａＰ１かあるいは導電パターン５ａＰ２を形成するだけでもよい。

図６において、プリント単板２１の外面及びプリント単板２２の上面、つまりプリント単板２１と２２との間には、トランス５の２次巻線５ｂを形成する導電パターン５ｂＰ１、５ｂＰ２がそれぞれ形成されている。例えば、導電パターン５ｂＰ１、５ｂＰ２は挿通穴Ｈ２を中心にして形成されたほぼ１ターンの幅広導体である。また、プリント単板２５の外面、及びプリント単板２４の下面、つまりプリント単板２４と２５との間には、トランス５の２次巻線５ｂを形成する導電パターン５ｂＰ３、５ｂＰ４がそれぞれ形成されている。導電パターン５ｂＰ３、５ｂＰ４も挿通穴Ｈ２を中心にして形成されたほぼ１ターンの幅広導体である。導電パターン５ｂＰ１と導電パターン５ｂＰ２とは、図示しない通常の構造のスルーホールによって両端で互いに接続されて並列になっている。同様に、導電パターン５ｂＰ３と導電パターン５ｂＰ４とは、図示しない通常の構造のスルーホールによって両端で互いに接続されて並列になっている。そして、導電パターン５ｂＰ１、５ｂＰ２と導電パターン５ｂＰ３、５ｂＰ４とは互いに直列となるように、図示しない通常の構造のスルーホールによって接続されている。したがって、トランス５の２次巻線５ｂはほぼ２ターンの巻数となる。

ほぼ１ターンの導電パターン５ｂＰ１、５ｂＰ２、５ｂＰ３、５ｂＰ４は、トランス５の磁脚が挿通する挿通穴間、例えば挿通穴Ｈ２と挿通穴Ｈ３との間隔にほぼ等しい幅を有する幅広導体である。１次巻線５ａを形成する導電パターン５ａＰ１と導電パターン５ａＰ２とは、２次巻線５ｂを形成する導電パターン５ｂＰ１、導電パターン５ｂＰ２と導電パターン５ｂＰ３、５ｂＰ４との間に挟まれており、１次巻線と２次巻線間の電磁結合率を向上させるだけでなく、導電パターン５ｂＰ１、５ｂＰ２、５ｂＰ３、５ｂＰ４が固定電位に接続されれば、導電パターン５ｂＰ１、５ｂＰ２、５ｂＰ３、５ｂＰ４によって静電シールドされ、別途シールド導体を設ける必要がない。なお、導電パターン５ｂＰ１と５ｂＰ２、あるいは導電パターン５ｂＰ３と５ｂＰ４とは互いに直列になるように接続されていても勿論よい。トランス５は、プリント配線基板２０の表面２０Ａ上の半導体整流素子７、８、及びプリント配線基板２０の裏面２０Ｂ上のフライホイール用半導体素子９を介してトランス５’からできるだけ近い位置に配置されると共に、トランス３からもできるだけ近い位置に配置される。同様に、トランス５’はコアを形成するコア部５’Ａ１とコア部５’Ａ２、中間のプリント単板２３の両面に形成されて１次巻線５’ａを形成する螺旋状の導電パターン５’ａＰ１と５’ａＰ２、プリント単板２１、２２に形成されて２次巻線５’ｂの半分を形成する導電パターン５’ｂＰ１と５’ｂＰ２、及びプリント単板２４、２５に形成されて２次巻線５’ｂの半分を形成する導電パターン５’ｂＰ３と５’ｂＰ４からなる。

トランス３、５とトランス３’、５’との間おけるプリント配線基板２０の表面２０Ａに第１の半導体整流素子７、第２の半導体整流素子８が配置される一方で、プリント配線基板２０の裏面２０Ｂにはフライホイール用半導体素子９が配置されていることについては既に図５を用いて説明した。図６では、トランス５と５’との間におけるプリント配線基板２０の表面２０Ａ、つまりプリント単板２１の上面に、導電パッド７１Ａと８１Ａ、それらの間に形成された導電パッド７１ａと８１ａ、及び導電パッド７１Ａと８１Ａのそれぞれに搭載されているダイオード７１、８１を示している。導電パッド７１Ａにはダイオード７１のカソードが接続され、アノードは導電パッド７１ａに接続され、導電パッド８１Ａにはダイオード８１のカソードが接続され、アノードは導電パッド８１ａに接続されている。導電パッド７１Ａは、不図示の短い配線パターンによりトランス５の２次巻線５ｂを形成する導電パターン５ｂＰ１又は５ｂＰ２に接続され、導電パッド７２Ａ、７３Ａも同様である。また、導電パッド８１Ａは、不図示の短い配線パターンによりトランス５’の２次巻線５’ｂを形成する導電パターン５’ｂＰ１又は５’ｂＰ２に接続され、導電パッド８２Ａ、８３Ａも同様である。導電パッド７１ａ、８３ａなどは不図示の短い配線パターンで共通に接続されている。

図６では、トランス５と５’との間におけるプリント配線基板２０の裏面２０Ｂ、つまりプリント単板２５の下面には、フライホイール用半導体素子９の導電パッド９１Ａ、９２Ａ、９３Ａが形成されている。フライホイール用半導体素子９のダイオード９１、９２、９３は、それらのカソードが導電パッド９１Ａ、９２Ａ、９３Ａにそれぞれ接続されている。導電パッド９１Ａ、９２Ａ、９３Ａは、不図示の短い共通の配線パターンにより、トランス３の２次巻線３ｂを形成する不図示の導電パターンに接続される。したがって、配線Ｘ１に相当する配線パターンを短くできることは明らかである。ダイオード９１、９２、９３のアノードがそれぞれ接続される導電パッド９１ａ、９２ａ、９３ａ（図５）は、導電パッド７１ａ、８３ａなどを共通に接続する不図示の短い前記配線パターンに接続される。ここで、半導体整流素子７、８及びフライホイール用半導体素子９は、トランス３、５とトランス３’、５’との間に、プリント配線基板２０の表裏を利用して集中して配置されているため、導電パッド９１ａ、９２ａ、９３ａと導電パッド７１ａ、８３ａなどをプリント配線基板２０の内部を通して至近距離で接続することができる。図６では、それらの配線を図示するのを省略している。したがって、配線Ｘ２、Ｘ４にそれぞれ相当する配線パターンを短くできることは明らかである。また、配線Ｘ３に相当する配線パターンを短くでき、配線Ｙ１、Ｙ２にそれぞれ相当する配線パターンを短くできるので、２次側の寄生インダクタンスを最小にすることができる。

次に、電源２００と従来の回路配置の電源との電力損失を比較した。従来の回路配置としては、スイッチング半導体素子４、６、４’、６’の次にトランス３、５、３’、５’、その後に、半導体整流素子７、８及びフライホイール用半導体素子９、更にその後段に平滑用インダクタ１０と平滑用コンデンサ１３とを順番に配置した構成である。電源２００と従来の回路配置の電源におけるスイッチング半導体素子４、６、４’、６’、半導体整流素子７、８及びフライホイール用半導体素子９には、それぞれ並列に抵抗とコンデンサとを直列接続してなるＣＲスナバ回路を並列接続した。そして、電源２００と従来の回路配置の電源のそれぞれにおけるそれらＣＲスナバ回路による電力損失の和を求めた。その結果、実施形態２の電源２００では定格出力で電力損失が１２．７９Ｗであったのに対して、従来の回路配置の電源では同じ定格出力で電力損失が１８．９９Ｗであった。実施形態２の電源２００では、従来の回路配置の電源に対して２４．７％程度、スナバ電力損失が低減された。このスナバ電力損失の低減は寄生インダクタンスの低減によって電圧スパイクが低減したことが理由と考えられる。図示しないが、このことは電圧波形を測定したところ電圧スパイクが小さくなっていることから明らかである。

実施形態１ではトランス３の２次巻線３ｂとトランス５の２次巻線５ｂとを直列接続したが、並列接続しても勿論よい。また、実施形態２においてもトランスの３の２次巻線３ｂとトランス５の２次巻線５ｂとを並列接続してもよく、トランスの３’の２次巻線３’ｂとトランス５’の２次巻線５’ｂとを並列接続しても勿論よい。１次側回路は、スイッチング半導体素子に代えてフルブリッジインバータ又はハーフブリッジインバータなど任意の回路構成のインバータでもよく、トランスの１次巻線は直列又は並列であっても構わない。また、本発明はプリント配線基板を構成するプリント単板の枚数及び導電パターン及び配線パターンの層数に制限されない。トランスが６個以上で、それらの２次巻線が全て並列、又は直列と並列の組み合わせであってもよい。

本発明の実施形態１に係る電源１００の主要な電子部品の配置を示す図である。実施形態１に係る電源１００の回路構成を示す図である。実施形態１に係る電源１００におけるプリント配線基板のトランス部分の構成を説明するための図である。本発明の実施形態２に係る電源２００の回路構成を示す図である。実施形態２に係る電源２００の主要な電子部品の配置を示す図である。実施形態２に係る電源２００におけるプリント配線基板のトランス部分の構成を説明するための図である。

符号の説明

１、２・・・直流入力端子
３、３’・・・トランス
３ａ、３ａ’・・・トランス３、３’の１次巻線
３ｂ、３ｂ’・・・トランス３、３’の２次巻線
３ａＰ１、３ａＰ２・・・トランス３の１次巻線を形成する導電パターン
３ｂＰ１、３ｂＰ２・・・トランス３の２次巻線を形成する導電パターン
３Ａ１、３Ａ２・・・トランス３のコア部
４、４’・・・スイッチング半導体素子
４Ａ、４’Ａ・・・スイッチング半導体素子４、４’の導電パッド
４ｂ、４ｃ・・・スイッチング半導体素子４の導電パッド
４’ｂ、４’ｃ・・・スイッチング半導体素子４’の導電パッド
５、５’・・・トランス
５ａ、５ａ’・・・トランス５、５’の１次巻線
５ｂ、５ｂ’・・・トランス５、５’の２次巻線
５ａＰ１、５ａＰ２・・・トランス５の１次巻線を形成する導電パターン
５ｂＰ１、５ｂＰ２・・・トランス３の２次巻線を形成する導電パターン
５Ａ１、５Ａ２・・・トランス５のコア部
６、６’・・・スイッチング半導体素子
６Ａ、６’Ａ・・・スイッチング半導体素子６、６’の導電パッド
６ｂ、６ｃ・・・スイッチング半導体素子６の導電パッド
６’ｂ、６’ｃ・・・スイッチング半導体素子６’の導電パッド
７、８・・・第１、第２の半導体整流素子
７１、７２・・・半導体整流素子７のダイオード
７１Ａ、７２Ａ・・・ダイオード７１、７２の導電パッド
７１ａ、７２ａ・・・ダイオード７１、７２の導電パッド
８１、８２・・・半導体整流素子８のダイオード
８１Ａ、８２Ａ・・・ダイオード８１、８２の導電パッド
８１ａ、８２ａ・・・ダイオード８１、８２の導電パッド
９・・・フライホイール用半導体素子
９０Ｐ・・・配線パターン
９１、９２・・・フライホイール用半導体素子のダイオード
９１Ａ、９２Ａ・・・ダイオード９１、９２の導電パッド
９１ａ、９２ａ・・・ダイオード９１、９２の導電パッド
９１Ｔ、９２Ｔ・・・スルーホール
１０・・・平滑用インダクタ
１１、１２・・・直流出力端子
１３・・・平滑用コンデンサ
２０・・・プリント配線基板
２０Ａ・・・プリント配線基板２０の表面
２０Ｂ・・・プリント配線基板２０の裏面
２１、２２、２３・・・プリント単板

Claims

プリント配線基板と、該プリント配線基板に形成された第１の導電パターンからなる第１の１次巻線と第２の導電パターンからなって前記第１の１次巻線に比べて巻数が少ない第１の２次巻線とこれら第１の１次巻線、第１の２次巻線に組み合わされた第１のコアとを有する第１のトランスと、前記プリント配線基板に形成された第３の導電パターンからなる第２の１次巻線と第４の導電パターンからなって前記第２の１次巻線に比べて巻数が少ない第２の２次巻線とこれら第２の１次巻線、第２の２次巻線に組み合わされた第２のコアとを有する第２のトランスと、前記第１の１次巻線に接続されている第１のスイッチング半導体素子と、前記第２の１次巻線に接続されている第２のスイッチング半導体素子と、前記第１の２次巻線に接続されている第１の半導体整流素子と、前記第２の２次巻線に接続されている第２の半導体整流素子と、前記第１の半導体整流素子と前記第２の半導体整流素子の直流出力側に接続された平滑用インダクタと平滑用コンデンサとからなる平滑用回路と、前記平滑用インダクタに蓄えられたエネルギーを循環するフライホイール用半導体素子とを前記プリント配線基板に搭載してなる電源において、
前記第１のトランスと前記第２のトランスとは所定の距離を隔てて対向するように配置され、
前記第１の半導体整流素子と前記第２の半導体整流素子は、前記第１のトランスと前記第２のトランスとの間に配置され、
前記フライホイール用半導体素子は、前記第１のトランスと前記第２のトランスとの間に配置されると共に、前記第１の半導体整流素子と前記第２の半導体整流素子とが搭載される前記プリント配線基板の面とは反対の面に搭載されることを特徴とする電源。
請求項１において、
前記第１の半導体整流素子が搭載される第１の導電パッドは、前記第１のトランスと前記第２のトランスとの間における前記プリント配線基板の一方の面に形成されると共に、前記第１の２次巻線を形成する前記第２の導電パターンに接続され、
前記第２の半導体整流素子が搭載される第２の導電パッドは、前記第１のトランスと前記第２のトランスとの間における前記プリント配線基板の一方の面に形成されると共に、前記第２の２次巻線を形成する前記第４の導電パターンに接続され、
前記フライホイール用半導体素子が搭載される第３の導電パッドは、前記第１のトランスと前記第２のトランスとの間における前記プリント配線基板の他方の面に形成されると共に、前記第１の２次巻線及び第２の２次巻線をそれぞれ形成する前記第２導電パターン及び第４の導電パターンに接続されることを特徴とする電源。
請求項１又は請求項２において、
前記プリント配線基板に形成された第５の導電パターンからなる第３の１次巻線と第６の導電パターンからなって前記第３の１次巻線に比べて巻数が少ない第３の２次巻線とこれら第３の１次巻線、第３の２次巻線に組み合わされた第３のコアとを有する第３のトランスと、前記プリント基板に形成された第７の導電パターンからなる第４の１次巻線と第８の導電パターンからなって前記第４の１次巻線に比べて巻数が少ない第４の２次巻線とこれら第４の１次巻線、第４の２次巻線に組み合わされた第４のコアとを有する第４のトランスと、前記第３の１次巻線に接続されている第３のスイッチング半導体素子と、前記第４の１次巻線に接続されている第４のスイッチング半導体素子と、前記第３の２次巻線に接続されている第３の半導体整流素子と、前記第４の２次巻線に接続されている第４の半導体整流素子とが前記プリント配線基板に付加され、
前記第３のトランスは前記第１のトランスに整列配置され、
前記第４のトランスは前記第２のトランスに整列配置され、
前記第１の半導体整流素子ないし前記第４の半導体整流素子は、前記第１のトランス及び前記第３のトランスと前記第２のトランス及び前記第４のトランスとの間に配置され、
前記フライホイール半導体素子は、前記第１のトランス及び前記第３のトランスと前記第２のトランス及び前記第４のトランスとの間に配置されると共に、前記第１の半導体整流素子ないし前記第４の半導体整流素子が搭載される前記プリント配線基板の面とは反対の面に搭載されることを特徴とする電源。
請求項１ないし請求項３のいずれかにおいて、
前記プリント配線基板は積層されている複数のプリント単板から形成され、これらプリント単板の内、内側に位置するプリント単板には前記トランスの前記１次巻線を形成する螺旋状の導電パターンが形成され、両外側に位置するプリント単板には前記トランスの前記２次巻線を形成する幅広の導電パターンが前記１次巻線を形成する前記螺旋状の導電パターンを両側から挟むように形成されていることを特徴とする電源。