JP2001291965A - オンボード型電源 - Google Patents
オンボード型電源Info
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Abstract
(57)【要約】
【課題】 小型で高密度実装可能であり、かつストレイ
キャパシタなどの影響の小さなオンボード型電源を提供
すること。 【解決手段】 基板の表面に形成された表面銅箔層と、
該表面銅箔層の厚みよりも厚い肉厚をもち、基板内部に
おける第１の平面に形成された第１の内部銅箔層と、第
１の平面とは異なる第２の平面に形成された第２の内部
銅箔層と、これら内部銅箔層に至る複数のスルーホール
とを備えた電力用回路基板に電子部品素子を実装してな
るオンボード型電源において、前記第１の内部銅箔層は
独立した複数の個別銅箔層からなり、前記第２の内部銅
箔層は、前記第１の内部銅箔層よりも大きな面積を有す
るよう基板内面域に連続して形成されて、このオンボー
ド電源の安定電位にある一方の主回路配線を形成し、か
つ基板表面から前記第１、第２の内部銅箔層にそれぞれ
至る前記スルーホールの表面を含む基板表面には電極パ
ッドが形成されており、これら電極パッドに前記電子部
品素子の内の第１の主回路素子の第１と第２の主電極を
固着した電源。
キャパシタなどの影響の小さなオンボード型電源を提供
すること。 【解決手段】 基板の表面に形成された表面銅箔層と、
該表面銅箔層の厚みよりも厚い肉厚をもち、基板内部に
おける第１の平面に形成された第１の内部銅箔層と、第
１の平面とは異なる第２の平面に形成された第２の内部
銅箔層と、これら内部銅箔層に至る複数のスルーホール
とを備えた電力用回路基板に電子部品素子を実装してな
るオンボード型電源において、前記第１の内部銅箔層は
独立した複数の個別銅箔層からなり、前記第２の内部銅
箔層は、前記第１の内部銅箔層よりも大きな面積を有す
るよう基板内面域に連続して形成されて、このオンボー
ド電源の安定電位にある一方の主回路配線を形成し、か
つ基板表面から前記第１、第２の内部銅箔層にそれぞれ
至る前記スルーホールの表面を含む基板表面には電極パ
ッドが形成されており、これら電極パッドに前記電子部
品素子の内の第１の主回路素子の第１と第２の主電極を
固着した電源。
Description
【０００１】
【産業上の利用分野】 この発明は、パワー回路となる
厚肉の内部銅箔層を内部に備えたプリント回路基板に電
子部品の搭載されたオンボード電源に関する。
厚肉の内部銅箔層を内部に備えたプリント回路基板に電
子部品の搭載されたオンボード電源に関する。
【０００２】
【従来の技術】 表面銅箔層と内部銅箔層を備えた多層
プリント回路基板に電子部品を搭載してなる従来の技術
としては、特開平９−８４８２号公報及び実開昭５９−
１０１４４１号公報などに開示されたものがある。特開
平９−８４８２号公報のものは、表面銅箔層と内部銅箔
層とを有する多層プリント回路基板を用い、スルーホー
ルを利用して電子部品の発熱を内部銅箔層に放熱するこ
とにより、基板表面から放熱手段を除去して多層プリン
ト回路基板の小型化を図っている。また、実開昭５９−
１０１４４１号公報のものは、内部銅箔層を複数有する
多層プリント回路基板を用い、スルーホールを利用して
電子部品を配線用内部銅箔層に接続しているが、互いに
独立した電源用、アース用、配線用内部銅箔層を有して
いる。
プリント回路基板に電子部品を搭載してなる従来の技術
としては、特開平９−８４８２号公報及び実開昭５９−
１０１４４１号公報などに開示されたものがある。特開
平９−８４８２号公報のものは、表面銅箔層と内部銅箔
層とを有する多層プリント回路基板を用い、スルーホー
ルを利用して電子部品の発熱を内部銅箔層に放熱するこ
とにより、基板表面から放熱手段を除去して多層プリン
ト回路基板の小型化を図っている。また、実開昭５９−
１０１４４１号公報のものは、内部銅箔層を複数有する
多層プリント回路基板を用い、スルーホールを利用して
電子部品を配線用内部銅箔層に接続しているが、互いに
独立した電源用、アース用、配線用内部銅箔層を有して
いる。
【０００３】
【発明が解決しようとする課題】 しかし、特開平９−
８４８２号公報の多層プリント回路基板では内部銅箔層
として表側遮蔽内部銅箔層と裏側遮蔽内部銅箔層とその
間に設けられた放熱用内部銅箔層とからなる３層を備
え、スルーホールを利用して電子部品の熱を放熱用内部
銅箔層に放熱するものなので、基板内部に配線用の内部
銅箔層を有しておらず、制御用配線や検出用配線は勿論
のこと、電力用配線も基板表面に形成された表面銅箔層
で行わなければならないという欠点がある。また、実開
昭５９−１０１４４１号公報のものでは互いに独立した
電源用、アース用、配線用の内部銅箔層を有しているの
で、多層プリント回路基板の厚みが厚くなったり、コス
トが高くなるという欠点があった。
８４８２号公報の多層プリント回路基板では内部銅箔層
として表側遮蔽内部銅箔層と裏側遮蔽内部銅箔層とその
間に設けられた放熱用内部銅箔層とからなる３層を備
え、スルーホールを利用して電子部品の熱を放熱用内部
銅箔層に放熱するものなので、基板内部に配線用の内部
銅箔層を有しておらず、制御用配線や検出用配線は勿論
のこと、電力用配線も基板表面に形成された表面銅箔層
で行わなければならないという欠点がある。また、実開
昭５９−１０１４４１号公報のものでは互いに独立した
電源用、アース用、配線用の内部銅箔層を有しているの
で、多層プリント回路基板の厚みが厚くなったり、コス
トが高くなるという欠点があった。
【０００４】 したがって、この発明は小型で高実装密
度の可能で、しかもストレイキャパシタの影響の小さい
オンボード型電源を提供することを主目的としている。
度の可能で、しかもストレイキャパシタの影響の小さい
オンボード型電源を提供することを主目的としている。
【０００５】
【０００６】 この発明の請求項１は前記課題を解決す
るため、基板の表面に形成された表面銅箔層と、該表面
銅箔層の厚みよりも厚い肉厚をもち、基板内部における
第１の平面に形成された第１の内部銅箔層と、第１の平
面とは異なる第２の平面に形成された第２の内部銅箔層
と、これら内部銅箔層に至る複数のスルーホールとを備
えた電力用回路基板に所定の複数の電子部品素子を表面
実装してなるオンボード型電源において、前記第１の内
部銅箔層は独立した複数の個別銅箔層からなり、前記第
２の内部銅箔層は、前記第１の内部銅箔層よりも大きな
面積を有するよう基板内面域に連続して形成されて、こ
のオンボード電源の安定電位にある一方の主回路配線を
形成し、かつ基板表面から前記第１、第２の内部銅箔層
にそれぞれ至る前記スルーホールの表面を含む基板表面
には電極パッドが形成されており、これら電極パッドに
前記電子部品素子の内の第１の主回路素子の第１と第２
の主電極を固着したことを特徴とするオンボード型電源
を提供する。
るため、基板の表面に形成された表面銅箔層と、該表面
銅箔層の厚みよりも厚い肉厚をもち、基板内部における
第１の平面に形成された第１の内部銅箔層と、第１の平
面とは異なる第２の平面に形成された第２の内部銅箔層
と、これら内部銅箔層に至る複数のスルーホールとを備
えた電力用回路基板に所定の複数の電子部品素子を表面
実装してなるオンボード型電源において、前記第１の内
部銅箔層は独立した複数の個別銅箔層からなり、前記第
２の内部銅箔層は、前記第１の内部銅箔層よりも大きな
面積を有するよう基板内面域に連続して形成されて、こ
のオンボード電源の安定電位にある一方の主回路配線を
形成し、かつ基板表面から前記第１、第２の内部銅箔層
にそれぞれ至る前記スルーホールの表面を含む基板表面
には電極パッドが形成されており、これら電極パッドに
前記電子部品素子の内の第１の主回路素子の第１と第２
の主電極を固着したことを特徴とするオンボード型電源
を提供する。
【０００７】 この発明の請求項２は前記課題を解決す
るため、請求項１において、前記複数のスルーホールの
一部又は全てに合成樹脂を充填すると共に、前記合成樹
脂の表面に金属膜を形成し、前記合成樹脂の前記金属膜
に前記電極パッドを形成したことを特徴とするオンボー
ド型電源を提供する。
るため、請求項１において、前記複数のスルーホールの
一部又は全てに合成樹脂を充填すると共に、前記合成樹
脂の表面に金属膜を形成し、前記合成樹脂の前記金属膜
に前記電極パッドを形成したことを特徴とするオンボー
ド型電源を提供する。
【０００８】 この発明の請求項３は前記課題を解決す
るため、請求項１又は請求項２において、前記第１の内
部銅箔層の隣接する前記個別銅箔層間の間隙は前記電子
部品素子の内の第２の主回路素子の第１と第２の主電極
間の間隔よりも小さい箇所を有し、前記個別銅箔層が前
記箇所で向かい合う部分に基板表面から前記スルーホー
ルがそれぞれ延び、これらスルーホールの表面を含む基
板表面には第１と第２の電極パッドが形成され、該第１
と第２の電極パッドに前記第２の主回路素子の前記第１
と第２の主電極が固着されたことを特徴とするオンボー
ド型電源を提供する。
るため、請求項１又は請求項２において、前記第１の内
部銅箔層の隣接する前記個別銅箔層間の間隙は前記電子
部品素子の内の第２の主回路素子の第１と第２の主電極
間の間隔よりも小さい箇所を有し、前記個別銅箔層が前
記箇所で向かい合う部分に基板表面から前記スルーホー
ルがそれぞれ延び、これらスルーホールの表面を含む基
板表面には第１と第２の電極パッドが形成され、該第１
と第２の電極パッドに前記第２の主回路素子の前記第１
と第２の主電極が固着されたことを特徴とするオンボー
ド型電源を提供する。
【０００９】 この発明の請求項４は前記課題を解決す
るため、請求項１ないし請求項３のいずれかにおいて、
前記第１の主回路素子はダイオード、抵抗器、コンデン
サのような２端子電子部品のいずれか、又はＦＥＴ、Ｉ
ＧＢＴ、バイポーラトランジスタ、制御整流器のような
制御端子を含む３端子の電力制御用半導体素子のいずれ
か、あるいはこれらの二つ以上組み合わせであり、前記
制御端子は前記表面銅箔層に接続されていることを特徴
とする型オンボード電源を提供する。
るため、請求項１ないし請求項３のいずれかにおいて、
前記第１の主回路素子はダイオード、抵抗器、コンデン
サのような２端子電子部品のいずれか、又はＦＥＴ、Ｉ
ＧＢＴ、バイポーラトランジスタ、制御整流器のような
制御端子を含む３端子の電力制御用半導体素子のいずれ
か、あるいはこれらの二つ以上組み合わせであり、前記
制御端子は前記表面銅箔層に接続されていることを特徴
とする型オンボード電源を提供する。
【００１０】 この発明の請求項５は前記課題を解決す
るため、請求項３において、前記第１の主回路素子は整
流用ダイオードであり、前記第２の主回路素子はフリ−
ホイーリング用ダイオードであることを特徴とするオン
ボード型電源を提供する。
るため、請求項３において、前記第１の主回路素子は整
流用ダイオードであり、前記第２の主回路素子はフリ−
ホイーリング用ダイオードであることを特徴とするオン
ボード型電源を提供する。
【００１１】 この発明の請求項６は前記課題を解決す
るため、請求項３において、前記第１の主回路素子はイ
ンダクタであり、前記第２の主回路素子はフィルタ用コ
ンデンサであることを特徴とするオンボード型電源を提
供する。
るため、請求項３において、前記第１の主回路素子はイ
ンダクタであり、前記第２の主回路素子はフィルタ用コ
ンデンサであることを特徴とするオンボード型電源を提
供する。
【００１２】 この発明の請求項７は前記課題を解決す
るため、請求項３において、前記第１、第２の主回路素
子はそれぞれインダクタ、電力制御用半導体素子であっ
て昇圧用コンバータ部を構成し、該電力制御用半導体素
子の制御端子は前記表面銅箔層に接続されたことを特徴
とするオンボード型電源を提供する。
るため、請求項３において、前記第１、第２の主回路素
子はそれぞれインダクタ、電力制御用半導体素子であっ
て昇圧用コンバータ部を構成し、該電力制御用半導体素
子の制御端子は前記表面銅箔層に接続されたことを特徴
とするオンボード型電源を提供する。
【００１３】 この発明の請求項８は前記課題を解決す
るため、請求項３において、前記第１、第２の主回路素
子はそれぞれ２組のダイオードであり、これらダイオー
ドは全波整流回路を構成することを特徴とするオンボー
ド型電源を提供する。
るため、請求項３において、前記第１、第２の主回路素
子はそれぞれ２組のダイオードであり、これらダイオー
ドは全波整流回路を構成することを特徴とするオンボー
ド型電源を提供する。
【００１４】 この発明の請求項９は前記課題を解決す
るため、請求項３において、前記電力用回路基板には１
次巻線と中間端子を有する２次巻線をトランスが搭載さ
れ、前記第１の内部銅箔層の第１の個別銅箔層はスルー
ホールを通して前記トランスの２次巻線の一端に接続さ
れると共に、別のスルーホールを通して第１のダイオー
ドのアノード電極に接続され、前記第１の内部銅箔層の
第２の個別銅箔層はスルーホールを通して前記トランス
の２次巻線の他端に接続されると共に、別のスルーホー
ルを通して第２のダイオードのアノード電極に接続さ
れ、前記第１と第２のダイオードのカソード電極はそれ
ぞれスルーホールを通して前記第１の内部銅箔層の第３
の個別銅箔層に接続され、前記トランスの２次巻線の中
間端子はスルーホールを通して前記第２の内部銅箔層に
接続されたことを特徴とするオンボード型電源を提供す
る。
るため、請求項３において、前記電力用回路基板には１
次巻線と中間端子を有する２次巻線をトランスが搭載さ
れ、前記第１の内部銅箔層の第１の個別銅箔層はスルー
ホールを通して前記トランスの２次巻線の一端に接続さ
れると共に、別のスルーホールを通して第１のダイオー
ドのアノード電極に接続され、前記第１の内部銅箔層の
第２の個別銅箔層はスルーホールを通して前記トランス
の２次巻線の他端に接続されると共に、別のスルーホー
ルを通して第２のダイオードのアノード電極に接続さ
れ、前記第１と第２のダイオードのカソード電極はそれ
ぞれスルーホールを通して前記第１の内部銅箔層の第３
の個別銅箔層に接続され、前記トランスの２次巻線の中
間端子はスルーホールを通して前記第２の内部銅箔層に
接続されたことを特徴とするオンボード型電源を提供す
る。
【００１５】 この発明の請求項１０は前記課題を解決
するため、基板の表面に形成された表面銅箔層と、該表
面銅箔層の厚みよりも厚い肉厚をもち、基板内部におけ
る第１の平面に形成された第１の内部銅箔層と、第１の
平面とは異なる第２の平面に形成された第２の内部銅箔
層と、これら内部銅箔層に至る複数のスルーホールとを
備えた電力用回路基板に整流用ＦＥＴを表面実装してな
る同期整流式のオンボード型電源において、前記第１の
内部銅箔層は独立した複数の個別銅箔層からなり、前記
第２の内部銅箔層は、前記第１の内部銅箔層よりも大き
な面積を有するようある基板内面域に連続して形成され
て、このオンボード電源の安定電位にある一方の主回路
配線を形成し、基板表面から前記第１、第２の内部銅箔
層にそれぞれ至る前記スルーホールの表面を含む基板表
面には電極パッドが形成されており、前記第１の内部銅
箔層の第１の個別銅箔層はトランスの２次巻線の第１の
端子に前記スルーホールを通して接続されており、前記
第１の内部銅箔層の第２の個別銅箔層は前記トランスの
２次巻線の第２の端子に前記スルーホールを通して接続
されており、前記整流用ＦＥＴのドレイン電極とソース
電極をそれぞれ前記スルーホールを通して前記第１の内
部銅箔層の第２の個別銅箔層と前記第２の内部銅箔層に
接続したことを特徴とするオンボード型電源を提供す
る。
するため、基板の表面に形成された表面銅箔層と、該表
面銅箔層の厚みよりも厚い肉厚をもち、基板内部におけ
る第１の平面に形成された第１の内部銅箔層と、第１の
平面とは異なる第２の平面に形成された第２の内部銅箔
層と、これら内部銅箔層に至る複数のスルーホールとを
備えた電力用回路基板に整流用ＦＥＴを表面実装してな
る同期整流式のオンボード型電源において、前記第１の
内部銅箔層は独立した複数の個別銅箔層からなり、前記
第２の内部銅箔層は、前記第１の内部銅箔層よりも大き
な面積を有するようある基板内面域に連続して形成され
て、このオンボード電源の安定電位にある一方の主回路
配線を形成し、基板表面から前記第１、第２の内部銅箔
層にそれぞれ至る前記スルーホールの表面を含む基板表
面には電極パッドが形成されており、前記第１の内部銅
箔層の第１の個別銅箔層はトランスの２次巻線の第１の
端子に前記スルーホールを通して接続されており、前記
第１の内部銅箔層の第２の個別銅箔層は前記トランスの
２次巻線の第２の端子に前記スルーホールを通して接続
されており、前記整流用ＦＥＴのドレイン電極とソース
電極をそれぞれ前記スルーホールを通して前記第１の内
部銅箔層の第２の個別銅箔層と前記第２の内部銅箔層に
接続したことを特徴とするオンボード型電源を提供す
る。
【００１６】 この発明の請求項１１は前記課題を解決
するため、基板の表面に形成された表面銅箔層と、該表
面銅箔層の厚みよりも厚い肉厚をもち、基板内部におけ
る第１の平面に形成された第１の内部銅箔層と、第１の
平面とは異なる第２の平面に形成された第２の内部銅箔
層と、これら内部銅箔層に至る複数のスルーホールとを
備えた電力用回路基板に整流用ＦＥＴを表面実装してな
る同期整流式のオンボード型電源において、前記第１の
内部銅箔層は独立した複数の個別銅箔層からなり、前記
第２の内部銅箔層は、前記第１の内部銅箔層よりも大き
な面積を有するようある基板内面域に連続して形成され
て、このオンボード電源の安定電位にある一方の主回路
配線を形成し、基板表面から前記第１、第２の内部銅箔
層にそれぞれ至る前記スルーホールの表面を含む基板表
面には電極パッドが形成されており、前記第１の内部銅
箔層の第１の個別銅箔層はトランスの２次巻線の第１の
端子に前記スルーホールを通して接続されており、前記
第１の内部銅箔層の第２の個別銅箔層は前記トランスの
２次巻線の第２の端子に前記スルーホールを通して接続
されており、フリーホイーリング用ＦＥＴのドレイン電
極とソース電極又はフリーホイーリング用ダイオードの
両方の電極をそれぞれ前記スルーホールを通して前記第
１の内部銅箔層の内部銅箔層と前記第２の内部銅箔層に
接続したことを特徴とする同期整流型のオンボード型電
源を提供する。
するため、基板の表面に形成された表面銅箔層と、該表
面銅箔層の厚みよりも厚い肉厚をもち、基板内部におけ
る第１の平面に形成された第１の内部銅箔層と、第１の
平面とは異なる第２の平面に形成された第２の内部銅箔
層と、これら内部銅箔層に至る複数のスルーホールとを
備えた電力用回路基板に整流用ＦＥＴを表面実装してな
る同期整流式のオンボード型電源において、前記第１の
内部銅箔層は独立した複数の個別銅箔層からなり、前記
第２の内部銅箔層は、前記第１の内部銅箔層よりも大き
な面積を有するようある基板内面域に連続して形成され
て、このオンボード電源の安定電位にある一方の主回路
配線を形成し、基板表面から前記第１、第２の内部銅箔
層にそれぞれ至る前記スルーホールの表面を含む基板表
面には電極パッドが形成されており、前記第１の内部銅
箔層の第１の個別銅箔層はトランスの２次巻線の第１の
端子に前記スルーホールを通して接続されており、前記
第１の内部銅箔層の第２の個別銅箔層は前記トランスの
２次巻線の第２の端子に前記スルーホールを通して接続
されており、フリーホイーリング用ＦＥＴのドレイン電
極とソース電極又はフリーホイーリング用ダイオードの
両方の電極をそれぞれ前記スルーホールを通して前記第
１の内部銅箔層の内部銅箔層と前記第２の内部銅箔層に
接続したことを特徴とする同期整流型のオンボード型電
源を提供する。
【００１７】
【発明の実施の形態及び実施例】 先ず、図１により本
発明のオンボード型電源にかかる一般的な回路構成の一
例について説明する。なお、ここでオンボード型電源と
は、表面実装用電子部品又はリード線を有する電子部品
も回路基板に搭載して、主回路配線の一方が安定な電位
にある電源機能部を有するものをいう。また、主回路素
子とは下記の主回路配線間に接続される電子部品をい
う。トランスＴｒの１次巻線Ｎ１側には商用交流電源Ａ
Ｃ、その交流電圧を整流する整流回路ＲＥ、所定の周波
数、例えば２００ｋＨｚの高周波交流電圧に変換する高
周波インバータ回路ＩＮが接続されている。トランスＴ
ｒは１次巻線Ｎ１に印加される電圧を降圧して２次巻線
Ｎ２に所定の低い電圧を発生させる降圧用トランスであ
り、２次巻線Ｎ２の巻数は１次巻線Ｎ１の巻数よりも少
ない。したがって、１次巻線Ｎ１よりも２次巻線Ｎ２を
流れる電流の方が大きい。
発明のオンボード型電源にかかる一般的な回路構成の一
例について説明する。なお、ここでオンボード型電源と
は、表面実装用電子部品又はリード線を有する電子部品
も回路基板に搭載して、主回路配線の一方が安定な電位
にある電源機能部を有するものをいう。また、主回路素
子とは下記の主回路配線間に接続される電子部品をい
う。トランスＴｒの１次巻線Ｎ１側には商用交流電源Ａ
Ｃ、その交流電圧を整流する整流回路ＲＥ、所定の周波
数、例えば２００ｋＨｚの高周波交流電圧に変換する高
周波インバータ回路ＩＮが接続されている。トランスＴ
ｒは１次巻線Ｎ１に印加される電圧を降圧して２次巻線
Ｎ２に所定の低い電圧を発生させる降圧用トランスであ
り、２次巻線Ｎ２の巻数は１次巻線Ｎ１の巻数よりも少
ない。したがって、１次巻線Ｎ１よりも２次巻線Ｎ２を
流れる電流の方が大きい。
【００１８】 トランスＴｒの２次巻線Ｎ２の一方の端
子には、主回路配線Ｕ１、整流用ダイオードＤ１、主回
路配線Ｕ２、出力フィルタ用のインダクタＬ、主回路配
線Ｕ３、及び一方の出力端子ＯＵＴ１が直列接続されて
いる。また、トランスＴの２次巻線Ｎ２の他方の端子と
他方の出力端子ＯＵＴ２との間には、接地電位のような
安定な低電位に接続された主回路配線Ｕ４が接続されて
いる。また、主回路配線Ｕ２と主回路配線Ｕ４との間に
はフリーホイーリングダイオードＤ２が接続され、主回
路配線Ｕ３と主回路配線Ｕ４との間には互いに並列の出
力フィルタ用のキャパシタＣ１とＣ２が接続されてい
る。
子には、主回路配線Ｕ１、整流用ダイオードＤ１、主回
路配線Ｕ２、出力フィルタ用のインダクタＬ、主回路配
線Ｕ３、及び一方の出力端子ＯＵＴ１が直列接続されて
いる。また、トランスＴの２次巻線Ｎ２の他方の端子と
他方の出力端子ＯＵＴ２との間には、接地電位のような
安定な低電位に接続された主回路配線Ｕ４が接続されて
いる。また、主回路配線Ｕ２と主回路配線Ｕ４との間に
はフリーホイーリングダイオードＤ２が接続され、主回
路配線Ｕ３と主回路配線Ｕ４との間には互いに並列の出
力フィルタ用のキャパシタＣ１とＣ２が接続されてい
る。
【００１９】 この構成の電源回路は、例えば出力電圧
３．３Ｖで直流出力電流１５Ａのオンボード電源であ
り、図２に示すような回路基板１の一方の面又は双方の
面に電子部品がすべて搭載される。この電力用の回路基
板１は、主回路配線Ｕ１〜Ｕ３及び他方の主回路配線Ｕ
４が回路基板１の内部に形成されると共に、主回路配線
Ｕ１〜Ｕ３を形成する第１の内部銅箔層２（一点鎖線で
示す）は第１のレベルにあり、主回路配線Ｕ４を形成す
る第２の内部銅箔層３（鎖線で示す）は第１のレベルと
は異なる第２のレベルにある。第１の内部銅箔層２は複
数の個別銅箔層からなる。第２の内部銅箔層３は回路基
板１の広い範囲に一面に、つまりベタで形成され、安定
な低電位に接続されてシールド導体の作用も行う。
３．３Ｖで直流出力電流１５Ａのオンボード電源であ
り、図２に示すような回路基板１の一方の面又は双方の
面に電子部品がすべて搭載される。この電力用の回路基
板１は、主回路配線Ｕ１〜Ｕ３及び他方の主回路配線Ｕ
４が回路基板１の内部に形成されると共に、主回路配線
Ｕ１〜Ｕ３を形成する第１の内部銅箔層２（一点鎖線で
示す）は第１のレベルにあり、主回路配線Ｕ４を形成す
る第２の内部銅箔層３（鎖線で示す）は第１のレベルと
は異なる第２のレベルにある。第１の内部銅箔層２は複
数の個別銅箔層からなる。第２の内部銅箔層３は回路基
板１の広い範囲に一面に、つまりベタで形成され、安定
な低電位に接続されてシールド導体の作用も行う。
【００２０】 このような回路基板１を使用した本発明
のオンボード型電源の第１の特徴は、所定の電力用の主
回路素子の各電極がスルーホールを介してほぼ最短距離
で第１又は第２の内部銅箔層２、３に接続され、第２の
内部銅箔層３は一方の主回路配線となると共に、接地電
位のような安定な低電位に接続されてシールド層の作用
も行うところにある。第２の特徴は、所定の主回路素子
はスル−ホールを介して、第１の内部銅箔層２の個別銅
箔層間、又は第１の内部銅箔層２の個別銅箔層と第２の
内部銅箔層３との間に接続されるところにある。
のオンボード型電源の第１の特徴は、所定の電力用の主
回路素子の各電極がスルーホールを介してほぼ最短距離
で第１又は第２の内部銅箔層２、３に接続され、第２の
内部銅箔層３は一方の主回路配線となると共に、接地電
位のような安定な低電位に接続されてシールド層の作用
も行うところにある。第２の特徴は、所定の主回路素子
はスル−ホールを介して、第１の内部銅箔層２の個別銅
箔層間、又は第１の内部銅箔層２の個別銅箔層と第２の
内部銅箔層３との間に接続されるところにある。
【００２１】 図２ないし図５により図１に示した回路
構成のオンボード電源の２次側の配置及び構造について
説明する。図３、図４、図５はそれぞれ図２におけるＸ
−Ｘ’、Ｙ１−Ｙ１’、Ｙ２−Ｙ２’での切断面を示し
ている。第１、第２の内部銅箔層２、３は主回路電流を
担持することができる厚みと広さを有し、その厚みは回
路基板１の表面に形成されている通常の回路パターン層
４、４’よりもかなり厚く、数十μｍ以上、好ましくは
５０μｍである。
構成のオンボード電源の２次側の配置及び構造について
説明する。図３、図４、図５はそれぞれ図２におけるＸ
−Ｘ’、Ｙ１−Ｙ１’、Ｙ２−Ｙ２’での切断面を示し
ている。第１、第２の内部銅箔層２、３は主回路電流を
担持することができる厚みと広さを有し、その厚みは回
路基板１の表面に形成されている通常の回路パターン層
４、４’よりもかなり厚く、数十μｍ以上、好ましくは
５０μｍである。
【００２２】 トランスＴｒの２次巻線の一方の端子Ｔ
ｒ１は鎖線の円で示すスルーホールＴ１により第２の内
部銅箔層３（主回路配線Ｕ４に相当する）に接続され、
その他方Ｔｒ２の端子はスルーホールＴ２を通して第１
の内部銅箔層２の個別銅箔層２ａ（Ｕ１）に接続され
る。ダイオードＤ１のアノードはスルーホールＴ３を通
して個別銅箔層２ａ（Ｕ１）に接続され、そのカソード
はスルーホールＴ４を通して個別銅箔層２ｂ（Ｕ２）に
接続される。ここでスルーホールＴ３とＴ４との間の間
隔はダイオードＤ１のアノード電極とカソード電極間の
間隔にほぼ等しい。
ｒ１は鎖線の円で示すスルーホールＴ１により第２の内
部銅箔層３（主回路配線Ｕ４に相当する）に接続され、
その他方Ｔｒ２の端子はスルーホールＴ２を通して第１
の内部銅箔層２の個別銅箔層２ａ（Ｕ１）に接続され
る。ダイオードＤ１のアノードはスルーホールＴ３を通
して個別銅箔層２ａ（Ｕ１）に接続され、そのカソード
はスルーホールＴ４を通して個別銅箔層２ｂ（Ｕ２）に
接続される。ここでスルーホールＴ３とＴ４との間の間
隔はダイオードＤ１のアノード電極とカソード電極間の
間隔にほぼ等しい。
【００２３】 次に、ダイオードＤ２のカソードはスル
ーホールＴ５を通して個別銅箔層２ｂ（Ｕ２）に接続さ
れ、そのアノードはスルーホールＴ６を通して第２の内
部銅箔層３（Ｕ４）に接続される。スルーホールＴ５と
Ｔ６との間の間隔はダイオードＤ１のアノード電極とカ
ソード電極間の間隔にほぼ等しい。インダクタＬの一方
の電極Ｌ１はスルーホールＴ７を通して個別銅箔層２ｂ
（Ｕ２）に接続され、その他方の電極Ｌ２はスルーホー
ルＴ８を通して個別銅箔層２ｃ（Ｕ３）に接続される。
スルーホールＴ７とＴ８との間の間隔はインダクタＬの
双方の電極間の間隔にほぼ等しい。キャパシタＣ１の一
方の電極はスルーホールＴ９を通して第２の内部銅箔層
３（Ｕ４）に接続され、その他方の電極はスルーホール
Ｔ１０を通して個別銅箔層２ｃ（Ｕ３）に接続される。
キャパシタＣ２の一方の電極はスルーホールＴ１１を通
して個別銅箔層２ｃ（Ｕ３）に接続され、その他方の電
極はスルーホールＴ１２を通して第２の内部銅箔層３
（Ｕ４）に接続される。これらスルーホール間の間隔も
コンデンサＣ１、Ｃ２それぞれの両電極間の間隔にほぼ
等しい。
ーホールＴ５を通して個別銅箔層２ｂ（Ｕ２）に接続さ
れ、そのアノードはスルーホールＴ６を通して第２の内
部銅箔層３（Ｕ４）に接続される。スルーホールＴ５と
Ｔ６との間の間隔はダイオードＤ１のアノード電極とカ
ソード電極間の間隔にほぼ等しい。インダクタＬの一方
の電極Ｌ１はスルーホールＴ７を通して個別銅箔層２ｂ
（Ｕ２）に接続され、その他方の電極Ｌ２はスルーホー
ルＴ８を通して個別銅箔層２ｃ（Ｕ３）に接続される。
スルーホールＴ７とＴ８との間の間隔はインダクタＬの
双方の電極間の間隔にほぼ等しい。キャパシタＣ１の一
方の電極はスルーホールＴ９を通して第２の内部銅箔層
３（Ｕ４）に接続され、その他方の電極はスルーホール
Ｔ１０を通して個別銅箔層２ｃ（Ｕ３）に接続される。
キャパシタＣ２の一方の電極はスルーホールＴ１１を通
して個別銅箔層２ｃ（Ｕ３）に接続され、その他方の電
極はスルーホールＴ１２を通して第２の内部銅箔層３
（Ｕ４）に接続される。これらスルーホール間の間隔も
コンデンサＣ１、Ｃ２それぞれの両電極間の間隔にほぼ
等しい。
【００２４】 ここで、スルーホールＴ２、Ｔ３、Ｔ
４、Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１は第１の内部銅
箔層の表面まで延びて電気的に結合され、またスルーホ
ールＴ１、Ｔ６、Ｔ９、Ｔ１２は途中で第２の内部銅箔
層３に電気的に結合されて、回路基板１の裏面まで延び
ている。このように各電力用の主回路素子の電極は、電
極間間隔とほぼ等しい間隔で設けられたスルーホール、
つまり各電極の位置に形成されたスルーホールにより最
短距離で内部銅箔層に接続されるので、高密度実装化を
可能にするだけでなく、電力損失及び配線によるストレ
イキャパシタンス、浮遊インダクタンスを最小にでき
る。
４、Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１は第１の内部銅
箔層の表面まで延びて電気的に結合され、またスルーホ
ールＴ１、Ｔ６、Ｔ９、Ｔ１２は途中で第２の内部銅箔
層３に電気的に結合されて、回路基板１の裏面まで延び
ている。このように各電力用の主回路素子の電極は、電
極間間隔とほぼ等しい間隔で設けられたスルーホール、
つまり各電極の位置に形成されたスルーホールにより最
短距離で内部銅箔層に接続されるので、高密度実装化を
可能にするだけでなく、電力損失及び配線によるストレ
イキャパシタンス、浮遊インダクタンスを最小にでき
る。
【００２５】 図６によりスルーホールＴの実施例につ
いて説明する。以上述べた実施例では、回路基板１にお
ける第１の内部銅箔層２に電気的に結合されるスルーホ
ールは第１の内部銅箔層２で止まっているが、この例で
はいずれのスルーホールの外径よりも大きな径の第２の
内部銅箔層３の穴３Ｘを通して回路基板１の裏面まで延
びている。各スルーホールＴは主回路電流を流すので、
制御信号電流を流す従来のスルーホールに比べて径が大
きく、通常各スルーホールＴの内壁に形成されている導
電膜Ｍ１の厚みも厚いが、通常の方法で形成される。ま
た、各スルーホールＴには回路基板１の材料と比較的特
性の似た合成樹脂材料Ｒｎが充填されている。合成樹脂
材料Ｒｎの各スルーホールＴへの充填は圧力をかけなが
ら、あるいは裏面から吸引しながら行うが、必ずしもこ
のように行うことはない。
いて説明する。以上述べた実施例では、回路基板１にお
ける第１の内部銅箔層２に電気的に結合されるスルーホ
ールは第１の内部銅箔層２で止まっているが、この例で
はいずれのスルーホールの外径よりも大きな径の第２の
内部銅箔層３の穴３Ｘを通して回路基板１の裏面まで延
びている。各スルーホールＴは主回路電流を流すので、
制御信号電流を流す従来のスルーホールに比べて径が大
きく、通常各スルーホールＴの内壁に形成されている導
電膜Ｍ１の厚みも厚いが、通常の方法で形成される。ま
た、各スルーホールＴには回路基板１の材料と比較的特
性の似た合成樹脂材料Ｒｎが充填されている。合成樹脂
材料Ｒｎの各スルーホールＴへの充填は圧力をかけなが
ら、あるいは裏面から吸引しながら行うが、必ずしもこ
のように行うことはない。
【００２６】 各スルーホールＴへ合成樹脂材料Ｒｎを
充填した後、回路基板１の電子部品搭載面における各ス
ルーホールＴを含む面域に、回路基板上にメタライズさ
れた金属膜とこの上に形成される無電解メッキ層などで
金属膜Ｍ２を形成する。この金属膜Ｍ２は、従来のよう
な電子部品搭載面に形成される表面銅箔層の一部分でも
良く、またその上に形成される電極パッド用に別途形成
されてもよい。金属膜Ｍ２は複数層の金属膜で形成され
る場合が多い。その上にハンダ層などからなる電極パッ
ドＭ３が形成される。電極パッドＭ３は前記ダイオー
ド、キャパシタ、インダクタ又は抵抗器、電力制御用素
子、サージ吸収素子などの表面実装型の電子部品の電極
をハンダ付けするのに用いられる。
充填した後、回路基板１の電子部品搭載面における各ス
ルーホールＴを含む面域に、回路基板上にメタライズさ
れた金属膜とこの上に形成される無電解メッキ層などで
金属膜Ｍ２を形成する。この金属膜Ｍ２は、従来のよう
な電子部品搭載面に形成される表面銅箔層の一部分でも
良く、またその上に形成される電極パッド用に別途形成
されてもよい。金属膜Ｍ２は複数層の金属膜で形成され
る場合が多い。その上にハンダ層などからなる電極パッ
ドＭ３が形成される。電極パッドＭ３は前記ダイオー
ド、キャパシタ、インダクタ又は抵抗器、電力制御用素
子、サージ吸収素子などの表面実装型の電子部品の電極
をハンダ付けするのに用いられる。
【００２７】 図６（Ｂ）では、回路基板１の裏面にお
いて、スルーホールＴの左右の表面銅箔層４’を電気的
に接続するように金属膜Ｍ４を形成している。また、図
示していないが、必要に応じて金属膜Ｍ４上にも電極パ
ッドを形成し、表面実装型の電力用の主回路素子の電極
をそれら金属パッドに接続して両面実装としても良い。
いて、スルーホールＴの左右の表面銅箔層４’を電気的
に接続するように金属膜Ｍ４を形成している。また、図
示していないが、必要に応じて金属膜Ｍ４上にも電極パ
ッドを形成し、表面実装型の電力用の主回路素子の電極
をそれら金属パッドに接続して両面実装としても良い。
【００２８】 次に図７によりトランスＴｒの２次巻線
の両端子Ｔｒ１、Ｔｒ２に接続された４個のダイオード
Ｄ１、Ｄ２、Ｄ３、Ｄ４をブリッジ接続してなる全波整
流回路の配置例について説明する。この回路基板１は、
主回路配線Ｕ５〜Ｕ７及び他方の主回路配線Ｕ８が回路
基板１の内部に形成されると共に、主回路配線Ｕ５〜Ｕ
７を形成する第１の内部銅箔層２は第１のレベルにあ
り、主回路配線Ｕ８を形成する第２の内部銅箔層３は第
１のレベルとは異なる第２のレベルにある。第１の内部
銅箔層２は複数の個別銅箔層２ａ〜２ｃからなる。第２
の内部銅箔層３は回路基板１の広い範囲に一面に、つま
りベタで形成され、安定な低電位に接続されてシールド
導体の作用も行う。
の両端子Ｔｒ１、Ｔｒ２に接続された４個のダイオード
Ｄ１、Ｄ２、Ｄ３、Ｄ４をブリッジ接続してなる全波整
流回路の配置例について説明する。この回路基板１は、
主回路配線Ｕ５〜Ｕ７及び他方の主回路配線Ｕ８が回路
基板１の内部に形成されると共に、主回路配線Ｕ５〜Ｕ
７を形成する第１の内部銅箔層２は第１のレベルにあ
り、主回路配線Ｕ８を形成する第２の内部銅箔層３は第
１のレベルとは異なる第２のレベルにある。第１の内部
銅箔層２は複数の個別銅箔層２ａ〜２ｃからなる。第２
の内部銅箔層３は回路基板１の広い範囲に一面に、つま
りベタで形成され、安定な低電位に接続されてシールド
導体の作用も行う。
【００２９】 トランスＴｒの２次巻線の一方の端子Ｔ
ｒ１は前述のようなスルーホールＴ１を通して一点鎖線
で示される第１の内部銅箔層２の個別銅箔層２ａ（主回
路配線Ｕ５に相当する）に接続され、他方の端子Ｔｒ２
は前述のようなスルーホールＴ２を通して第１の内部銅
箔層２の個別銅箔層２ｂ（Ｕ６）に接続される。ダイオ
ードＤ１のアノードはスルーホールＴ３により個別銅箔
層２ａ（Ｕ５）に接続され、そのカソードはスルーホー
ルＴ４を通して個別銅箔層２ｃ（Ｕ７）に接続される。
ダイオードＤ２のカソードはスルーホールＴ５により個
別銅箔層２ａ（Ｕ５）に接続され、そのアノードはスル
ーホールＴ６を通して鎖線で示される第２の内部銅箔層
３（Ｕ８）に接続される。次に、ダイオードＤ３のアノ
ードはスルーホールＴ７により個別銅箔層２ｂ（Ｕ６）
に接続され、そのカソードはスルーホールＴ８を通して
個別銅箔層２ｃ（Ｕ７）に接続される。また、ダイオー
ドＤ４のアノードはスルーホールＴ９により個別銅箔層
２ｂ（Ｕ６）に接続され、そのカソードはスルーホール
Ｔ１０を通して第２の内部銅箔層３（Ｕ８）に接続され
る。この実施例においても、回路基板１表面の表面銅箔
層を経由することなく、トランスの端子と各ダイオード
のアノード電極とカソード電極はスルーホールを通して
直接内部銅箔層に接続される。
ｒ１は前述のようなスルーホールＴ１を通して一点鎖線
で示される第１の内部銅箔層２の個別銅箔層２ａ（主回
路配線Ｕ５に相当する）に接続され、他方の端子Ｔｒ２
は前述のようなスルーホールＴ２を通して第１の内部銅
箔層２の個別銅箔層２ｂ（Ｕ６）に接続される。ダイオ
ードＤ１のアノードはスルーホールＴ３により個別銅箔
層２ａ（Ｕ５）に接続され、そのカソードはスルーホー
ルＴ４を通して個別銅箔層２ｃ（Ｕ７）に接続される。
ダイオードＤ２のカソードはスルーホールＴ５により個
別銅箔層２ａ（Ｕ５）に接続され、そのアノードはスル
ーホールＴ６を通して鎖線で示される第２の内部銅箔層
３（Ｕ８）に接続される。次に、ダイオードＤ３のアノ
ードはスルーホールＴ７により個別銅箔層２ｂ（Ｕ６）
に接続され、そのカソードはスルーホールＴ８を通して
個別銅箔層２ｃ（Ｕ７）に接続される。また、ダイオー
ドＤ４のアノードはスルーホールＴ９により個別銅箔層
２ｂ（Ｕ６）に接続され、そのカソードはスルーホール
Ｔ１０を通して第２の内部銅箔層３（Ｕ８）に接続され
る。この実施例においても、回路基板１表面の表面銅箔
層を経由することなく、トランスの端子と各ダイオード
のアノード電極とカソード電極はスルーホールを通して
直接内部銅箔層に接続される。
【００３０】 図８は両波整流回路の実施例を示し、こ
の回路基板１は、主回路配線Ｕ９〜Ｕ１１及び他方の主
回路配線Ｕ１２が回路基板１の内部に形成される。この
実施例においても、主回路配線Ｕ９〜Ｕ１１を形成する
第１の内部銅箔層２は回路基板１内の第１のレベルにあ
り、主回路配線Ｕ１２を形成する第２の内部銅箔層３は
第１のレベルとは異なる第２のレベルにある。第１の内
部銅箔層２は複数の個別銅箔層２ａ〜２ｃからなる。第
２の内部銅箔層３は回路基板１の広い範囲に一面に、つ
まりベタで形成され、安定な低電位に接続されてシール
ド導体の作用も行う。
の回路基板１は、主回路配線Ｕ９〜Ｕ１１及び他方の主
回路配線Ｕ１２が回路基板１の内部に形成される。この
実施例においても、主回路配線Ｕ９〜Ｕ１１を形成する
第１の内部銅箔層２は回路基板１内の第１のレベルにあ
り、主回路配線Ｕ１２を形成する第２の内部銅箔層３は
第１のレベルとは異なる第２のレベルにある。第１の内
部銅箔層２は複数の個別銅箔層２ａ〜２ｃからなる。第
２の内部銅箔層３は回路基板１の広い範囲に一面に、つ
まりベタで形成され、安定な低電位に接続されてシール
ド導体の作用も行う。
【００３１】 トランスＴｒの２次巻線の端子Ｔｒ１は
スルーホールＴ１を通して一点鎖線で示される第１の内
部銅箔層２の個別銅箔層２ａ（主回路配線Ｕ９に相当す
る）に接続され、端子Ｔｒ２はスルーホールＴ２を通し
て第１の内部銅箔層２の個別銅箔層２ｂ（Ｕ１１）に接
続される。その中間タップである端子Ｔｒ３はスルーホ
ールＴ３を通して第２の内部銅箔層３（Ｕ１２）に接続
される。ダイオードＤ１のアノードはスルーホールＴ４
により個別銅箔層２ａ（Ｕ９）に接続され、そのカソー
ドはスルーホールＴ５を通して個別銅箔層２ｃ（Ｕ１
０）に接続される。そして、ダイオードＤ２のアノード
はスルーホールＴ６により個別銅箔層２ｂ（Ｕ１１）に
接続され、そのカソードはスルーホールＴ７を通して個
別銅箔層２ｃ（Ｕ１０）に接続される。この実施例にお
いても、回路基板１表面の表面銅箔層を経由することな
く、各ダイオードのアノード電極とカソード電極はスル
ーホールを通して直接内部銅箔層に接続される。
スルーホールＴ１を通して一点鎖線で示される第１の内
部銅箔層２の個別銅箔層２ａ（主回路配線Ｕ９に相当す
る）に接続され、端子Ｔｒ２はスルーホールＴ２を通し
て第１の内部銅箔層２の個別銅箔層２ｂ（Ｕ１１）に接
続される。その中間タップである端子Ｔｒ３はスルーホ
ールＴ３を通して第２の内部銅箔層３（Ｕ１２）に接続
される。ダイオードＤ１のアノードはスルーホールＴ４
により個別銅箔層２ａ（Ｕ９）に接続され、そのカソー
ドはスルーホールＴ５を通して個別銅箔層２ｃ（Ｕ１
０）に接続される。そして、ダイオードＤ２のアノード
はスルーホールＴ６により個別銅箔層２ｂ（Ｕ１１）に
接続され、そのカソードはスルーホールＴ７を通して個
別銅箔層２ｃ（Ｕ１０）に接続される。この実施例にお
いても、回路基板１表面の表面銅箔層を経由することな
く、各ダイオードのアノード電極とカソード電極はスル
ーホールを通して直接内部銅箔層に接続される。
【００３２】 図９は同期整流回路の基本的な回路例を
示す。図９（Ａ）に示す同期整流部Ｒｅは、トランスＴ
ｒの２次巻線の端子Ｔｒ１、Ｔｒ２、整流用ＦＥＴ１、
フリーホイーリング機能を行うＦＥＴ２、それらＦＥＴ
のゲートに接続された駆動回路Ｚ１、Ｚ２からなる。同
期整流部Ｒｅの出力側にインダクタＬとコンデンサＣと
からなる出力フィルタが接続される。
示す。図９（Ａ）に示す同期整流部Ｒｅは、トランスＴ
ｒの２次巻線の端子Ｔｒ１、Ｔｒ２、整流用ＦＥＴ１、
フリーホイーリング機能を行うＦＥＴ２、それらＦＥＴ
のゲートに接続された駆動回路Ｚ１、Ｚ２からなる。同
期整流部Ｒｅの出力側にインダクタＬとコンデンサＣと
からなる出力フィルタが接続される。
【００３３】 その構成配置は図９（Ｂ）のようにな
る。その図において、この回路基板１は、主回路配線Ｕ
１３〜Ｕ１５及び他方の主回路配線Ｕ１６が回路基板１
の内部に形成される。回路基板１内において主回路配線
Ｕ１３〜Ｕ１５を形成する第１の内部銅箔層２は第１の
レベルにあり、主回路配線Ｕ１６を形成する第２の内部
銅箔層３は第１のレベルとは異なる第２のレベルにあ
る。第１の内部銅箔層２は複数の個別銅箔層２ａ〜２ｃ
からなる。第２の内部銅箔層３は回路基板１の広い範囲
に一面に、つまりベタで形成され、安定な低電位に接続
されてシールド導体の作用も行う。
る。その図において、この回路基板１は、主回路配線Ｕ
１３〜Ｕ１５及び他方の主回路配線Ｕ１６が回路基板１
の内部に形成される。回路基板１内において主回路配線
Ｕ１３〜Ｕ１５を形成する第１の内部銅箔層２は第１の
レベルにあり、主回路配線Ｕ１６を形成する第２の内部
銅箔層３は第１のレベルとは異なる第２のレベルにあ
る。第１の内部銅箔層２は複数の個別銅箔層２ａ〜２ｃ
からなる。第２の内部銅箔層３は回路基板１の広い範囲
に一面に、つまりベタで形成され、安定な低電位に接続
されてシールド導体の作用も行う。
【００３４】 トランスＴｒの２次巻線の端子Ｔｒ１は
スルーホールＴ１を通して一点鎖線で示される第１の内
部銅箔層２の個別銅箔層２ａ（主回路配線Ｕ１３に相当
する）に接続され、端子Ｔｒ２はスルーホールＴ２を通
して第１の内部銅箔層２の個別銅箔層２ｂ（Ｕ１４）に
接続される。整流用ＦＥＴ１のドレイン電極はスルーホ
ールＴ３を通して第１の内部銅箔層２の個別銅箔層２ｂ
（Ｕ１４）に接続され、そのソース電極はスルーホール
Ｔ４を通して第２の内部銅箔層３（Ｕ１６）に接続され
る。一方、ＦＥＴ２のドレイン電極はスルーホールＴ５
を通して第１の内部銅箔層２の個別銅箔層２ａ（Ｕ１
３）に接続され、そのソース電極はスルーホールＴ６を
通して第２の内部銅箔層３（Ｕ１６）に接続される。
スルーホールＴ１を通して一点鎖線で示される第１の内
部銅箔層２の個別銅箔層２ａ（主回路配線Ｕ１３に相当
する）に接続され、端子Ｔｒ２はスルーホールＴ２を通
して第１の内部銅箔層２の個別銅箔層２ｂ（Ｕ１４）に
接続される。整流用ＦＥＴ１のドレイン電極はスルーホ
ールＴ３を通して第１の内部銅箔層２の個別銅箔層２ｂ
（Ｕ１４）に接続され、そのソース電極はスルーホール
Ｔ４を通して第２の内部銅箔層３（Ｕ１６）に接続され
る。一方、ＦＥＴ２のドレイン電極はスルーホールＴ５
を通して第１の内部銅箔層２の個別銅箔層２ａ（Ｕ１
３）に接続され、そのソース電極はスルーホールＴ６を
通して第２の内部銅箔層３（Ｕ１６）に接続される。
【００３５】 鎖線２重丸で示される整流用ＦＥＴ１の
ゲート電極は、通常の表面実装の場合と同様に回路基板
１表面の表面銅箔層ｎ１に接続され、駆動回路Ｚ１の一
方の電極も表面銅箔層ｎ１に接続される。駆動回路Ｚ１
の他方の電極はスルーホールＴ７を通して第１の内部銅
箔層２の個別銅箔層２ａ（Ｕ１３）に接続される。鎖線
２重丸で示されるＦＥＴ２ののゲート電極は、通常の表
面実装の場合と同様に回路基板１表面の表面銅箔層ｎ２
に接続され、駆動回路Ｚ２の一方の電極も表面銅箔層ｎ
２に接続される。駆動回路Ｚ２の他方の電極はスルーホ
ールＴ８を通して第１の内部銅箔層２の個別銅箔層２ｂ
（Ｕ１４）に接続される。また、インダクタＬの双方の
電極はスルーホールＴ９、Ｔ１０を通して第１の内部銅
箔層２の個別銅箔層２ａ（Ｕ１３）、２ｃ（Ｕ１５）そ
れぞれに接続される。コンデンサＣの双方の電極はスル
ーホールＴ１１、Ｔ１２を通して第１の内部銅箔層２の
個別銅箔層２ａ（Ｕ１３）、第２の内部銅箔層３（Ｕ１
６）にそれぞれ接続される。
ゲート電極は、通常の表面実装の場合と同様に回路基板
１表面の表面銅箔層ｎ１に接続され、駆動回路Ｚ１の一
方の電極も表面銅箔層ｎ１に接続される。駆動回路Ｚ１
の他方の電極はスルーホールＴ７を通して第１の内部銅
箔層２の個別銅箔層２ａ（Ｕ１３）に接続される。鎖線
２重丸で示されるＦＥＴ２ののゲート電極は、通常の表
面実装の場合と同様に回路基板１表面の表面銅箔層ｎ２
に接続され、駆動回路Ｚ２の一方の電極も表面銅箔層ｎ
２に接続される。駆動回路Ｚ２の他方の電極はスルーホ
ールＴ８を通して第１の内部銅箔層２の個別銅箔層２ｂ
（Ｕ１４）に接続される。また、インダクタＬの双方の
電極はスルーホールＴ９、Ｔ１０を通して第１の内部銅
箔層２の個別銅箔層２ａ（Ｕ１３）、２ｃ（Ｕ１５）そ
れぞれに接続される。コンデンサＣの双方の電極はスル
ーホールＴ１１、Ｔ１２を通して第１の内部銅箔層２の
個別銅箔層２ａ（Ｕ１３）、第２の内部銅箔層３（Ｕ１
６）にそれぞれ接続される。
【００３６】 図１０は図７に示したような全波整流部
Ｒｅの出力側に、昇圧用インダクタＬとトランジスタＢ
Ｔとかからなる昇圧コンバータ部と逆流阻止用ダイオー
ドＤとを接続したものである。回路基板１内において主
回路配線Ｕ１７〜Ｕ１９を形成する第１の内部銅箔層の
個別銅箔層２ａ−２ｃは第１のレベルにあり、主回路配
線Ｕ２０を形成する第２の内部銅箔層３は第１のレベル
とは異なる第２のレベルにある。第１の内部銅箔層２は
複数の個別銅箔層２ａ〜２ｃからなる。
Ｒｅの出力側に、昇圧用インダクタＬとトランジスタＢ
Ｔとかからなる昇圧コンバータ部と逆流阻止用ダイオー
ドＤとを接続したものである。回路基板１内において主
回路配線Ｕ１７〜Ｕ１９を形成する第１の内部銅箔層の
個別銅箔層２ａ−２ｃは第１のレベルにあり、主回路配
線Ｕ２０を形成する第２の内部銅箔層３は第１のレベル
とは異なる第２のレベルにある。第１の内部銅箔層２は
複数の個別銅箔層２ａ〜２ｃからなる。
【００３７】 全波整流部Ｒｅの出力端子が接続された
第１の内部銅箔層２の個別銅箔層２ａ（Ｕ１７）に、昇
圧用インダクタＬの一方の電極がスルーホールＴ１を通
して接続される。その他方の電極はスルーホールＴ２を
通して第１の内部銅箔層２の個別銅箔層２ｂ（Ｕ１８）
に接続される。その第１の内部銅箔層２の個別銅箔層２
ｂ（Ｕ１８）に、スルーホールＴ３を通してトランジス
タＢＴのコレクタ電極が接続され、そのエミッタ電極は
スルーホールＴ４を通して第２の内部銅箔層３（Ｕ２
０）に接続される。また、逆流阻止用ダイオードＤのア
ノード電極はスルーホールＴ５を通して第１の内部銅箔
層２の個別銅箔層２ｂ（Ｕ１８）に接続され、そのカソ
ード電極はスルーホールＴ６を通して第１の内部銅箔層
２の個別銅箔層２ｃ（Ｕ１９）に接続される。
第１の内部銅箔層２の個別銅箔層２ａ（Ｕ１７）に、昇
圧用インダクタＬの一方の電極がスルーホールＴ１を通
して接続される。その他方の電極はスルーホールＴ２を
通して第１の内部銅箔層２の個別銅箔層２ｂ（Ｕ１８）
に接続される。その第１の内部銅箔層２の個別銅箔層２
ｂ（Ｕ１８）に、スルーホールＴ３を通してトランジス
タＢＴのコレクタ電極が接続され、そのエミッタ電極は
スルーホールＴ４を通して第２の内部銅箔層３（Ｕ２
０）に接続される。また、逆流阻止用ダイオードＤのア
ノード電極はスルーホールＴ５を通して第１の内部銅箔
層２の個別銅箔層２ｂ（Ｕ１８）に接続され、そのカソ
ード電極はスルーホールＴ６を通して第１の内部銅箔層
２の個別銅箔層２ｃ（Ｕ１９）に接続される。
【００３８】 図１０の実施例を除いて、以上述べた実
施例ではトランスの２次側回路について述べたが、１次
側の回路についても必要に応じて同様にすることができ
る。また、以上述べた主回路構成は一部分であるが、他
の回路構成も以上述べた構造の組み合わせ、あるいは搭
載する電子部品を変えたり、部分的な組み合わせで実施
することができ、本発明の精神を逸脱しない限り本発明
に含まれるものである。
施例ではトランスの２次側回路について述べたが、１次
側の回路についても必要に応じて同様にすることができ
る。また、以上述べた主回路構成は一部分であるが、他
の回路構成も以上述べた構造の組み合わせ、あるいは搭
載する電子部品を変えたり、部分的な組み合わせで実施
することができ、本発明の精神を逸脱しない限り本発明
に含まれるものである。
【００３９】
【発明の効果】 以上述べたように、本発明によればこ
の回路基板１は、電圧の変動する側の複数の主回路配線
を第１のレベルにある第１の内部銅箔層の複数の個別内
部銅箔層で形成し、他方の安定電位にある主回路配線を
第１のレベルとは異なる第２のレベルにあるシールド導
体の作用も行う第２の内部銅箔層で形成し、各スルーホ
ールを通して電力用電子部品の主電極を直接前記第１の
内部銅箔層か又は第２の内部銅箔層に接続しているの
で、オンボード型の電源をより一層小型化できると共
に、高密度実装化でき、また回路配線によるストレイキ
ャパシタンスや浮遊インダクタンスの悪影響を小さくで
きる。
の回路基板１は、電圧の変動する側の複数の主回路配線
を第１のレベルにある第１の内部銅箔層の複数の個別内
部銅箔層で形成し、他方の安定電位にある主回路配線を
第１のレベルとは異なる第２のレベルにあるシールド導
体の作用も行う第２の内部銅箔層で形成し、各スルーホ
ールを通して電力用電子部品の主電極を直接前記第１の
内部銅箔層か又は第２の内部銅箔層に接続しているの
で、オンボード型の電源をより一層小型化できると共
に、高密度実装化でき、また回路配線によるストレイキ
ャパシタンスや浮遊インダクタンスの悪影響を小さくで
きる。
【図１】 本発明の適用される電源回路の例を示す図で
ある。
ある。
【図２】 本発明の電源装置の一実施例を説明するため
の配置図である。
の配置図である。
【図３】 本発明の電源装置の一実施例を説明するため
の一部断面図である。
の一部断面図である。
【図４】 本発明の電源装置の一実施例を説明するため
の一部断面図である。
の一部断面図である。
【図５】 本発明の電源装置の一実施例を説明するため
の一部断面図である。
の一部断面図である。
【図６】 本発明の電源装置の一実施例を説明するため
の一部断面図である。
の一部断面図である。
【図７】 本発明の電源装置の他の一実施例を説明する
ための図である。
ための図である。
【図８】 本発明の電源装置の他の一実施例を説明する
ための図である。
ための図である。
【図９】 本発明の電源装置の他の一実施例を説明する
ための図である。
ための図である。
【図１０】 本発明の電源装置の他の一実施例を説明す
るための図である。
るための図である。
１・・電力用の回路基板 ２・・第１の
内部銅箔層 ２ａ−２ｃ・・第１の内部銅箔層２の個別銅箔層 ３・・第２の内部銅箔層 Ｔ１−Ｔ１２
・・スルーホール Ｕ１−Ｕ２０・・主回路配線 Ｒｎ・・合成
樹脂材料 Ｃ，Ｃ１，Ｃ２・・コンデンサ Ｌ、Ｌ１，Ｌ
２・・インダクタ Ｔｒ・・トランス Ｄ，Ｄ１−Ｄ
４・・ダイオード ２ａ−２ｃ・・表面銅箔層 Ｍ３・・電極
パッド
内部銅箔層 ２ａ−２ｃ・・第１の内部銅箔層２の個別銅箔層 ３・・第２の内部銅箔層 Ｔ１−Ｔ１２
・・スルーホール Ｕ１−Ｕ２０・・主回路配線 Ｒｎ・・合成
樹脂材料 Ｃ，Ｃ１，Ｃ２・・コンデンサ Ｌ、Ｌ１，Ｌ
２・・インダクタ Ｔｒ・・トランス Ｄ，Ｄ１−Ｄ
４・・ダイオード ２ａ−２ｃ・・表面銅箔層 Ｍ３・・電極
パッド
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E317 AA24 BB01 BB11 CC25 CC31 CC53 GG11 GG14 5E346 AA15 AA41 AA51 BB02 BB03 BB04 BB07 BB11 BB15 BB16 CC32 EE13 HH01 HH22 5H730 AA08 BB21 BB23 CC01 EE02 EE08 FD01 FG01 ZZ05 ZZ11 ZZ12 ZZ15
Claims (11)
- 【請求項１】 基板の表面に形成された表面銅箔層と、
該表面銅箔層の厚みよりも厚い肉厚をもち、基板内部に
おける第１の平面に形成された第１の内部銅箔層と、第
１の平面とは異なる第２の平面に形成された第２の内部
銅箔層と、これら内部銅箔層に至る複数のスルーホール
とを備えた電力用回路基板に所定の複数の電子部品素子
を表面実装してなるオンボード型電源において、 前記第１の内部銅箔層は独立した複数の個別銅箔層から
なり、 前記第２の内部銅箔層は、前記第１の内部銅箔層よりも
大きな面積を有するよう基板内面域に連続して形成され
て、このオンボード電源の安定電位にある一方の主回路
配線を形成し、 かつ基板表面から前記第１、第２の内部銅箔層にそれぞ
れ至る前記スルーホールの表面を含む基板表面には電極
パッドが形成されており、これら電極パッドに前記電子
部品素子の内の第１の主回路素子の第１と第２の主電極
を固着したことを特徴とするオンボード型電源。 - 【請求項２】 請求項１において、 前記複数のスルーホールの一部又は全てに合成樹脂を充
填すると共に、前記合成樹脂の表面に金属膜を形成し、
前記合成樹脂の前記金属膜に前記電極パッドを形成した
ことを特徴とするオンボード型電源。 - 【請求項３】 請求項１又は請求項２において、 前記第１の内部銅箔層の隣接する前記個別銅箔層間の間
隙は前記電子部品素子の内の第２の主回路素子の第１と
第２の主電極間の間隔よりも小さい箇所を有し、前記個
別銅箔層が前記箇所で向かい合う部分に基板表面から前
記スルーホールがそれぞれ延び、これらスルーホールの
表面を含む基板表面には第１と第２の電極パッドが形成
され、該第１と第２の電極パッドに前記第２の主回路素
子の前記第１と第２の主電極が固着されたことを特徴と
するオンボード型電源。 - 【請求項４】 請求項１ないし請求項３のいずれかにお
いて、 前記第１の主回路素子はダイオード、抵抗器、コンデン
サのような２端子電子部品のいずれか、又はＦＥＴ、Ｉ
ＧＢＴ、バイポーラトランジスタ、制御整流器のような
制御端子を含む３端子の電力制御用半導体素子のいずれ
か、あるいはこれらの二つ以上組み合わせであり、前記
制御端子は前記表面銅箔層に接続されていることを特徴
とする型オンボード電源。 - 【請求項５】 請求項３において、 前記第１の主回路素子は整流用ダイオードであり、前記
第２の主回路素子はフリ−ホイーリング用ダイオードで
あることを特徴とするオンボード型電源。 - 【請求項６】 請求項３において、 前記第１の主回路素子はインダクタであり、前記第２の
主回路素子はフィルタ用コンデンサであることを特徴と
するオンボード型電源。 - 【請求項７】 請求項３において、 前記第１、第２の主回路素子はそれぞれインダクタ、電
力制御用半導体素子であって昇圧用コンバータ部を構成
し、該電力制御用半導体素子の制御端子は前記表面銅箔
層に接続されたことを特徴とするオンボード型電源。 - 【請求項８】 請求項３において、 前記第１、第２の主回路素子はそれぞれ２組のダイオー
ドであり、これらダイオードは全波整流回路を構成する
ことを特徴とするオンボード型電源。 - 【請求項９】 請求項３において、 前記電力用回路基板には１次巻線と中間端子を有する２
次巻線をトランスが搭載され、 前記第１の内部銅箔層の第１の個別銅箔層はスルーホー
ルを通して前記トランスの２次巻線の一端に接続される
と共に、別のスルーホールを通して第１のダイオードの
アノード電極に接続され、 前記第１の内部銅箔層の第２の個別銅箔層はスルーホー
ルを通して前記トランスの２次巻線の他端に接続される
と共に、別のスルーホールを通して第２のダイオードの
アノード電極に接続され、 前記第１と第２のダイオードのカソード電極はそれぞれ
スルーホールを通して前記第１の内部銅箔層の第３の個
別銅箔層に接続され、 前記トランスの２次巻線の中間端子はスルーホールを通
して前記第２の内部銅箔層に接続されたことを特徴とす
るオンボード型電源。 - 【請求項１０】 基板の表面に形成された表面銅箔層
と、該表面銅箔層の厚みよりも厚い肉厚をもち、基板内
部における第１の平面に形成された第１の内部銅箔層
と、第１の平面とは異なる第２の平面に形成された第２
の内部銅箔層と、これら内部銅箔層に至る複数のスルー
ホールとを備えた電力用回路基板に整流用ＦＥＴを表面
実装してなる同期整流式のオンボード型電源において、 前記第１の内部銅箔層は独立した複数の個別銅箔層から
なり、 前記第２の内部銅箔層は、前記第１の内部銅箔層よりも
大きな面積を有するようある基板内面域に連続して形成
されて、このオンボード電源の安定電位にある一方の主
回路配線を形成し、 基板表面から前記第１、第２の内部銅箔層にそれぞれ至
る前記スルーホールの表面を含む基板表面には電極パッ
ドが形成されており、 前記第１の内部銅箔層の第１の個別銅箔層はトランスの
２次巻線の第１の端子に前記スルーホールを通して接続
されており、 前記第１の内部銅箔層の第２の個別銅箔層は前記トラン
スの２次巻線の第２の端子に前記スルーホールを通して
接続されており、 前記整流用ＦＥＴのドレイン電極とソース電極をそれぞ
れ前記スルーホールを通して前記第１の内部銅箔層の第
２の個別銅箔層と前記第２の内部銅箔層に接続したこと
を特徴とするオンボード型電源。 - 【請求項１１】 基板の表面に形成された表面銅箔層
と、該表面銅箔層の厚みよりも厚い肉厚をもち、基板内
部における第１の平面に形成された第１の内部銅箔層
と、第１の平面とは異なる第２の平面に形成された第２
の内部銅箔層と、これら内部銅箔層に至る複数のスルー
ホールとを備えた電力用回路基板に整流用ＦＥＴを表面
実装してなる同期整流式のオンボード型電源において、 前記第１の内部銅箔層は独立した複数の個別銅箔層から
なり、 前記第２の内部銅箔層は、前記第１の内部銅箔層よりも
大きな面積を有するようある基板内面域に連続して形成
されて、このオンボード電源の安定電位にある一方の主
回路配線を形成し、 基板表面から前記第１、第２の内部銅箔層にそれぞれ至
る前記スルーホールの表面を含む基板表面には電極パッ
ドが形成されており、 前記第１の内部銅箔層の第１の個別銅箔層はトランスの
２次巻線の第１の端子に前記スルーホールを通して接続
されており、 前記第１の内部銅箔層の第２の個別銅箔層は前記トラン
スの２次巻線の第２の端子に前記スルーホールを通して
接続されており、 フリーホイーリング用ＦＥＴのドレイン電極とソース電
極又はフリーホイーリング用ダイオードの両方の電極を
それぞれ前記スルーホールを通して前記第１の内部銅箔
層の内部銅箔層と前記第２の内部銅箔層に接続したこと
を特徴とする同期整流型のオンボード型電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000103482A JP2001291965A (ja) | 2000-04-05 | 2000-04-05 | オンボード型電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000103482A JP2001291965A (ja) | 2000-04-05 | 2000-04-05 | オンボード型電源 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291965A true JP2001291965A (ja) | 2001-10-19 |
Family
ID=18617185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000103482A Pending JP2001291965A (ja) | 2000-04-05 | 2000-04-05 | オンボード型電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001291965A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274759A (ja) * | 2006-03-30 | 2007-10-18 | Origin Electric Co Ltd | 電源 |
| JP2010213478A (ja) * | 2009-03-11 | 2010-09-24 | Panasonic Corp | 電力変換装置とそれを用いた燃料電池システム |
| JP2011259622A (ja) * | 2010-06-09 | 2011-12-22 | Denso Corp | 半導体装置 |
| JP2021035112A (ja) * | 2019-08-21 | 2021-03-01 | 富士電機株式会社 | 電力変換装置 |
| CN113359969A (zh) * | 2021-04-30 | 2021-09-07 | 山东英信计算机技术有限公司 | 一种供电装置和服务器 |
-
2000
- 2000-04-05 JP JP2000103482A patent/JP2001291965A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274759A (ja) * | 2006-03-30 | 2007-10-18 | Origin Electric Co Ltd | 電源 |
| JP2010213478A (ja) * | 2009-03-11 | 2010-09-24 | Panasonic Corp | 電力変換装置とそれを用いた燃料電池システム |
| JP2011259622A (ja) * | 2010-06-09 | 2011-12-22 | Denso Corp | 半導体装置 |
| JP2021035112A (ja) * | 2019-08-21 | 2021-03-01 | 富士電機株式会社 | 電力変換装置 |
| JP7326990B2 (ja) | 2019-08-21 | 2023-08-16 | 富士電機株式会社 | 電力変換装置 |
| CN113359969A (zh) * | 2021-04-30 | 2021-09-07 | 山东英信计算机技术有限公司 | 一种供电装置和服务器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050523 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050705 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051101 |