JP2021027743A - 回路モジュールおよび電源モジュール - Google Patents

Abstract

【課題】過渡現象を抑制する回路モジュールの提供。【解決手段】回路モジュールは、絶縁層１０の下面に金属層１６が設けられており、金属層１６は配線１７ａから１７ｅとして機能する。Ｓは、配線１７ａから１７ｅのうちトランジスタＱ１及びＱ２のソースＳに接続される領域であり、Ｄは、ドレインＤに接続される領域であり、Ｇは、ゲートＧに接続される領域である。配線１７ａはトランジスタＱ１のドレインＤとコンデンサＣ３ａ及びＣ３ｂの一端とを接続する。配線１７ｂはトランジスタＱ２のソースＳとコンデンサＣ３ａおよびＣ３ｂの他端とを接続する。配線１７ｃは、トランジスタＱ１のソースＳとトランジスタＱ２のドレインＤとを接続する。配線１７ｄはトランジスタＱ１のゲートＧとドライバであるＩＣとを抵抗Ｒ１およびＲ２を介し接続する。配線１７ｅはトランジスタＱ２のゲートＧとドライバであるＩＣとを抵抗Ｒ３およびＲ４を介し接続する。【選択図】図４

Description

本発明は、回路モジュールおよび電源モジュールに関し、例えばトランジスタを有する回路モジュールおよび電源モジュールに関する。

同期整流方式非絶縁型ＤＣ−ＤＣコンバータにスイッチング用トランジスタおよび転流用トランジスタを用いることが知られている（例えば特許文献１）。スイッチとして用いられるトランジスタに並列にコンデンサを設けることが知られている（例えば特許文献２)。トランジスタを有するパワーモジュール間にコンデンサを設けることが知られている（例えば特許文献３）。

特開平１１−１８７６５１号公報 特開２０１５−３５８４７号公報 特開２０１８−１９５３５号公報

例えば、ポリイミド層上にトランジスタ等のパワー半導体素子を搭載する技術を用いると、大電流の電力変換が可能な電力変換回路が実現できる。さらに、大電流に対応するためには、パワー半導体素子を用い高速スイッチングをスムーズに行うことが求められる。しかしながら、電力変換回路において、２つのトランジスタの一方がオフの状態で他方がオンするときに、オーバーシュートおよび／またはリンギング等の過渡現象が生じることがある。過渡現象はトランジスタ等の電子部品の破壊および／または特性の劣化の原因となる。

本発明は、上記課題に鑑みなされたものであり、過渡現象を抑制することを目的とする。

本発明は、絶縁層と、前記絶縁層に設けられ、間に直流電力が入力する第１端子および第２端子と、前記絶縁層に設けられた第３端子と、前記絶縁層に搭載され、前記第１端子に電気的に接続された第１入出力端子、前記第３端子に電気的に接続された第２入出力端子および制御端子を有する第１トランジスタと、前記絶縁層に搭載され、前記第３端子に電気的に接続された第１入出力端子、前記第２端子に電気的に接続された第２入出力端子および制御端子を有する第２トランジスタと、前記絶縁層に搭載され、前記第１トランジスタの前記第１入出力端子と前記第２トランジスタの前記第２入出力端子との間に前記第１トランジスタと前記第２トランジスタに並列に接続されたコンデンサと、前記絶縁層に設けられ、前記第１トランジスタの第１入出力端子と前記コンデンサの一端を接続する第１配線と、前記絶縁層に設けられ、前記第２トランジスタの第２入出力端子と前記コンデンサの他端とを接続する第２配線と、を備える回路モジュールである。

上記構成において、前記第１端子および前記第２端子との間に、前記第１トランジスタおよび前記第２トランジスタと並列にかつ前記コンデンサと並列に前記直流電力の入力コンデンサが接続可能である構成とすることができる。

上記構成において、前記コンデンサの共振周波数は、前記入力コンデンサと前記第１トランジスタおよび前記第２トランジスタを通過する閉ループにおける配線とによる共振周波数より高い構成とすることができる。

上記構成において、前記絶縁層に設けられ、前記第１トランジスタの第２入出力端子と前記第２トランジスタの第１入出力端子とを接続する第３配線を備える構成とすることができる。

上記構成において、前記コンデンサは、前記第１トランジスタおよび前記第２トランジスタに対し、前記第１トランジスタと前記第２トランジスタの配列方向に交差する方向に搭載されている構成とすることができる。

上記構成において、前記第１トランジスタの制御端子および前記第２トランジスタの制御端子の少なくとも一方に駆動信号を出力するドライバを備え、前記ドライバは、前記第１トランジスタおよび前記第２トランジスタに対し、前記コンデンサの反対側に搭載されている構成とすることができる。

上記構成において、前記コンデンサは、並列接続された複数の積層セラミックコンデンサを含む構成とすることができる。

上記構成において、前記第１配線は、前記絶縁層を貫通する貫通孔を介し前記第１トランジスタの第１入出力端子と前記コンデンサの一端とを接続し、前記第２配線は、前記絶縁層を貫通する貫通孔を介し前記第２トランジスタの第２入出力端子と前記コンデンサの他端と接続する構成とすることができる。

上記構成において、前記第１トランジスタおよび前記第２トランジスタはＧａＮＦＥＴまたはＳｉＣＦＥＴである構成とすることができる。

上記構成において、前記第２トランジスタは、前記第１トランジスタがオンのときオフし前記第１トランジスタがオフのときオンする構成とすることができる。

本発明は、上記回路モジュールと、前記第１端子および前記第２端子との間に、前記第１トランジスタおよび前記第２トランジスタと並列にかつ前記コンデンサと並列に接続された入力コンデンサと、前記回路モジュールと前記入力コンデンサを搭載する実装基板と、前記実装基板に設けられ、前記第１端子を前記入力コンデンサの一端に接続する第４配線と、前記実装基板に設けられ、前記第２端子を前記入力コンデンサの他端に接続する第５配線と、を備える電源モジュールである。

上記構成において、前記実装基板に搭載されたインダクタと、前記実装基板に搭載された出力コンデンサと、前記実装基板に設けられ、前記第３端子と前記インダクタの一端を接続する第６配線と、前記実装基板に設けられ、前記インダクタの他端と前記出力コンデンサの一端とを接続する第７配線と、前記実装基板に設けられ、前記出力コンデンサの他端と前記第２端子とを接続する第８配線と、を備える構成とすることができる。

本発明によれば、過渡現象を抑制することができる。

図１は、実施例１における電力変換回路の回路図である。 図２（ａ）は、実施例１における回路モジュールの平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ断面図である。 図３（ａ）および図３（ｂ）は、実施例１における回路モジュールの平面図である。 図４（ａ）および図４（ｂ）は、実施例１における回路モジュールの平面図である。 図５は、実施例１における電源モジュールを示す平面図である。 図６は、実施例１における電力変換回路の等価回路図である。 図７（ａ）は、比較例１における電力変換回路の回路図、図７（ｂ）は、比較例１における電力変換回路の等価回路図である。 図８（ａ）および図８（ｂ）は、比較例１における時間に対するトランジスタの各電圧を示す図である。 図９（ａ）および図９（ｂ）は、実施例１における時間に対するトランジスタの各電圧を示す図である。 図１０は、実施例１におけるコンデンサのインピーダンスの周波数特性を示す図である。 図１１は、実施例１の変形例１に係る電力変換回路の回路図である。 図１２は、実施例１の変形例２に係る電力変換回路の回路図である。 図１３（ａ）は、実施例１の変形例３における回路モジュールの平面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ断面図である。

以下、図面を参照し本発明の実施例について説明する。

回路モジュールおよび電源モジュールとして、同期整流方式降圧型ＤＣ（Direct Current）−ＤＣコンバータを電力変換回路とする例を説明する。図１は、実施例１における電力変換回路の回路図である。

図１に示すように、電力変換回路１００は、トランジスタＱ１、Ｑ２、コンデンサＣ１、Ｃ２、Ｃ３、インダクタＬ、ドライバ３０および制御回路３２を備えている。入力端子Ｔｉｎ１とＴｉｎ２との間に一次側電力として直流の入力電圧Ｖｉｎが印加される。入力端子Ｔｉｎ１とＴｉｎ２との間には入力コンデンサＣ１が接続されている。

コンデンサＣ１に並列に直列接続されたトランジスタＱ１およびＱ２が接続されている。トランジスタＱ１のソースＳはノードＮ１にドレインＤは入力端子Ｔｉｎ１に、ゲートＧはドライバ３０に接続されている。トランジスタＱ２のソースＳは入力端子Ｔｉｎ２にドレインＤはノードＮ１に、ゲートＧはドライバ３０に接続されている。トランジスタＱ１およびＱ２に並列にコンデンサＣ３が接続されている。

ノードＮ１と出力端子Ｔｏｕｔ１との間にインダクタＬが接続されている。出力端子Ｔｏｕｔ１とＴｏｕｔ２との間に出力コンデンサＣ２が接続されている。入力端子Ｔｉｎ２と出力端子Ｔｏｕｔ２は接続されており、例えばグランド電位である。出力端子Ｔｏｕｔ１とＴｏｕｔ２との間に二次側電力として直流の出力電圧Ｖｏｕｔが出力される。出力端子Ｔｏｕｔ１とＴｏｕｔ２との間には例えば外部の負荷Ｚが接続される。

制御回路３２は、出力端子Ｔｏｕｔ１の電圧に基づき、ドライバ３０を接御する。ドライバ３０はトランジスタＱ１およびＱ２のゲートＧに制御信号を出力することで、トランジスタＱ１およびＱ２をオンおよびオフさせる。

制御回路３２は、ドライバ３０にトランジスタＱ１およびＱ２をそれぞれオンおよびオフにさせる。入力端子Ｔｉｎ１（コンデンサＣ１）からトランジスタＱ１およびインダクタＬを介し出力端子Ｔｏｕｔ１に電流が流れる。負荷Ｚに電流が流れ、かつコンデンサＣ２が充電される。出力電圧Ｖｏｕｔが所望の電圧より高くなると、制御回路３２は、ドライバ３０にトランジスタＱ１およびＱ２をそれぞれオフおよびオンにさせる。インダクタＬに蓄積された磁界エネルギーにより、コンデンサＣ２からトランジスタＱ２およびインダクタＬを介し電流が転流する。これにより、負荷Ｚに電流が供給されかつ出力電圧Ｖｏｕｔが維持される。出力電圧Ｖｏｕｔが所望の電圧より低くなると、制御回路３２は、ドライバ３０にトランジスタＱ１およびＱ２をそれぞれオンおよびオフにさせる。制御回路３２の制御により出力電圧Ｖｏｕｔはほぼ一定の直流電圧に維持される。

トランジスタＱ１は主スイッチであり、トランジスタＱ２は転流用スイッチである。トランジスタＱ１およびＱ２としては、ＧａＮＦＥＴ（Field Effect Transistor）、ＳｉＣＦＥＴ、ＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ等のＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、またはバイポーラトランジスタを用いることができる。トランジスタＱ１およびＱ２がＦＥＴの場合、入出力端子はソースおよびドレインであり、制御端子はゲートである。トランジスタＱ１およびＱ２がＩＧＢＴの場合、入出力端子はエミッタおよびコレクタであり、制御端子はゲートである。トランジスタＱ１およびＱ２がバイポーラトランジスタの場合、入出力端子はエミッタおよびコレクタであり、制御端子はベースである。

コンデンサＣ３は、コンデンサＣ１の寄生インダクタンス等に起因したオーバーシュートおよび／またはリンギングを抑制する。詳細は後述する。トランジスタＱ１、Ｑ２、コンデンサＣ３およびドライバ３０は基板２０に搭載されている。詳細は後述する。

図２（ａ）は、実施例１における回路モジュールの平面図、図２（ｂ）は、図２（ａ）および図３（ａ）から図４（ｂ）のＡ−Ａ断面図である。図３（ａ）から図４（ｂ）は、実施例１における回路モジュールの平面図である。図３（ａ）は、金属層１４のパターンを示す平面図、図３（ｂ）は、貫通孔１５ａおよび１５ｂのパターンを示す平面図、図４（ａ）は金属層１６のパターンを示す平面図、図４（ｂ）は、絶縁層１８のパターンを示す平面図である。

図２（ａ）に示すように、絶縁層１０上にトランジスタ２２ａおよびコンデンサ２２ｂを含む電子部品２２が搭載されている。トランジスタ２２ａはトランジスタＱ１およびＱ２に対応する。コンデンサ２２ｂは並列接続されたコンデンサＣ３ａおよびＣ３ｂに対応する。電子部品２２のうち、ＩＣはドライバ３０が集積された集積回路である。Ｒ１からＲ４はトランジスタＱ１およびＱ２のゲートに接続されるゲート抵抗である。コンデンサＣ０１からＣ０３はノイズ除去用コンデンサである。トランジスタ２２ａおよびコンデンサ２２ｂ以外の電子部品２２についての詳細な説明は省略する。

図２（ｂ）に示すように、基板２０では、絶縁層１０の上面および下面にそれぞれ金属層１４および１６が設けられている。絶縁層１０および金属層１４上に接着剤１２が設けられている。接着剤１２によりトランジスタ２２ａおよびコンデンサ２２ｂが絶縁層１０上に接合されている。接着剤１２はトランジスタ２２ａおよびコンデンサ２２ｂ等の電子部品２２が搭載される領域に選択的に設けられていてもよい。トランジスタ２２ａおよびコンデンサ２２ｂは電極２４ａおよび２４ｂを備えている。電極２４ｂは接着剤１２に形成された開口内の接合層１３により金属層１４に接合されている。絶縁層１０および接着剤１２に貫通孔１５ａが形成され、絶縁層１０に貫通孔１５ｂが形成されている。金属層１６は、貫通孔１５ａ介しトランジスタ２２ａの電極２４ａに接続され、貫通孔１５ｂを介し金属層１４に接続されている。金属層１６は、配線１７ａから１７ｃとして機能する。金属層１６の下に絶縁層１８が設けられている。絶縁層１８から露出する金属層１６は端子１９ａから１９ｃとして機能する。

絶縁層１０は、例えばポリイミド樹脂等の樹脂からなり、可撓性を有する。金属層１４は例えば銅または銅合金を主材料とする。接着剤１２は絶縁体であり例えばエポキシ樹脂等の樹脂接着剤である。金属層１６は例えば銅または銅合金を主材料とする。金属層１４および１６は、銅、金、銀またはアルミニウムを主材料としてもよい。接合層１３は、例えば半田等のロウ材または導電性ペーストを焼結させた焼結金属層である。絶縁層１８は、例えばソルダーレジストであり、エポキシ樹脂等の樹脂からなる。トランジスタ２２ａおよびコンデンサ２２ｂの電極２４ａおよび２４ｂは例えば銅、金、銀、アルミニウムまたはニッケルを主材料とする。金属層１４の厚さは例えば３０μｍ、絶縁層１０の厚さは例えば２５μｍ、金属層１６の厚さは例えば５０μｍ、絶縁層１８の厚さは例えば３０μｍである。金属層１４および１６は例えば絶縁層１８より厚い。

図３（ａ）に示すように、絶縁層１０上に金属層１４が設けられている。金属層１４は、コンデンサ２２ｂの電極２４ｂおよび電子部品２２の電極に対応する領域に設けられている。トランジスタ２２ａの電極２４ａの下面と金属層１６との主材料が同じ場合（例えば銅の場合）、貫通孔１５ａを介し金属層１６と電極２４ａとが接合する。よって、金属層１４を設けなくてもよい。コンデンサ２２ｂの電極２４ｂの下面および電子部品２２の電極の下面と金属層１６との主材料が異なる場合（例えば電極の下面の主材料がニッケルであり、金属層１６の主材料が銅の場合）、コンデンサ２２ｂの電極２４ｂおよび電子部品２２の電極と金属層１６とは直接接合しにくい。そこで、金属層１４を設け、金属層１４とコンデンサ２２ｂの電極２４ｂおよび電子部品２２の電極とを導電性ペーストまたは半田等の接合層１３を介して接合する。コンデンサ２２ｂの電極２４ｂおよび電子部品２２の電極と金属層１６とを直接接合することが可能な場合、金属層１４は設けなくてもよい。

図３（ｂ）に示すように、トランジスタ２２ａの電極２４ａに対応する領域に絶縁層１０および接着剤１２が貫通する貫通孔１５ａが設けられている。金属層１６は貫通孔１５ａを介しトランジスタ２２ａの電極２４ａに接続される。金属層１４に対応する領域に絶縁層１０を貫通する貫通孔１５ｂが設けられている。金属層１６は貫通孔１５ｂを介し金属層１４に接続される。

図４（ａ）に示すように、絶縁層１０の下面に金属層１６が設けられている。金属層１６は配線１７ａから１７ｅとして機能する。配線１７ａから１７ｅのうちトランジスタＱ１およびＱ２のソースＳに接続される領域に「Ｓ」、ドレインＤに接続される領域に「Ｄ」およびゲートＧに接続される領域に「Ｇ」を付している。配線１７ａはトランジスタＱ１のドレインＤとコンデンサＣ３ａおよびＣ３ｂの一端とを接続する。配線１７ｂはトランジスタＱ２のソースＳとコンデンサＣ３ａおよびＣ３ｂの他端とを接続する。配線１７ｃは、トランジスタＱ１のソースＳとトランジスタＱ２のドレインＤとを接続する。配線１７ｄはトランジスタＱ１のゲートＧとドライバ３０であるＩＣとを抵抗Ｒ１およびＲ２を介し接続する。配線１７ｅはトランジスタＱ２のゲートＧとドライバ３０であるＩＣとを抵抗Ｒ３およびＲ４を介し接続する。

図４（ｂ）に示すように、絶縁層１０および金属層１６の下面にソルダーレジストとして絶縁層１８が設けられている。絶縁層１８から露出する金属層１６は端子１９ａから１９ｄとして機能する。端子１９ａは配線１７ａの一部であり、端子１９ｂは配線１７ｂの一部であり、端子１９ｃは配線１７ｃの一部である。端子１９ａから１９ｄ以外の金属層１６および絶縁層１０の下面は絶縁層１８により覆われている。

図５は、実施例１における電源モジュールを示す平面図である。図５に示すように、基板４０内または表面に金属層４２が設けられている。基板４０は例えばガラスエポキシ樹脂等の絶縁体である。金属層４２は例えば銅、金、銀またはアルミニウムを主材料とする。金属層４２は配線４２ａから４２ｅとして機能する。配線４２ａ、４２ｃ、４２ｄおよび４２ｅに端子４４が電気的に接続されている。端子４４は、入力端子Ｔｉｎ１、Ｔｉｎ２、出力端子Ｔｏｕｔ１およびＴｏｕｔ２に対応する。基板４０上に、基板２０、電子部品４６ａから４６ｃが搭載されている。電子部品４６ａはコンデンサＣ１に対応する。電子部品４６ｂはコンデンサＣ２に対応する。電子部品４６ｃはインダクタＬに対応する。制御回路３２は図示していない。

図５における配線４２ａから配線４２ｅは図１における配線４２ａから４２ｅに対応する。配線４２ａは、基板２０の端子１９ａに電気的に接続され、入力端子Ｔｉｎ１、コンデンサＣ１の一端およびトランジスタＱ１のドレインＤを電気的に接続する。配線４２ｂは、基板２０の端子１９ｃに電気的に接続され、トランジスタＱ１のソースＳ、トランジスタＱ２のドレインＤおよびインダクタＬの一端を電気的に接続する。配線４２ｃは、出力端子Ｔｏｕｔ１、コンデンサＣ２の一端およびインダクタＬの他端を電気的に接続する。配線４２ｄは、入力端子Ｔｉｎ２とコンデンサＣ１の他端とを電気的に接続する。配線４２ｅは、出力端子Ｔｏｕｔ２とコンデンサＣ２の他端とを電気的に接続する。配線４２ｄと４２ｅとは基板４０内または外において電気的に接続されており、例えばグランド電位が供給される。

図６は、実施例１における電力変換回路の等価回路図である。図６に示すように、トランジスタＱ１およびＱ２を等価回路として表現すると、各々スイッチＳＷに並列にソース−ドレイン間キャパシタンスＣｏｓｓが接続され、ソースＳとスイッチＳＷとの間にインダクタンスＬｓが接続され、ドレインＤとスイッチＳＷとの間にインダクタンスＬｄが接続されている。コンデンサＣ１からＣ３を等価回路として表現すると、真正のキャパシタンスＣｏとＥＳＬ（等価直列インダクタンス）とが直列接続されている。

入力端子Ｔｉｎ１とトランジスタＱ１のドレインＤとの間には主に配線４２ａ（図５参照）によるインダクタンスＬ１が接続されている。トランジスタＱ１のドレインＤとコンデンサＣ３との間には主に配線１７ａ（図４（ａ）参照）によるインダクタンスＬ２が接続されている。トランジスタＱ１のソースＳとノードＮ１との間には主に配線１７ｃによるインダクタンスＬ３が接続されている。トランジスタＱ２のドレインＤとノードＮ１との間には主に配線１７ｃによるインダクタンスＬ４が接続されている。トランジスタＱ２のソースＳとコンデンサＣ３との間には主に配線１７ｂによるインダクタンスＬ５が接続されている。ノードＮ１とインダクタＬとの間には主に配線４２ｂによるインダクタンスＬ６が接続されている。インダクタＬと出力端子Ｔｏｕｔ１との間には主に配線４２ｃによるインダクタンスＬ７が接続されている。トランジスタＱ２のソースＳと出力端子Ｔｏｕｔ２との間には主に配線４２ｅによるインダクタンスＬ８が接続されている。入力端子Ｔｉｎ２と出力端子Ｔｏｕｔ２との間には主に配線４２ｄによるインダクタンスＬ９が接続されている。

実施例１では、基板２０に設けられた配線１７ａがトランジスタＱ１のドレインＤとコンデンサＣ３ａおよびＣ３ｂとの一端を電気的に接続し、配線１７ｂがトランジスタＱ２のソースＳとコンデンサＣ３ａおよびＣ３ｂとの他端を電気的に接続する。配線１７ｃがトランジスタＱ１のソースＳとトランジスタＱ２のドレインＤとを電気的に接続する。これにより、インダクタンスＬ２からＬ５を小さくできる。よって、コンデンサＣ３とインダクタンスＬ２からＬ５による直列共振回路の共振周波数を高くできる。

［比較例１］
図７（ａ）は、比較例１における電力変換回路の回路図、図７（ｂ）は、比較例１における電力変換回路の等価回路図である。図７（ａ）および図７（ｂ）に示すように、比較例１では、図１および図６の実施例１に比べコンデンサＣ３が設けられていない。図７（ｂ）に示すように、インダクタンスＬ２およびＬ５が設けられていない。その他の構成は実施例１と同じであり説明を省略する。

［実験］
実施例１および比較例１に対応する電力変換回路を作製した。トランジスタＱ１およびＱ２をＧａＮＦＥＴとした。コンデンサＣ１のキャパシタンスを４３μＦ、コンデンサＣ２のキャパシタンスを６８μＦ、コンデンサＣ３ａをキャパシタンスが３３００ｐＦの積層セラミックコンデンサ（太陽誘電製ＨＭＫ１０５Ｂ７３３２ＫＶ−Ｆ）、コンデンサＣ３ｂをキャパシタンスが２２００ｐＦの積層セラミックコンデンサ（太陽誘電製ＨＭＫ１０５Ｂ７２２２ＫＶ−Ｆ）とした。入力電圧Ｖｉｎを４８Ｖ、出力電圧Ｖｏｕｔを１２Ｖとした。比較例１にはコンデンサＣ３ａおよびＣ３ｂを設けていない。トランジスタＱ１およびＱ２のソース−ゲート電圧ＧＳおよびソース−ドレイン電圧ＤＳを測定した。

図８（ａ）および図８（ｂ）は、比較例１における時間に対するトランジスタの各電圧を示す図である。図８（ａ）は、トランジスタＱ１をオフからオンとし、トランジスタＱ２をオンからオフとしたときの各電圧を示す。図８（ｂ）は、トランジスタＱ１をオンからオフとし、トランジスタＱ２をオフからオンとしたときの各電圧を示す。

図８（ａ）に示すように、時刻ｔ１においてトランジスタＱ２のソース−ゲート電圧ＧＳがハイレベルからローレベルとなる。これにより、トランジスタＱ２がオンからオフになる。時刻ｔ２においてトランジスタＱ１のソース−ゲート電圧ＧＳがローレベルからハイレベルとなる。これにより、トランジスタＱ１がオンからオフとなる。時刻ｔ２まではトランジスタＱ１のソース−ドレイン電圧ＤＳは高く、トランジスタＱ２のソース−ドレイン電圧ＤＳは低い。

時刻ｔ２以降は、トランジスタＱ２のソース−ドレイン電圧ＤＳは高くなる。このとき、ソース−ドレイン電圧ＤＳは、オーバーシュートし、その後一定の周期Ｔで振動しながら収束する。トランジスタＱ１のソース−ドレイン電圧ＤＳは低くなる。このとき、ソース−ドレイン電圧ＤＳは、オーバーシュートし、その後振動しながら収束する。トランジスタＱ１のソース−ゲート電圧ＧＳは、オーバーシュートし、その後振動しながら収束する。

図８（ｂ）に示すように、時刻ｔ３においてトランジスタＱ１のソース−ゲート電圧ＧＳがハイレベルからローレベルとなる。これにより、トランジスタＱ１がオンからオフになる。時刻ｔ４においてトランジスタＱ２のソース−ゲート電圧ＧＳがローレベルからハイレベルとなる。これにより、トランジスタＱ２がオンからオフとなる。時刻ｔ３まではトランジスタＱ１のソース−ドレイン電圧ＤＳは低く、トランジスタＱ２のソース−ドレイン電圧ＤＳは高い。

時刻ｔ３以降は、トランジスタＱ１のソース−ドレイン電圧ＤＳは高くなる。このとき、ソース−ドレイン電圧ＤＳは、オーバーシュートし、その後一定の周期Ｔで振動しながら収束する。トランジスタＱ２のソース−ドレイン電圧ＤＳは振動ながら低くなり収束する。トランジスタＱ１のソース−ゲート電圧ＧＳは、オーバーシュートし、その後振動しながら収束する。

図９（ａ）および図９（ｂ）は、実施例１における時間に対するトランジスタの各電圧を示す図である。図９（ａ）は、トランジスタＱ１をオフからオンとし、トランジスタＱ２をオンからオフとしたときの各電圧を示す。図９（ｂ）は、トランジスタＱ１をオンからオフとし、トランジスタＱ２をオフからオンとしたときの各電圧を示す。

図９（ａ）に示すように、時刻ｔ１において、トランジスタＱ２がオンからオフになる。時刻ｔ２において、トランジスタＱ１がオフからオンとなる。時刻ｔ２において、トランジスタＱ１のソース−ドレイン電圧ＤＳは低くなる。トランジスタＱ２のソース−ドレイン電圧ＤＳは高くなる。オーバーシュートおよびリンギングは比較例１に比べ小さい。

図９（ｂ）に示すように、時刻ｔ３において、トランジスタＱ１がオンからオフになる。時刻ｔ４において、トランジスタＱ２がオフからオンとなる。時刻ｔ３において、トランジスタＱ１のソース−ドレイン電圧ＤＳは高くなる。トランジスタＱ２のソース−ドレイン電圧ＤＳは低くなる。オーバーシュートおよびリンギングは比較例１に比べ小さい。

比較例１では、トランジスタＱ１およびＱ２のスイッチングを高速に行おうとすると、トランジスタＱ１およびＱ２がオンまたはオフするときに、ソース−ドレイン電圧ＤＳおよびソース−ゲート電圧ＧＳにオーバーシュートおよびリンギングが生じる。これにより、トランジスタＱ１およびＱ２に過電圧が加わり破壊される可能性がある。このような、オーバーシュートおよびリンギングは、トランジスタＱ１およびＱ２としてシリコン系のトランジスタを用い低速でスイッチングする場合には問題となり難い。ＧａＮＦＥＴまたはＳｉＣＦＥＴ等の高速動作可能なトランジスタを用い高速にスイッチングしようとすると生じ易くなる。

オーバーシュートおよびリンギングを抑制するために、ゲート抵抗を増加させることが考えられる。しかし、ゲート抵抗を増加させると、高速のスイッチングが阻害される。また、スナバ回路を用いることが考えられるが、スナバ回路を用いると消費電力が大きくなってしまう。

比較例１では、図７（ｂ）の矢印６０のように、例えばトランジスタＱ２がオフしトランジスタＱ１がオンするとき、トランジスタＱ２のソース−ドレイン間のキャパシタンスＣｏｓｓは、コンデンサＣ１に蓄積された電荷により高速に充電される。矢印６０の経路は、コンデンサＣ１のキャパシタンスＣｏとインダクタンスＬ１、Ｌ３、Ｌ４、Ｌ８、Ｌ９およびＥＳＬとの直列共振回路となる。この直列共振回路により共振が生じる。これにより、トランジスタＱ１およびＱ２のソース−ドレイン電圧ＤＳおよびソース−ゲート電圧ＧＳにオーバーシュートおよびリンギングが生じると考えられる。図８（ａ）および図８（ｂ）の例では、共振周波数は８３．３ＭＨｚである。共振周波数は例えばシミュレーションすることで推定できる。

実施例１では、図６の矢印６２のように、例えばトランジスタＱ２がオフしトランジスタＱ１がオンするとき、トランジスタＱ２のソース−ドレイン間のキャパシタンスＣｏｓｓは、コンデンサＣ３に蓄積された電荷により急速に充電される。コンデンサＣ３のキャパシタンスはコンデンサＣ１より小さい。また、インダクタンスＬ２からＬ５は、基板２０内の配線１７ａから１７ｃによるインダクタンスである。配線１７ａから１７ｃを基板２０に設けることで、配線１７ａから１７ｃを短くできる。よって、インダクタンスＬ２からＬ５を、インダクタンスＬ１、Ｌ８およびＬ９に比べ十分小さくできる。よって、実施例１の矢印６２の経路の共振の大きさを比較例１の矢印６０の経路の共振の大きさに比べ小さくできる。これにより、実施例１ではオーバーシュートおよびリンギングを小さくできる。

図１０は、実施例１におけるコンデンサのインピーダンスの周波数特性を示す図である。図１０では、コンデンサＣ３ａ（ＨＭＫ１０５Ｂ７３３２ＫＶ−Ｆ）、Ｃ３ｂ（ＨＭＫ１０５Ｂ７２２２ＫＶ−Ｆ）、およびコンデンサＣ３ａとＣ３ｂとを並列接続させた実施例１のコンデンサＣ３のインピーダンスを示している。共振周波数ｆｒは比較例１におけるリンギングの共振周波数である８３．３ＭＨｚである。

インピーダンスのボトムの周波数はコンデンサＣ３ａ、Ｃ３ｂおよびＣ３ａ＋Ｃ３ｂの共振周波数ｆｒ１、ｆｒ２およびｆｒ３である。コンデンサＣ３ａ、Ｃ３ｂおよびＣ３ａ＋Ｃ３ｂの共振周波数ｆｒ１、ｆｒ２およびｆｒ３以上の周波数ではコンデンサＣ３ａ、Ｃ３ｂおよびＣ３ａ＋Ｃ３ｂはインダクタンスとして機能してしまう。共振周波数ｆｒ１からｆｒ３が共振周波数ｆｒより低いと、コンデンサＣ３ａ、Ｃ３ｂおよびＣ３はインダクタンスとして機能するため、Ｃｏｓｓの充電が難しくなる。よって、コンデンサＣ３ａ、Ｃ３ｂおよびＣ３は共振周波数ｆｒより高いことが好ましい。

複数のコンデンサＣ３ａおよびＣ３ｂを並列接続しコンデンサＣ３とすることで、インピーダンスが小さくなる。これはＥＳＬが小さくなることに対応する。よって、共振をより小さくできる。また、コンデンサＣ３ａおよびＣ３ｂとして積層セラミックコンデンサを用いることでＥＳＬをより小さくできる。

実施例１によれば、図１のように、絶縁層１０に、間に１次側の直流電力が入力する端子１９ａ（第１端子）および端子１９ｂ（第２端子）との端子１９ｃ（第３端子）が設けられている。トランジスタＱ１（第１トランジスタ）のドレインＤ（第１入出力端子）は端子１９ａに電気的に接続され、ソースＳ（第２入出力端子）は端子１９ｃに電気的に接続されている。トランジスタＱ２（第２トランジスタ）のドレインＤ（第１入出力端子）は端子１９ｃに電気的に接続され、ソースＳ（第２入出力端子）は端子１９ｂに電気的に接続されている。トランジスタＱ１およびＱ２と同じ絶縁層１０に搭載されたコンデンサＣ３は、トランジスタＱ１のドレインＤとトランジスタＱ１のソースＳとの間にトランジスタＱ１およびＱ２と並列に接続されている。

トランジスタＱ１がオンのときトランジスタＱ２はオフしトランジスタＱ１がオフのときトランジスタＱ２はオンする。これにより、トランジスタＱ１またはＱ２がオフしたときに、生じるオーバーシュートおよびリンギングをコンデンサＣ３により抑制できる。なお、図９（ａ）および図９（ｂ）のように、トランジスタＱ１がオフからオンするタイミングとトランジスタＱ２がオンからオフするタイミングは異なっていてもよい。トランジスタＱ１がオンからオフするタイミングとトランジスタＱ２がオフからオンするタイミングは異なっていてもよい。

さらに、図４（ａ）のように、絶縁層１０の設けられた配線１７ａ（第１配線）はトランジスタＱ１のドレインＤとコンデンサＣ３（Ｃ３ａおよびＣ３ｂ）との一端を接続し、配線１７ｂ（第２配線）は、トランジスタＱ２のソースＳとコンデンサＣ３の他端とを接続する。これにより、コンデンサＣ３をトランジスタＱ１およびＱ２の近くに配置できるため、トランジスタＱ１およびＱ２とコンデンサＣ３との間のインダクタンスＬ２およびＬ５を小さくできる。よって、コンデンサＣ３への高速な充放電が可能となり、トランジスタＱ１またはＱ２がオフしたときに生じるオーバーシュートおよびリンギングをより抑制できる。

配線１７ｃ（第３配線）は、トランジスタＱ１のソースＳとトランジスタＱ２のドレインＤとを接続する。これにより、トランジスタＱ１とＱ２との間のインダクタンスＬ３およびＬ４を小さくできる。よって、コンデンサＣ３への高速な充放電が可能となり、トランジスタＱ１またはＱ２がオフしたときに生じるオーバーシュートおよびリンギングをより抑制できる。

図５のように、端子１９ａと１９ｂとの間に、トランジスタＱ１およびＱ２と並列にかつコンデンサＣ３と並列に１次側直流電力の入力コンデンサＣ１が接続可能である。入力コンデンサＣ１が設けられると、トランジスタＱ１またはＱ２がオフしたときにＣｏｓｓを充電する経路の共振によりオーバーシュートおよびリンギングが生じる。よって、コンデンサＣ３を設けることが好ましい。トランジスタＱ１およびＱ２のソース−ドレイン間のキャパシタンスＣｏｓｓを高速充電するため、コンデンサＣ３のキャパシタンスは、キャパシタンスＣｏｓｓの１０倍から２０倍程度が好ましい。コンデンサＣ３を高速充電用に用いるためコンデンサＣ３のキャパシタンスは入力コンデンサＣ１のキャパシタンスの１／１０以下が好ましく、１／１００以下がより好ましい。

コンデンサＣ３の共振周波数は、入力コンデンサＣ１とトランジスタＱ１およびＱ２を通過する閉ループにおける配線４２ａ、４２ｄおよび４２ｅ等による共振周波数より高い。これにより、コンデンサＣ１による共振の充放電においてコンデンサＣ３がキャパシタンスとして機能する。コンデンサＣ３の共振周波数を高くするため、コンデンサＣ３のキャパシタンスは小さくかつＥＳＬは小さいことが好ましい。この観点からコンデンサＣ３には並列接続された積層セラミックコンデンサを用いることが好ましい。

図５のように、基板２０およびコンデンサＣ１は、基板４０（実装基板）に搭載されている。基板４０は、基板２０の端子１９ａとコンデンサＣ１の一端に接続する配線４２ａ（第４配線）と、端子１９ｂをコンデンサＣ１の他端に接続する配線４２ｄおよび４２ｅ（第５配線）と、を備える。このように、コンデンサＣ１は大きいため基板２０とは別の基板４０に搭載される。配線４２ａ、４２ｄおよび４２ｅが基板２０とコンデンサＣ１とを接続すると、配線４２ａ、４２ｄおよび４２ｅのインダクタンスが大きくなる。これにより、オーバーシュートおよびリンギングが発生しやすくなる。よって、コンデンサＣ３を基板２０に設けることが好ましい。これにより、コンデンサＣ３とトランジスタＱ１およびＱ２とを接続する配線１７ａおよび１７ｂのインダクタンスを小さくでき、オーバーシュートおよびリンギングを抑制できる。

図４（ａ）のように、コンデンサＣ３は、トランジスタＱ１およびＱ２に対し、トランジスタＱ１とＱ２の配列方向（図４（ａ）における上下方向）に交差する方向（左右方向）に搭載されている。これにより、配線１７ａおよび１７ｂを短くできる。よって、配線１７ａおよび１７ｂのインダクタンスを小さくできる。コンデンサＣ３とトランジスタＱ１およびＱ２との間には他の電子部品が搭載されていないことが好ましく、他の配線が設けられていないことが好ましい。これにより、配線１７ａおよび１７ｂのインダクタンスをより小さくできる。

ドライバ３０は、トランジスタＱ１のゲートＧ（制御端子）およびトランジスタＱ２のゲートＧ（制御端子）の少なくとも一方に駆動信号を出力する。ドライバ３０は、トランジスタＱ１およびＱ２に対し、コンデンサＣ３の反対側に搭載されている。これにより、配線１７ａおよび１７ｂを短くできる。

図２（ｂ）のように、配線１７ａは絶縁層１０を貫通する貫通孔１５ａおよび１５ｂを介しトランジスタＱ１のドレインＤとコンデンサＣ３の一端とを接続する。配線１７ｂは、絶縁層１０を貫通する貫通孔１５ａおよび１５ｂを介しトランジスタＱ２のソースＳとコンデンサＣ３の他端とを接続する。これにより、トランジスタＱ１およびＱ２とコンデンサＣ３との間のインダクタンスを小さくできる。配線１７ａおよび１７ｂは絶縁層１０より厚いことが好ましい。これにより、貫通孔１５ａおよび１５ｂ、配線１７ａおよび１７ｂのインダクタンスを小さくできる。絶縁層１０をポリイミドとすることで、耐熱および耐電圧性を向上させることができる。

トランジスタＱ１およびＱ２をＧａＮＦＥＴとすることで、高周波数でスイッチングすることができる。トランジスタＱ１およびＱ２をＳｉＣＦＥＴとすることで、大電流を流すことができる。ＧａＮＦＥＴおよびＳｉＣＦＥＴのような高速動作用ＦＥＴを用い、高速スイッチングすることにより、大電流の電力変換が可能となる。しかし、高速スイッチングによりオーバーシュートおよびリンギング等の過渡現象が生じる。そこで、コンデンサＣ３を設けることが好ましい。

インダクタＬと２次側直流電力の出力コンデンサＣ２が基板４０上に搭載されている。基板４０に設けられた配線４２ｂ（第６配線）は、端子１９ｃとインダクタＬの一端を接続する。配線４２ｃ（第７配線）は、インダクタＬの他端とコンデンサＣ２の一端とを接続する。配線４２ｅ（第８配線）は、コンデンサＣ２の他端と端子１９ｂとを接続する。これにより、降圧ＤＣ−ＤＣコンバータを実現できる。インダクタＬは大きいため基板４０に搭載することが好ましい。

［実施例１の変形例１］
実施例１の変形例１は単相フルブリッジインバータの例である。図１１は、実施例１の変形例１に係る電力変換回路の回路図である。図１１に示すように、入力端子Ｔｉｎ１とＴｉｎ２との間に直列にトランジスタＱ１およびＱ２が接続され、トランジスタＱ１およびＱ２に並列にトランジスタＱ１´およびＱ２´が接続されている。トランジスタＱ１とＱ２との間のノードＮ１は出力端子Ｔｏｕｔ１に接続され、トランジスタＱ１´とＱ２´との間のノードＮ１´は出力端子Ｔｏｕｔ２に接続されている。トランジスタＱ１およびＱ２に並列にコンデンサＣ３が接続されている。トランジスタＱ１´およびＱ２´に並列にコンデンサＣ３´が接続されている。トランジスタＱ１、Ｑ２およびコンデンサＣ３は、実施例１と同様に基板２０に搭載され、基板２０の配線により接続されている。トランジスタＱ１´、Ｑ２´およびコンデンサＣ３´は、実施例１と同様に基板２０´に搭載され、基板２０´の配線により互いに接続されている。

トランジスタＱ１がオンのとき、トランジスタＱ２はオフし、トランジスタＱ１´がオンのとき、トランジスタＱ２´はオフする。トランジスタＱ１およびＱ１´を交互にオンおよびオフする。これにより、入力端子Ｔｉｎ１とＴｉｎ２の間に供給される直流電力を交流電力に変換し出力端子Ｔｏｕｔ１およびＴｏｕｔ２から出力できる。基板２０と２０´とは１つの基板でもよい。

［実施例１の変形例２］
実施例１の変形例２は三相ブリッジインバータの例である。図１２は、実施例１の変形例２に係る電力変換回路の回路図である。図１２に示すように、トランジスタＱ１およびＱ２と、トランジスタＱ１´およびＱ２´と、に並列にトランジスタＱ１´´およびＱ２´´が接続されている。トランジスタＱ１´´とＱ２´´との間のノードＮ１´´は出力端子Ｔｏｕｔ３に接続されている。トランジスタＱ１´´およびＱ２´´に並列にコンデンサＣ３´´が接続されている。トランジスタＱ１´´、Ｑ２´´およびコンデンサＣ３´´は、実施例１と同様に基板２０´´に搭載され、基板２０´´の配線により互いに接続されている。トランジスタＱ１´´がオンのとき、トランジスタＱ２´´はオフする。トランジスタＱ１、Ｑ１´およびＱ１´´が順にオンする。これにより、出力端子Ｔｏｕｔ１、Ｔｏｕｔ２およびＴｏｕｔ３から三相交流電力が出力される。基板２０、２０´および２０´´は１つの基板でもよい。

実施例１の変形例１および２のように、回路モジュールおよび電源モジュールに用いられる電力変換回路はインバータでもよい。また、電力変換回路はハーフブリッジ回路でもよいしフルブリッジ回路でもよい。

［実施例１の変形例３］
図１３（ａ）は、実施例１の変形例３における回路モジュールの平面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ断面図である。図１３（ａ）では、絶縁層１０、放熱板２６および封止部２８を図示している。

図１３（ａ）および図１３（ｂ）に示すように、回路モジュール２１では、トランジスタ２２ａの上面に放熱板２６が接合されている。放熱板２６は、例えば、銅または銅合金等の金属板、サファイア等の絶縁板、または金属板と絶縁板とが積層された積層板である。絶縁層１０上にトランジスタ２２ａ等を封止する封止部２８が設けられている。封止部２８は、例えばエポキシ樹脂等の熱硬化型樹脂または熱可塑形樹脂である。封止部２８は、樹脂にフィラー等を含んでもよい。放熱板２６の上面は封止部２８から露出している。放熱板２６の厚さは例えば１１２０μｍ、放熱板２６の大きさは例えば２．９ｍｍ×４．８ｍｍである。金属層１６の下面から封止部２８の上面までの厚さは例えば最大で１４００μｍである。絶縁層１０の大きさは例えば６ｍｍ×１０ｍｍである。

放熱板２６は、トランジスタ２２ａにおいて発生した熱を放出する。封止部２８は、光、熱、湿気、および／または物理的衝撃からトランジスタ２２ａ等の内蔵部品を保護する。また、封止部２８が設けられていることにより、基板４０に回路モジュール２１を実装しやすくなる。さらに、封止部２８の表面に回路モジュール２１の情報を印字することができる。

実施例１の変形例３のように、回路モジュール２１は放熱板２６および／または封止部２８を備えてもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０、１８ 絶縁層
１２ 接着剤
１４、１６ 金属層
１５ａ、１５ｂ 貫通孔
１７ａ−１７ｅ、４２ａ−４２ｅ 配線
１９ａ−１９ｄ、４４ 端子
２０、２０´、２０´、４０ 基板
２２、４２ａ−４２ｃ 電子部品
２２ａ トランジスタ
２２ｂ コンデンサ
２６ 放熱板
２８ 封止部
３０ ドライバ
３２ 制御回路

Claims (12)

1. 絶縁層と、
   前記絶縁層に設けられ、間に直流電力が入力する第１端子および第２端子と、
   前記絶縁層に設けられた第３端子と、
   前記絶縁層に搭載され、前記第１端子に電気的に接続された第１入出力端子、前記第３端子に電気的に接続された第２入出力端子および制御端子を有する第１トランジスタと、
   前記絶縁層に搭載され、前記第３端子に電気的に接続された第１入出力端子、前記第２端子に電気的に接続された第２入出力端子および制御端子を有する第２トランジスタと、
   前記絶縁層に搭載され、前記第１トランジスタの前記第１入出力端子と前記第２トランジスタの前記第２入出力端子との間に前記第１トランジスタと前記第２トランジスタに並列に接続されたコンデンサと、
   前記絶縁層に設けられ、前記第１トランジスタの第１入出力端子と前記コンデンサの一端を接続する第１配線と、
   前記絶縁層に設けられ、前記第２トランジスタの第２入出力端子と前記コンデンサの他端とを接続する第２配線と、
   を備える回路モジュール。
2. 前記第１端子および前記第２端子との間に、前記第１トランジスタおよび前記第２トランジスタと並列にかつ前記コンデンサと並列に前記直流電力の入力コンデンサが接続可能である請求項１に記載の回路モジュール。
3. 前記コンデンサの共振周波数は、前記入力コンデンサと前記第１トランジスタおよび前記第２トランジスタを通過する閉ループにおける配線とによる共振周波数より高い請求項２に記載の回路モジュール。
4. 前記絶縁層に設けられ、前記第１トランジスタの第２入出力端子と前記第２トランジスタの第１入出力端子とを接続する第３配線を備える請求項１から３のいずれか一項に記載の回路モジュール。
5. 前記コンデンサは、前記第１トランジスタおよび前記第２トランジスタに対し、前記第１トランジスタと前記第２トランジスタの配列方向に交差する方向に搭載されている請求項１から４のいずれか一項に記載の回路モジュール。
6. 前記第１トランジスタの制御端子および前記第２トランジスタの制御端子の少なくとも一方に駆動信号を出力するドライバを備え、
   前記ドライバは、前記第１トランジスタおよび前記第２トランジスタに対し、前記コンデンサの反対側に搭載されている請求項５に記載の回路モジュール。
7. 前記コンデンサは、並列接続された複数の積層セラミックコンデンサを含む請求項１から６のいずれか一項に記載の回路モジュール。
8. 前記第１配線は、前記絶縁層を貫通する貫通孔を介し前記第１トランジスタの第１入出力端子と前記コンデンサの一端とを接続し、前記第２配線は、前記絶縁層を貫通する貫通孔を介し前記第２トランジスタの第２入出力端子と前記コンデンサの他端と接続する請求項１から７のいずれか一項に記載の回路モジュール。
9. 前記第１トランジスタおよび前記第２トランジスタはＧａＮＦＥＴまたはＳｉＣＦＥＴである請求項１から８のいずれか一項に記載の回路モジュール。
10. 前記第２トランジスタは、前記第１トランジスタがオンのときオフし前記第１トランジスタがオフのときオンする請求項１から９のいずれか一項に記載の回路モジュール。
11. 請求項１から１０のいずれか一項に記載の回路モジュールと、
    前記第１端子および前記第２端子との間に、前記第１トランジスタおよび前記第２トランジスタと並列にかつ前記コンデンサと並列に接続された入力コンデンサと、
    前記回路モジュールと前記入力コンデンサを搭載する実装基板と、
    前記実装基板に設けられ、前記第１端子を前記入力コンデンサの一端に接続する第４配線と、
    前記実装基板に設けられ、前記第２端子を前記入力コンデンサの他端に接続する第５配線と、
    を備える電源モジュール。
12. 前記実装基板に搭載されたインダクタと、
    前記実装基板に搭載された出力コンデンサと、
    前記実装基板に設けられ、前記第３端子と前記インダクタの一端を接続する第６配線と、
    前記実装基板に設けられ、前記インダクタの他端と前記出力コンデンサの一端とを接続する第７配線と、
    前記実装基板に設けられ、前記出力コンデンサの他端と前記第２端子とを接続する第８配線と、
    を備える請求項１１に記載の電源モジュール。
    

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