JP4953034B2 - 電圧変換器 - Google Patents

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Description

本発明は、基板の内部に能動部品が埋め込まれた（内蔵された）電圧変換器に関する。
電子機器に実装される能動部品に用いられる電圧変換器の一例として、非絶縁型降圧ＤＣ／ＤＣコンバータが挙げられる。図２０は、このような非絶縁型降圧ＤＣ／ＤＣコンバータの基本回路の構成を示す図である。ここで、非絶縁型降圧ＤＣ／ＤＣコンバータの入力電圧をＶｉｎ、出力電圧をＶｏｕｔ、負荷抵抗をＲｌｏａｄ、とすると回路の状態方程式は、下記式（１）で表される。
式（１）中、Ｒｓは、スイッチＰＭＯＳ又はスイッチＮＭＯＳのオン抵抗とインダクタＬの直流抵抗の総和を示し、Ｄは、スイッチング周期に対するオン時間の割合（時比率）を示す。
この場合、非絶縁型降圧ＤＣ／ＤＣコンバータの出力電圧が安定している定常状態においては、式（１）における左辺の行列成分の値はそれぞれ零となるので、Ｒｓを無視できる値と仮定すると、平均出力電流ｉｏｕｔ、及び、平均出力電圧Ｖｏｕｔについては、それぞれ、下記式（２）及び（３）；
で表される関係式が成立する。
また、スイッチＰＭＯＳのオフ期間におけるインダクタＬのリップル電流ΔｉＬは、スイッチのスイッチング周波数をｆとすると、下記式（４）及び（５）；
で表される。スイッチＰＭＯＳのオン期間におけるインダクタＬのリップル電流ΔｉＬについても式（５）と同様の式が成立する。これにより、インダクタに流れる電流波形は、一定な出力電流に対しピーク電流を有する三角波となる。
また、出力リップル電圧ΔＶｏｕｔは、出力側キャパシタ（コンデンサ）Ｃｏｕｔに充電される電荷量から求めることができ、下記式（６）；
で表される。この出力リップル電圧ΔＶｏｕｔも、インダクタのリップル電流ΔｉＬの波形と同様に、ピーク電圧を有する三角波となる。この場合、出力リップル電圧ΔＶｏｕｔの出力波形は、インダクタＬの値を小さな値とし、周波数ｆを高い値（スイッチング周期Ｔを小さい値）とすることにより、ほぼ理想的な三角波の波形に近づけることができ、すなわち、三角波の振幅（ピーク・トゥ・ピーク）を小さくすることが可能となる。
近時、このような電圧変換器やそれを含む能動部品が実装されたデバイス機器のモジュール化が進んでおり、かかるモジュールに対する小型化や薄型化の要求が殊に高まっている。かかる要求に応えるべく、例えば、特許文献１には、能動部品が載置された基板上に能動部品より高いスタッド出力端子を設け、このスタッド出力端子上にマイクロインダクタを設置することにより、能動部品とマイクロインダクタとを、基板面に対して上下方向に載置するように配設してなるマイクロコンバータが提案されている。
特開２００４−６３６７６号公報
上述した非絶縁型降圧ＤＣ／ＤＣコンバータでは、両スイッチＰＭＯＳ，ＮＭＯＳが同時に開くことに起因して回路内に発生する貫通電流を回避すべく、両スイッチＰＭＯＳ，ＮＭＯＳの切り替えタイミングを同時に行わないような制御が行われ得る。しかし、スイッチングの切り替えタイミングをそのように制御することによって貫通電流の発生を回避できるものの、それぞれのスイッチＰＭＯＳ，ＮＭＯＳが切り替えを行う期間（ターンオフ期間）に高周波ノイズが発生してしまうという問題が生じ得る。
例えば、図２０に示す非絶縁型降圧ＤＣ／ＤＣコンバータにおいて、他方のスイッチＮＭＯＳがターンオフする際、他方のスイッチＮＭＯＳに含まれる寄生ダイオード（いわゆる、ソース−ドレイン間の内蔵ダイオード）Ｄ２によって、インダクタＬ、出力側キャパシタ（コンデンサ）Ｃｏｕｔ及びスイッチＮＭＯＳから構成される出力側へ電圧が供給され続けてしまう。このため、寄生ダイオードＤ２に電圧が印加されることにより、等価的にスイッチＮＭＯＳに含まれる寄生キャパシタＣｐ２に電荷が蓄積されてしまう。かかる状態において、一方のスイッチＰＭＯＳが開いた場合、他方のスイッチＮＭＯＳに蓄積された電荷が、入力側キャパシタ（コンデンサ）Ｃｉｎ、及びスイッチＰＭＯＳ，ＮＭＯＳから構成される入力側で放電される。このとき、他方のスイッチＮＭＯＳに含まれる寄生キャパシタＣｐ２が、入力側キャパシタ（コンデンサ）Ｃｉｎに含まれる寄生インダクタＥＳＬと共振し、その結果、高周波ノイズが発生する（但し、作用機序はこれに限定されない。）。
このようなメカニズムで発生した高周波ノイズは、それが外部に放射（不要な輻射）されることによって周辺機器の動作障害や周辺機器間の通信妨害を引き起こしたり、インダクタＬの浮遊容量やグラウンドを介して出力電圧に伝搬したりしてしまう。そして、従来の電圧変換器を実装したモジュールにおいては、かかる高周波ノイズに対する対策がほとんど行われていないのが現状である。
また、電圧変換器を構成する素子間において、電気的な接続箇所をより少なくするような構成を採用することや配線間の距離を更に短くすることは、電圧変換器が搭載される配線基板の設計上の観点から困難である傾向にあり、また、たとえそのような設計を採用し得たとしても、却って、高周波ノイズを含む様々なノイズを増長させてしまう可能性もある。
そこで、本発明は、かかる事情に鑑みてなされたものであり、入力側で発生する高周波ノイズを抑制することにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電圧変換器を提供することを目的とする。
上記課題を解決するために、本発明による電圧変換器は、能動部品が内蔵された基板と、基板上に載置され、且つ、所定の接地電位に接続され、接地側端子を含む入力側キャパシタ及び出力側キャパシタと、能動部品を挟んで形成され、且つ、所定の接地電位に接続されている第１導体層及び第２導体層とを備え、第１導体層は、入力側キャパシタの接地側端子に接続されている入力側導体層、及び、その入力側導体層とは別体に設けられており、且つ、出力側キャパシタの接地側端子に接続されている出力側導体層を有し、第２導体層は、能動部品の端子に接続されており、入力側キャパシタの接地側端子は、入力側導体層を介して第２導体層と接続され、出力側キャパシタの接地側端子は、出力側導体層を介して第２導体層と接続されている。
上記構成によれば、第１導体層において、入力側導体層と出力側導体層が別体に（第１導体層において接していない状態）に形成されており、それらのうちの入力側導体層に入力側キャパシタが接続され、且つ、それらのうちの出力側導体層に出力側キャパシタが接続されており、その第１導体層は、所定の接地電位に接続されている。その一方で、入力側キャパシタ及び出力側キャパシタは、第1導体層の入力側導体層、第２導体層、及び、第1導体層の出力側導体層を介して互いに接続されており、その第２導体層は、所定の接地電位に接続されている。
換言すれば、入力側キャパシタと出力側キャパシタは、第１導体層において、それぞれ、互いに別体に設けられた出力側導体層及び入力側導体層を通して、別々の接地電位に接続されている一方で、第２導体層を通して同じ接地電位に接続されているので、その第２導体層によって言わば共通化されている。よって、入力側キャパシタが接続される所定の接地電位と、出力側キャパシタが接続される所定の接地電位とが電気的に高インピーダンスの状態で接続されるので、その結果、入力側で発生する高周波ノイズを入力側でのループ内に留まらせることができ、かかる高周波ノイズが出力側へ伝搬してしまうことを確実に阻止し得る。これにより、基板に内蔵されたＩＣチップ等の能動部品ひいては電圧変換器の誤動作や出力電圧の不都合な変動が確実に防止され、それらの正確な動作が安定に維持される。
なお、本明細書において、「能動部品が内蔵された基板」とは、能動部品が内蔵された単位基板である個別基板（個片、個品）のみではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）を含む概念であり、その「能動部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるＩＣチップ等の半導体装置、より具体的には、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように、動作周波数が非常に高いデジタルＩＣ、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等が挙げられる。
また、能動部品の端子が、入力側キャパシタとは反対側を向くように配置されると、能動部品の端子が入力側キャパシタを向くように配置された場合に比して、能動部品の端子を入力側キャパシタから離間させることができるので、構造的に、能動部品の周辺に配置され得る信号ラインもまた、入力側キャパシタから比較的遠方に遠ざけられる。これにより、入力側で発生する高周波ノイズが、能動部品の周辺に位置する各種信号ラインに結合することを、より効果的に抑制且つ遮断し得る。
さらに、上記構成において、出力側導体層が、その表面に凹凸を有し、且つ、能動部品を覆うように形成されていると、能動部品を覆う導体面積が、表面に凹凸を有しない導体層の導体面積に比して増大されるので、能動部品からの放熱が促進される（電圧変換器における放熱性が向上される。）。これにより、出力側の電気的インピーダンスが低減され得るだけでなく、いわゆる熱的なインピーダンス（サーマルインピーダンス）も低減され得る。
またさらに、出力側導体層において所定の間隔で複数の孔が形成されていると、出力側導体層を通過しようとする能動部品のスイッチングノイズが抑制（遮断、ブロック）され易くなるとともに、出力側からの漏れ電流等によるスイッチング損失が抑制され易くなる。
また、入力側キャパシタの接地側端子が所定の接地電位に１箇所（１点）で接続されるような配線構成にすると、例えば、配線の引き回し経路等によっては、入力側の抵抗値がより高められ易くなるので、入力側で発生し得る高周波ノイズを更に減衰させ得る。
さらに、出力側キャパシタの接地側端子が所定の接地電位に複数箇所（２点以上）で接続されるように構成すると、例えば、配線の引き回し経路等によっては、入力側の抵抗値が出力側の抵抗値に比して更に一層高められ易くなることにより、入力側で発生し得る高周波ノイズが入力側のループ内に更に留まり易くなり、その結果、かかる高周波ノイズが出力側に流入、漏洩、伝播、伝搬等してしまうことが更に一層回避され得る。
本発明の電圧変換器によれば、入力側キャパシタを含む入力側回路又は配線が接続される所定の接地電位と、出力側キャパシタを含む出力側回路又は配線が接続される所定の接地電位が、電気的に高インピーダンスな状態で接続されるように構成されており、これにより、入力側で発生する高周波ノイズを入力側における回路ループ内に有効に留まらせることができ、よって、かかる高周波ノイズが出力側へ伝搬等してしまうことを確実に阻止することができるので、電圧変換器における電子回路の誤動作を確実に防止でき、且つ、その正確な動作を安定に維持することが可能となる。
本発明による電圧変換器の好適な一実施形態であるＤＣＤＣコンバータ１の構造を概略的に示す断面図である。 図１に示すＤＣＤＣコンバータ１の等価回路図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 能動部品内蔵基板２を製造する手順の一例を示す工程図である。 本実施形態の能動部品内蔵基板２を模式的に示した要部断面図である。 図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線図である。 図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線図である。 図１４に示すＩＩＩ−ＩＩＩ線に沿ってＩＣチップ７の端子７１〜７４の端部を接地側から平面視したときの能動部品内蔵基板２の構造図である。 図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図である。 図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図である。 従来のＤＣＤＣコンバータの一例の等価回路図である。
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
（第１実施形態）
図１は、本発明による電圧変換器の好適な一実施形態であるＤＣＤＣコンバータ１（電源モジュール）の構造を概略的に示す断面図であり、ＤＣＤＣコンバータ１を後述するＩＣチップ７の位置で破断し、ＩＣチップ７の一方側から矢視した状態の断面を示す。また、図２は、図１に示すＤＣＤＣコンバータ１における等価回路図（寄生成分を含む。）である。
ＤＣＤＣコンバータ１は、能動部品内蔵基板２（基板）と、能動部品内蔵基板２の接合領域（電極パッド）６１，６２（接合領域６２は、図１における紙面の手前側に配置されているので、記載を省略する。なお、接合領域６２は、後述する図１９に示す。）に接続されたインダクタＬ（受動部品）と、能動部品内蔵基板２の接合領域（電極パッド）６３，６４（接合領域６４も、図１における紙面の手前側に配置されているので、記載を省略する。なお、接合領域６４は、後述する図１９に示す。）に接続された入力側キャパシタＣｉｎと、能動部品内蔵基板２の接合領域（電極パッド）６５，６６（接合領域６６も、図１における紙面の手前側に配置されているので、記載を省略する。なお、接合領域６６は、後述する図１９に示す。）に接続された出力側キャパシタＣｏｕｔと、から構成されるものであり、能動部品内蔵基板２には、例えばＩＣチップ７が内蔵されている。
ＩＣチップ７は、図２の等価回路図に示されるとおり、入力電圧Ｖｉｎに対してスイッチング制御を行い所望の出力電圧Ｖｏｕｔを出力させる制御回路Ｃと、実際のスイッチング動作を担うスイッチ回路Ｓとから構成されている。スイッチ回路Ｓは、例えばＭＯＳＦＥＴ等のトランジスタを有しておあり、本実施形態では、一方のスイッチとしてＰＭＯＳトランジスタ（スイッチＰＭＯＳ）が使用され、他方のスイッチとしてＮＭＯＳトランジスタ（スイッチＮＭＯＳ）が使用されている。
ＤＣＤＣコンバータ１においては、能動部品内蔵基板２における最下層（能動部品内蔵基板２において、インダクタＬ、入力側キャパシタＣｉｎ、及び出力側キャパシタＣｏｕｔが設けられている面と反対の面；裏面）から、第１絶縁層４１、第２絶縁層４２、第３絶縁層４３、第４絶縁層４４、及び第５絶縁層４５と、第１配線層３１、第２配線層３２、第３配線層３３、及び第４配線層３４とが順に積層されており、第３絶縁層４３の内部の所定位置にＩＣチップ７が埋設されている。能動部品内蔵基板２における最下層である第１絶縁層４１には、外部素子と電気的に接続するために、例えば少なくとも３つの各種出力端子２１〜２３（例えば、ＢＧＡ：Ball Grid Array、いわゆるユーザ端子）が形成されており、それらは、ＤＣＤＣコンバータ１に電圧を印加する入力電圧端子２１（第１入力端子）、ＤＣＤＣコンバータ１から任意の電圧を出力する出力電圧端子２２、接地電位（グラウンド；例えば０Ｖ電圧）に接地されるグラウンド（ＧＮＤ）端子２３から構成されている。
なお、グラウンド端子２３も図１における紙面の手前側に配置されているので、図１における記載を省略する。
また、ＩＣチップ７は、その最下層側に、第１配線層３１〜第４配線層３４のそれぞれと電気的に接続される各端子が設けられており（内部電極、バンプ、ランド等）、これらの出力端子は、能動部品内蔵基板２の最下層に形成された少なくとも３つの各種出力端子２１〜２３に接続される少なくとも３つの端子、すなわち、入力電圧端子７１（入力電圧用の端子）、入力電圧に対してスイッチング制御を行うスイッチ（ＳＷ）端子７２（スイッチング用の端子）、グラウンド（ＧＮＤ）端子７３（グラウンド用の端子）に加え、インダクタＬとキャパシタＣｏｕｔによって平滑された出力電圧を監視し出力電圧が予め設定された基準電圧内となるように制御するフィードバック（ＦＢ）端子７４から構成されている。
このように、ＩＣチップ７は、それらの端子７１〜７４が能動部品内蔵基板２の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。なお、入力電圧端子７１とグラウンド端子７３、及び、スイッチ端子７２とフィードバック端子７４が、それぞれ、図１の視認方向において紙面の奥行き方向に重なるように設けられている（後述する図１７及び図１８参照）。また、グラウンド端子７３とフィードバック端子７４は、紙面の水平方向に重なるように設けられており、一方、入力電圧端子７１とスイッチ端子７２は、紙面の水平方向に重ならないように設けられている（後述する図１７及び図１８参照）。これらのうち、断面図である同図においては、入力電圧端子７１のみを示した。
また、ＩＣチップ７のフィードバック端子７４に対応する能動部品内蔵基板２の出力端子は形成されていない。これは、ＩＣチップ７のフィードバック端子７４は、平滑後の出力電圧を監視するためのものであるので、能動部品内蔵基板２の出力電圧端子２２に接続されていれば、その機能が果たされることによる。
このように構成されたＤＣＤＣコンバータ１においては、ＩＣチップ７における片側一列の出力端子である、入力電圧端子７１、及びグラウンド端子７３が、それらの配線導体を介して、それぞれ、能動部品内蔵基板２の片側一列の入力電圧端子２１、及びグラウンド端子２３に電気的に接続されている。
また、ＩＣチップ７の入力電圧端子７１は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１及び能動部品内蔵基板２に形成された入力電圧端子２１に接続されている。また、ＩＣチップ７の入力電圧端子７１は、ビア導体９５、第３配線層３３に接続されたビア導体９３、第４配線層３４に接続されたビア導体９４、及び接合領域である電極パッド６１を介して入力側キャパシタＣｉｎに接続されている。
またさらに、ＩＣチップ７のスイッチ端子７２は、ビア導体９５を介して第２配線層３２に接続され、さらに、第３配線層３３に接続されたビア導体９３、第４配線層３４に接続されたビア導体９４、及び接合領域である電極パッド６２を介してインダクタＬに接続されている。
さらにまた、ＩＣチップ７のグラウンド端子７３は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１、及び能動部品内蔵基板２に形成されたグラウンド端子２３に接続されている。また、ＩＣチップ７のグラウンド端子７３は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されたビア導体９４、及び接合領域である電極パッド６４，６６を介して入力側キャパシタＣｉｎ及び出力側キャパシタＣｏｕｔに接続されている。
また、ＩＣチップ７のフィードバック端子７４は、ビア導体９５を介して第２配線層３２に接続され、ビア導体９２を介して第１配線層３１及び能動部品内蔵基板２に形成された出力電圧端子２２に接続されている。加えて、ＩＣチップ７のフィードバック端子７４は、ビア導体９５、第３配線層３３に接続されたビア導体９３、第４配線層３４に接続されたビア導体９４、及び接合領域である電極パッド６１を介してインダクタＬに接続され、ビア導体９５，９３，９４、及び接合領域である電極パッド６５を介して出力側キャパシタＣｏｕｔに接続されている。
ここで、図２に示すとおり、ＤＣＤＣコンバータ１を動作させる際には、上述した入力側キャパシタＣｉｎ、スイッチＰＭＯＳ，ＮＭＯＳ、インダクタＬ、及び出力側キャパシタＣｏｕｔの各素子に各種の寄生成分が含まれ得る。具体的には、入力側キャパシタＣｉｎ及び出力側キャパシタＣｏｕｔには、それぞれ寄生インダクタＥＳＬ１，ＥＳＬ２及び寄生抵抗ＥＳＲ１，ＥＳＲ２が含まれており、各スイッチＰＭＯＳ，ＮＭＯＳには、それぞれ寄生ダイオードＤ１，Ｄ２及び寄生キャパシタＣｐ１，Ｃｐ２が含まれ得る。また、インダクタＬの巻線間にも、寄生抵抗ＲＤＣ及び寄生キャパシタＣＳＬが含まれ得る。さらに、入力側キャパシタＣｉｎ、及びスイッチＰＭＯＳ，ＮＭＯＳから構成される入力側からの漏れ磁束Ｌｐ１，Ｌｐ２も含まれ得る。
なお、本明細書（特に、本段落以降の説明）において、「入力側（１次側）」とは、入力側キャパシタＣｉｎ、及びスイッチＰＭＯＳ，ＮＭＯＳから構成される回路（配線）上のループを示し、「出力側（２次側）」とは、インダクタＬ、出力側キャパシタＣｏｕｔ、スイッチＮＭＯＳにより構成される回路（配線）上のループを示す。また、図２に示す等価回路図には、本発明において形成されるビア（導体）の抵抗Ｒｖｉａ２３，Ｒｖｉａ２３_ｔｏｔａｌ，Ｒｖｉａ３４_ｔｏｔａｌ、及びグラウンド層３２Ｇ（第２導体層），３３Ｇ‐１（第１導体層，入力側導体層），３３Ｇ‐２（第１導体層，出力側導体層）も併記しており、その詳細については後述する。
図３乃至図１３は、ＤＣＤＣコンバータ１の半導体内蔵基板２を製造する手順の一例を示す工程図（プロセスフロー図）である。
ここでは、まず、両面ＣＣＬ（Copper Clad Laminate）である両面銅張ガラスエポキシをドリル穿孔し、さらに無電解めっき、及び電解めっきを施した後、めっき膜の不要部分をエッチング等により除去するといった公知の手法を用いてパターニングされた第３配線層３３及び第４配線層３４が形成されたコア基板３を準備する（図３）。
次いで、そのコア基板３の上に絶縁性の樹脂フィルムを真空圧着させて未硬化状態の第３絶縁層４３を積層し、ＲＣＣ（Resin Coated Copper）構造を形成する（図４）。
そして、未硬化状態の第３絶縁層４３上にＩＣチップ７をいわゆるフェイスアップの状態で載置した後（図５）、再びその上を未硬化状態の樹脂で覆って第３絶縁層４３内にＩＣチップ７を埋め込み、第３絶縁層４３を硬化させる。次に、第３絶縁層４３上に銅箔を重ねて形成された第２配線層３２の不要部分をエッチング等によって除去した後、第２配線層３２を除去した部位に、公知の方法でビアホール９３Ｈ，９５Ｈを穿設し、ビアホール９３Ｈの底部に第３配線層３３を露出させ、且つ、ビアホール９５Ｈの底部にＩＣチップ７の各端子７１〜７４（図示においては、入力電圧端子７１のみ示す）を露出させる（図６）。
それから、ビアホール９３Ｈ，９５Ｈが形成されたコア基板３上に銅等のめっきを施し、第２配線層３２と第３配線層３３、及び、第２配線層とＩＣチップ７の端子７１〜７４を、それぞれ、ビア導体９３，９５により接続する（図７）。
次に、第２配線層３２をエッチング等によりパターニングして第２配線層３２の配線パターンを形成する（図８）。次いで、第２配線層３２上及びビアホール９３Ｈ，９５Ｈの内部に樹脂を充填して未硬化状態の第２絶縁層４２を形成し、更にその上に銅箔等を積層して第１配線層３１を形成した後、熱プレス等により基板全体を押圧することによって、第２絶縁層４２を硬化させると同時に、積層される各第１配線層３１〜第４配線層３４及び各第２絶縁層４２〜第４絶縁層４４、並びにＩＣチップ７間の密着性を高める（図９）。
その後、その状態での最外両層である第１配線層３１及び第４配線層３４の不要部分をエッチング等によって除去して、ビアホール９２Ｈ，９４Ｈを穿設し、それらの底部に、それぞれ、第２配線層３２及び第３配線層３３を露出させる（図１０）。
次いで、ビアホール９２Ｈ，９４Ｈの内部、並びに、第１配線層３１上及び第４配線層上に銅めっきを施して、第１配線層３１と第２配線層３２、及び第３配線層３３と第４配線層３４を、それぞれ、ビア導体９２，９４に接続する（図１１）。次いで、第１配線層３１及び第４配線層３４をエッチング等によりパターニングして配線パターンを形成する（図１２）。
それから、第１配線層３１及び第４配線層３４の配線パターン上、及び、それらの配線パターン以外の適宜の部分に、ソルダーレジストを塗布等してマスク層である第１絶縁層４１及び第５絶縁層４５を形成させることにより、能動部品内蔵基板２を得る（図１３）。そして、この能動部品内蔵基板２を反転させ上下を逆さまにした状態で、その上に、受動部品であるインダクタＬ並びに入力側キャパシタＣｉｎ及び出力側キャパシタＣｏｕｔを載置して接続することにより、ＤＣＤＣコンバータ１を完成させる。
このように形成されたＤＣＤＣコンバータ１の能動部品内蔵基板２を、配線層３１〜３４ごとに接地側（インダクタＬの反対側）から平面視したときの配線構造を、図１４〜図１９を参照しながら具体的に説明する。まず、図１４は、本実施形態の能動部品内蔵基板２を模式的に示す要部断面図であり、図１５は、その図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線構造図（Ｉ−Ｉ線断面図）である。
第１配線層３１には、入力電圧用の配線パターン３１Ｖｉ、グラウンド（接地）用の配線パターン３１Ｇ、及び、出力電圧用の配線パターン３１Ｖｏが形成されている。また、第１配線層３１には、外部素子と電気的に接続するための各種端子、すなわち、入力電圧端子２１、出力電圧端子２２、及びグラウンド端子２３が形成されている。さらに、積層される第２配線層３２と接続するために、入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成されている。また、第１配線層３１に形成されるグラウンド用の配線パターン３１Ｇは、２つのグラウンド用のビア導体９２Ｇ、及び能動部品内蔵基板２に形成されたグラウンド端子２３を一体に接続する。上記各種の配線パターン３１Ｖｉ，Ｖｏ，Ｇは、各種出力端子２１〜２３と、各種出力端子２１〜２３に対応する各ビア導体９２とを接続している。
図１６は、図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線構造図（ＩＩ−ＩＩ線断面図）である。
第２配線層３２には、２つの入力電圧用の配線パターン３２Ｖｉ‐１，Ｖｉ‐２（駆動用の信号ライン）、グラウンド（接地）用の配線パターン３２Ｇ（駆動用の信号ライン）、スイッチング用の配線パターン３２Ｓ（スイッチング用の信号ライン）、出力電圧用の配線パターン３２Ｖｏ（駆動用の信号ライン）、及びフィードバック用の配線パターン３２Ｆ（フィードバック用の信号ライン）が形成されている。
また、第２配線層３２には、上述の第１配線層３１と接続するための入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成され、第３配線層３３と接続するための２つの入力電圧用のビア導体９２Ｖｉ、２つの出力電圧用のビア導体９３Ｖｏ、２つのスイッチング用のビア導体９３Ｓ、及び３つのグラウンド用のビア導体９３Ｇが形成されている。また、ＩＣチップ７の各種端子７１〜７４に接続される各種ビア導体９５Ｖｉ，９５Ｇ，９５Ｆ，９５Ｓが形成されている。
入力電圧用の配線パターン３２Ｖｉ‐１の両端は、入力電圧用のビア導体９２Ｖｉ，９３Ｖｉ‐１に接続され、入力電圧用の配線パターン３２Ｖｉ‐２の両端は、入力電圧用のビア導体９３Ｖｉ‐２，９５Ｖｉに接続されている。入力電圧用のビア導体９５Ｖｉは、ＩＣチップ７の入力電圧端子７１に接続されている。
また、出力電圧用の配線パターン３２Ｖｏの両端は、出力電圧用のビア導体９２Ｖｏ，９３Ｖｏに接続されており、スイッチング用の配線パターン３２Ｓは、ＩＣチップ７のスイッチ端子７２に接続されたビア導体９５Ｓ、及びスイッチング用のビア導体９３Ｓと一体に接続されている。
さらに、グラウンド用の配線パターン３２Ｇは、ＩＣチップ７のグラウンド端子７３に接続されたビア導体９５Ｇ、及び第１配線層３１と接続するためのグラウンド用のビア導体９２Ｇ、第３配線層３３と接続するための３つのグラウンド用のビア導体９３Ｇ‐１，９３Ｇ‐２，９３Ｇ‐３と一体に接続されている。
また、グラウンド用の配線パターン３２Ｇは、能動部品内蔵基板２の両端部であってＩＣチップ７の側端部に形成されたグラウンド用のビア導体９３Ｇ‐１，９３Ｇ‐２，９３Ｇ‐３、ＩＣチップ７のグラウンド端子７３に接続されたビア導体９５Ｇ、及びグラウンド用のビア導体９２Ｇ，９２Ｇが一体に形成されたグラウンド層を画成する。本実施形態（図１６参照）では、グラウンド用の配線パターン３２Ｇは、フィードバック用の配線パターン３２Ｆ、及び入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２を取り囲むように形成されており、且つ、スイッチング用の配線パターン３２Ｓの近傍にも形成されている。
このように形成された配線構造において、第３配線層３３と接続するためのグラウンド用のビア導体９３Ｇ‐１，９３Ｇ‐２，９３Ｇ‐３のうち、グラウンド用のビア導体９３Ｇ‐１は、図２に示す等価回路図における入力側の一部を構成する部材であり、入力側キャパシタＣｉｎに接続されたビア抵抗Ｒｖｉａ２３に相当する。また、グラウンド用のビア導体９３Ｇ‐２，９３Ｇ‐３は、図２に示す、等価回路図における出力側の一部を構成する部材であり、出力側キャパシタＣｏｕｔに接続されたビア抵抗Ｒｖｉａ２３_ｔｏｔａｌに相当する。さらに、グラウンド用の配線パターン３２Ｇは、図２に示す等価回路図における所定の接地電位であるグラウンドに接続されたリード線に相当する。
このような構成によれば（図２参照）、入力側キャパシタＣｉｎが１つのビア抵抗Ｒｖｉａ２３（９３Ｇ‐１）を介してグラウンドに１箇所（１点）で接続される。これに対し、出力側キャパシタＣｏｕｔは、複数のビア導体９３Ｇ‐２，９３Ｇ‐３を介してグラウンドに接続される。複数のビア導体９３Ｇ‐２，９３Ｇ‐３は、回路上、並列に接続されており、それらの並列に接続されたビア導体９３Ｇ‐２，９３Ｇ‐３が、グラウンドに接続される。なお、図示においては、複数のビア導体９３Ｇ‐２，９３Ｇ‐３は、ビア抵抗Ｒｖｉａ２３_ｔｏｔａｌに相当し、このビア抵抗Ｒｖｉａ２３_ｔｏｔａｌがグラウンドに接続されている。
これにより、第２配線層３２においては、入力側によるビア導体の抵抗値が、並列に接続された出力側によるビアの抵抗値より大きい値になり得る。したがって、このように入力側のビア導体の抵抗値が出力側のビア導体の抵抗値よりも高められ得るので、入力側で発生する高周波ノイズを効果的に減衰させることができる。また、入力側によるビア導体の抵抗値が、出力側によるビア導体の抵抗値より大きい値となるようにビア導体を形成することにより、スイッチング動作に伴って発生する高周波ノイズを入力側のループ内に留まらせることができるので、かかる高周波ノイズが、出力側へ伝搬することを有効に妨止することができる。
また、入力側と出力側に共通するグラウンド層として、グラウンド用の配線パターン３２ＧがＩＣチップ７を取り囲むように、且つ、能動部品内蔵基板２において広範囲に亘って形成されているので、グラウンド用の配線パターン３２Ｇが電磁波シールドとしての有効に機能する。これにより、スイッチング動作に伴って入力側に発生し得る高周波ノイズを、グラウンド用の配線パターン３２Ｇにおいて言わば吸収して滅失させることができるので、ＩＣチップ７ひいてはＤＣＤＣコンバータ１の動作をより一層安定させることが可能となる。
なお、入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２を別々に形成したことにより、入力電圧端子２１から流入する電流が、ＩＣチップ７と入力側キャパシタＣｉｎとを接続する配線の途中に設けられたビア導体９３Ｖｉ‐２によって、ＩＣチップ７に直接流れ込むことが回避される一方、入力電圧端子２１から流入する電流を、入力側キャパシタＣｉｎへ確実に流入させることができる。そして、ビア導体９３Ｖｉ‐２を形成するだけでなく、別々の入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２を形成することによって、入力側キャパシタＣｉｎへの配線経路を確実に確保することができる。
ここで、フィードバック用の配線パターン３２Ｆの一部は、入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２、及びスイッチング用の配線パターン３２Ｓが延在する方向を横断（縦断）するように形成されることが好ましい。
本実施形態（図１６参照）では、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の長辺に沿って端子７１，７３と端子７２，７４との間、及び他の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２，３２Ｓを横断（縦断）するように形成されている。より具体的には、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の略中央を通るように形成され、各種配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２，３２Ｓに対して略直交するように形成されている。
このように形成することにより、各種信号ラインとの接触が最小限に抑えられるため、各種信号ラインとの相互干渉を回避できるだけでなく、各種信号ラインとの容量結合をも防止することができ、フィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断させて、フィードバック用の信号をより一層安定化させることができる。
また、フィードバック用の配線パターン３２Ｆは、フィードバック端子７４、ビア導体９５Ｆ、及び、出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏに接続され、フィードバック用の配線パターン３２Ｆの少なくとも一部が、図１６に示す如く、能動部品内蔵基板２を平面視した状態において、ＩＣチップ７の載置領域（実装領域）Ａ７の外周（外枠）よりも内側に形成されている。換言すれば、フィードバック用の配線パターン３２Ｆの少なくとも一部は、ＩＣチップ７の載置下であって、能動部品内蔵基板２を平面視した状態で（能動部品内蔵基板２の面方向において）ＩＣチップ７と重なり合うように形成される。さらに、フィードバック用の配線パターン３２Ｆが、インダクタＬから発生する漏れ磁束と略直交するように形成されているので、能動部品内蔵基板２は、フィードバック用の配線パターン３２Ｆに対するインダクタＬから発生する漏れ磁束の影響を最も受け難くさせることができる。
このように、フィードバック用の配線パターン３２ＦがインダクタＬから離間した第２配線層３２に形成されており、インダクタＬからより遠方に配置されているだけではなく、第２配線層３２において、フィードバック用の配線パターン３２ＦがＩＣチップ７の載置領域内に形成されており、且つ、ＩＣチップ７の載置下に配置されることにより、ＩＣチップ７が、インダクタＬから発生する漏れ磁束を遮断する媒体（シールド体、シールド層）として機能するので、インダクタＬの漏れ磁束によって影響を受けやすいフィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断させて安定化させることができる。
なお、フィードバック用の配線パターン３２Ｆは、平滑後の出力電圧を監視するために形成された配線であることから、電流が僅かに流れる程度の細い配線パターンであればよい。また、このように形成されるフィードバック用の配線パターン３２Ｆは、その一方端である出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏから他方端であるフィードバック端子７４に向かって電流が流れ、この電流は、インダクタＬが基板上で流れる電流の方向と反対向きに流れている。これにより、フィードバック用の配線パターン３２Ｆには、インダクタＬから発生する磁界と反対向きの磁界（反磁界）が発生するので、インダクタＬから発生する漏れ磁束を少なからず軽減することができる。
図１７は、図１４に示すＩＩＩ−ＩＩＩ線に沿ってＩＣチップ７の端子７１〜７４の端部を接地側から平面視したときの能動部品内蔵基板２の構造図（ＩＩＩ−ＩＩＩ線断面図）である。第３絶縁層４３の内部には、ＩＣチップ７が埋設され、ＩＣチップ７の各種端子７１〜７４及び第３配線層３３に接続される各種ビア導体９３（添字は省略する）が形成されている。これらの各種ビア導体９３は、ＩＣチップ７の一方側の端部に形成され、第２配線層３２に形成されたビア導体９３の略真上に設けられる。ＩＣチップ７は、入力側キャパシタＣｉｎ、出力側キャパシタＣｏｕｔ、及びインダクタＬ側からより離間した側（接地側）に各種端子７１〜７４が配置されるように第３絶縁層４３内部に載置されている。
図１８は、図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図（ＩＶ−ＩＶ線断面図）である。第３配線層３３には、入力電圧用の配線パターン３３Ｖｉ、入力側におけるグラウンド用の配線パターン３３Ｇ‐１、出力側におけるグラウンド用の配線パターン３３Ｇ‐２、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏが形成されている。
入力電圧用の配線パターン３３Ｖｉは、第３配線層３３に設けられた４つの入力電圧用のビア導体９３Ｖｉ‐１、９３Ｖｉ‐２、９４Ｖｉ‐１、９４Ｖｉ‐２と一体に接続されている。これらの４つの入力電圧用のビア導体９３Ｖｉ‐１、９３Ｖｉ‐２、９４Ｖｉ‐１、９４Ｖｉ‐２のうち、回路上では、２つの入力電圧用のビア導体９３Ｖｉ‐１，９３Ｖｉ‐２が並列に接続され、２つの入力電圧用のビア導体９４Ｖｉ‐１，９４Ｖｉ‐２が並列に接続される。そして、この入力電圧用のビア導体９３Ｖｉ‐１，９３Ｖｉ‐２のそれぞれに等価な抵抗値は、入力電圧用のビア導体９４Ｖｉ‐１，９４Ｖｉ‐２のそれぞれに等価な抵抗値より大きい値であることが好ましい。そして、入力電圧用の配線パターン３３Ｖｉは、回路上において、並列に接続された入力電圧用のビア導体９３Ｖｉ‐１，９３Ｖｉ‐２と入力電圧用のビア導体９４Ｖｉ‐１，９４Ｖｉ‐２とをそれぞれ並列に接続する結線、及び、これら並列群を直列に接続する結線に相当する。
また、ビア導体９４Ｖｉ‐１、９４Ｖｉ‐２間が相対的に低いインピーダンスで電気的に接続される状態（短絡）となるように、第３配線層３３に、配線パターン３３Ｖｉが、ビア導体９３Ｖｉ‐１，９３Ｖｉ‐２，９４Ｖｉ‐１，９４Ｖｉ‐２と一体に形成されているので、入力電圧が入力される入力電圧端子２１と入力側キャパシタＣｉｎを接続する配線、及び入力側キャパシタＣｉｎとＩＣチップ７とを接続する配線のそれぞれの少なくとも一部を同一の配線として一体に形成することができる。よって、回路上において、上述した４つの入力電圧用のビア導体９３Ｖｉ‐１，９３Ｖｉ‐２，９４Ｖｉ‐１，９４Ｖｉ‐２を直列に接続し、且つ、２つの入力電圧用のビア導体９４Ｖｉ‐１，９４Ｖｉ‐２間に入力側キャパシタＣｉｎを接続した構成に起因して生じ得る電流の逆流等の不都合を、有効に回避することができる。
また、このように形成することにより、回路上では、２つの入力電圧用のビア導体９３Ｖｉ‐１，９３Ｖｉ‐２間の結線が分断され得る。このため、入力側の電流が一気に入力側キャパシタＣｉｎを通らずに入力電圧端子７１まで流れることが防止され、その結果、入力電圧の降下に伴う電流の逆流を防止することができる。また、入力電圧端子２１及び入力側キャパシタＣｉｎが接続される配線、並びに、入力電圧端子７１及び入力側キャパシタＣｉｎが接続される配線が、ＩＣチップ７の入力電圧端子７１が形成される層とは異なる層である配線層３３において短絡されているので、制御回路Ｃのスイッチング動作に伴う入力電圧の変動による影響を、無視し得る程度にまで軽減し得る。さらに、２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を設け、配線パターン３３Ｖｉと一体に接続することにより、２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２が回路上では並列に接続されるので、これによっても配線インピーダンスを低減することができる。
さらに、第３配線層３３においては、入力側グラウンド用の配線パターン３３Ｇ‐１と、出力側のグラウンド用の配線パターン３３Ｇ‐２とが別々に形成されている。この入力側グラウンド用の配線パターン３３Ｇ‐１は、第３配線層３３下に載置されたＩＣチップ７の載置領域Ａ７よりも外側に形成された入力側のグラウンド層であって、本実施形態では、第２配線層３２に接続されたグラウンド用のビア導体９３Ｇ‐１、及び第４配線層３４に接続されたグラウンド用のビア導体９４Ｇ‐１と一体に形成されている。
一方、出力側グラウンド用の配線パターン３３Ｇ‐２は、第３配線層３３下に載置されたＩＣチップ７の載置領域Ａ７よりも外側に形成された出力側のグラウンド層であって、本実施形態では、入力電圧用の配線パターン３３Ｖｉ、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏが形成された領域を除く、インダクタＬの載置領域（実装領域）の略全域を覆うように形成されている。
このように、出力側グラウンド用の配線パターン３３Ｇ‐２は、出力側のグラウンド線を全て共通化することによって各素子に含まれる寄生成分を低減させ得る点において有用であり、その結果、高周波ノイズが減衰して出力側に出力される。また、出力側グラウンド用の配線パターン３３Ｇ‐２は、ＩＣチップ７の載置領域Ａ７、及びインダクタＬの載置領域を覆うように形成されているので、優れた電磁波シールドとしても機能する。
また、出力側グラウンド用の配線パターン３３Ｇ‐２には、その表面に凹凸が形成されるように、所定の間隔で小孔ｈ（図１８参照）が複数形成されている。このような複数の小孔ｈが形成されることにより、小孔ｈを形成しない場合に比して、出力側グラウンド用の配線パターン３３Ｇ‐２の導体面積が増大される（広がる）ので、グラウンド用の配線パターン３３Ｇ‐２が、より有用なヒートシンクとして機能する。これにより、例えば高速スイッチング動作が行われるＩＣチップ７において生じ得る熱の放散性が高められ、すなわちサーマルインピーダンスを低下させることができ、高熱の蓄積やサーマルバジェット（入熱量）の増大に起因するＩＣチップ７の誤動作といった不具合の発生をより確実に防止することができる。
さらにまた（図２参照）、入力側キャパシタＣｉｎが、直列に接続されたビア抵抗９３Ｇ‐１，９４Ｇ‐１を介してグラウンドに１箇所（１点）で接続されているのに対し、出力側キャパシタＣｏｕｔは、複数のビア抵抗９３Ｇ‐２，９３Ｇ‐３，９４Ｇ‐２，９４Ｇ‐３を介してグラウンドに接続されている。また、第３配線層３３と第４配線層３４とを接続する出力側のビア導体９４Ｇ‐２，９４Ｇ‐３は、入力側のグラウンド層３３Ｇ‐１に形成されるビア導体９４Ｇ‐１よりも多く形成されている。さらに、回路上では、直列に接続されたビア抵抗９３Ｇ‐２，９４Ｇ‐２と、直列に接続されたビア抵抗９３Ｇ‐３，９４Ｇ‐３と、が並列に接続され、それらの並列に接続された抵抗群たるビア抵抗９３Ｇ‐２，９３Ｇ‐３，９４Ｇ‐２，９４Ｇ‐３が、グラウンドに接続されている（図示においては、ビア抵抗９３Ｇ‐２，９３Ｇ‐３がＲｖｉａ２３_ｔｏｔａｌに相当し、ビア抵抗９４Ｇ‐２，９４Ｇ‐３がＲｖｉａ３４_ｔｏｔａｌに相当し、これらが直列に接続されている。）。
このように、出力側では、出力側キャパシタＣｏｕｔが、複数のビア抵抗Ｒｖｉａ３４_ｔｏｔａｌを介して、出力側グラウンド用の配線パターン３３Ｇ‐２に接続され、そのグラウンド用の配線パターン３３Ｇ‐２が、Ｒｖｉａ２３_ｔｏｔａｌ、第２配線層３２に形成されたグラウンド用の配線パターン３２Ｇを介して、出力側が接続されたグラウンドに接続されているので、出力側回路と、出力側が接続されたグラウンドとの間の電気的インピーダンスを更に低減することができる。
また、本実施形態とは異なるが、従来の構成において、図２に示すように、第３配線層３３に広範囲に亘ってグラウンド層３３’Ｇが形成されている場合、インダクタＬの表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、大幅に抑制又は遮断することが可能となるものの、入力側が接続されるグラウンドと出力側が接続されるグラウンドとの間が電気的に接続されてしまうため、出力側に伝搬し得る高周波ノイズを阻止することは極めて困難であった。
これに対し、本発明によるＤＣＤＣコンバータ１によれば、第３配線層３３において、入力側におけるグラウンド用の配線パターン３３Ｇ‐１と、出力側におけるグラウンド用の配線パターン３３Ｇ‐２とを別体に（別々に）形成することにより、入力側が接続されるグラウンドと出力側が接続されるグラウンドとの間を電気的に高インピーダンスの状態で接続させることができるので、入力側で発生する高周波ノイズが出力側への伝搬してしまうことを確実に阻止することができる。
さらに、出力側におけるグラウンド用の配線パターン３３Ｇ‐２が、ＩＣチップ７を覆うように広範囲に亘って形成されているので、インダクタＬの表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、大幅に抑制又は遮断することが可能となる。加えて、第２配線層３２に形成される様々な信号ラインの相互干渉を防止することもでき、しかも、制御回路Ｃにおけるスイッチング制御の際に発生し易いノイズの発生をも抑止することができる。
なお、出力側グラウンド用の配線パターン３３Ｇ‐２は、入力電圧用の配線パターン３３Ｖｉと出力電圧用の配線パターン３３Ｖｏとの間に形成されることが望ましい。このように形成することにより、第３配線層３３に形成される入力側の信号ラインと出力側の信号ラインとがグラウンド層を介して分断されるため、両信号ラインの相互干渉を防止することができ、能動部品内蔵基板２の動作を更に一層安定化させることが可能となる。
図１９は、図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図（Ｖ−Ｖ線断面図）である。第４配線層３４は、入力電圧用の配線パターン３４Ｖｉ、入力側におけるグラウンド用の配線パターン３４Ｇ‐１、出力側におけるグラウンド用の配線パターン３４Ｇ‐２、スイッチング用の配線パターン３４Ｓ、及び出力電圧用の配線パターン３４Ｖｏから構成され、それらの配線パターン３４Ｖｉ，３４Ｇ‐１，３４Ｇ‐２，３４Ｓ，３４Ｖは、それぞれ、入力電圧用のビア導体９４Ｖｉ‐１，９４Ｖｉ‐２、入力側におけるグラウンド用のビア導体９４Ｇ‐１、出力側におけるグラウンド用のビア導体９４Ｇ‐２，９４Ｇ‐３、スイッチ用のビア導体９４Ｓ、及び出力電圧用のビア導体９４Ｖｏに接続されている。
また、前述の如く（図２参照）、入力側が、直列に接続されたビア抵抗９３Ｇ‐１，９４Ｇ‐１を介してグラウンドに１箇所（１点）で接続されているのに対し、第４配線層３４においても、出力側のビア導体９４Ｇ‐２，９４Ｇ‐３は、入力側のグラウンド層３４Ｇ‐１に形成されるビア導体９４Ｇ‐１よりも多く形成されている。
そして、配線パターン３４Ｖｉ，３４Ｇ‐１，３４Ｇ‐２，３４Ｓ，３４Ｖｏ上に、それぞれ、電極パッド６１〜６６が設置されており、各電極パッド６１〜６６は、各配線パターン３４Ｖｉ，３４Ｇ‐１，３４Ｇ‐２，３４Ｓ，３４Ｖｏの領域内であって、インダクタＬ又は入力側キャパシタＣｉｎ若しくは出力側キャパシタＣｏｕｔが載置される領域の端部よりも外側に配置されるように形成されている。さらに、電極パッド６１，６２上にインダクタＬが載置され、電極パッド６３，６４上に入力側キャパシタＣｉｎが載置され、電極パッド６５，６６上に出力側キャパシタＣｏｕｔが載置されることにより、インダクタＬ及びキャパシタＣｉｎ，Ｃｏｕｔが実装されたＤＣＤＣコンバータ１が構成されている。
なお、上述したとおり、発発明は上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において、これまでに適宜述べたとおり、様々な変形が可能である。
以上説明したとおり、本発明による電圧変換器は、入力側で発生する高周波ノイズを入力側における回路ループ内に有効に留まらせることにより、かかる高周波ノイズが出力側へ伝搬等してしまうことを確実に阻止し、その結果、電子回路の誤動作を確実に防止して正確な動作を安定に維持することができるので、能動部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。
１…ＤＣＤＣコンバータ（電源モジュール）、２…能動部品内蔵基板、３…コア基板、Ｃ…制御回路、Ｓ…スイッチ回路、ＰＭＯＳ，ＮＭＯＳ…スイッチ、７…ＩＣチップ（能動部品）、Ａ７…ＩＣチップの載置領域（実装領域）、Ｌ…インダクタ、Ｃｉｎ…入力側キャパシタ（コンデンサ），Ｃｏｕｔ…出力側キャパシタ（コンデンサ）、２１…能動部品内蔵基板の入力電圧端子、２２…能動部品内蔵基板の出力電圧端子、２３…能動部品内蔵基板のグラウンド端子、３１〜３４…配線層、３２Ｆ…フィードバック用の配線パターン（フィードバック用の信号ライン）、３２Ｖｉ‐１，３２Ｖｉ‐２…入力電圧用の配線パターン（駆動用の信号ライン）、３２Ｖｏ…出力電圧用の配線パターン、３２Ｓ…スイッチング用の配線パターン（スイッチング用の信号ライン）、３２Ｇ…グラウンド用の配線パターン（第２導体層）、３３Ｇ‐１…入力側におけるグラウンド用の配線パターン（第１導体層，入力側導体層）、３３Ｇ‐２…出力側におけるグラウンド用の配線パターン（第１導体層，出力側導体層）、４１〜４５…絶縁層、６１〜６６…電極パッド、７１…入力電圧用の端子（第２入力端子）、７２…スイッチ端子、７３…グラウンド端子、７４…フィードバック端子、８１…接合部、９２Ｖｉ…ビア導体、９３Ｖｉ‐２…ビア導体，９４Ｖｉ‐１，９４Ｖｉ‐２…ビア導体、９３Ｇ‐１〜９３Ｇ‐３，９４Ｇ‐１〜９４Ｇ‐３…ビア導体、９２〜９５…ビア導体、９２Ｈ〜９５Ｈ…ビアホール、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧。

Claims (6)

  1. 能動部品が内蔵された基板と、
    前記基板上に載置され、且つ、所定の接地電位に接続され接地側端子を含む入力側キャパシタ及び出力側キャパシタと、
    前記能動部品を挟んで形成され、且つ、所定の接地電位に接続されている第１導体層及び第２導体層と、
    を備え、
    前記第１導体層は、前記入力側キャパシタの接地側端子に接続されている入力側導体層、及び、該入力側導体層とは別体に設けられており、且つ、前記出力側キャパシタの接地側端子に接続されている出力側導体層を有し、
    前記第２導体層は、前記能動部品の端子に接続されており、
    前記入力側キャパシタの接地側端子は、前記入力側導体層を介して前記第２導体層と接続され、
    前記出力側キャパシタの接地側端子は、前記出力側導体層を介して前記第２導体層と接続されている、
    電圧変換器。
  2. 前記能動部品は、該能動部品の端子が、前記入力側キャパシタとは反対側を向くように配置されている、
    請求項１記載の電圧変換器。
  3. 前記出力側導体層は、該出力側導体層の表面に凹凸を有し、且つ、前記能動部品を覆うように形成されている、
    請求項１又は２記載の電圧変換器。
  4. 前記出力側導体層は、所定の間隔で複数の孔が形成されている、
    請求項１乃至３のいずれか１項記載の電圧変換器。
  5. 前記入力側キャパシタの接地側端子は、前記所定の接地電位に１箇所で接続されている、
    請求項１乃至４のいずれか１項記載の電圧変換器。
  6. 前記出力側キャパシタの接地側端子は、前記所定の接地電位と複数箇所で接続されている、
    請求項１乃至５のいずれか１項記載の電圧変換器。
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