JP2012023194A - Ｄｃ−ｄｃコンバータ - Google Patents

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Abstract

【課題】配線抵抗及び寄生インダクタンスを低減し、スパイク状のノイズの低減を図る。
【解決手段】ＤＣ−ＤＣコンバータ１１０の半導体装置２０は、第１スイッチ素子Ｑ１と、第２スイッチ素子Ｑ２と、入力電位Ｖinが与えられる第１配線層と、インダクタＬと接続される第２配線層と、基準電位ＧＮＤが与えられる第３配線層と、インダクタＬと接続される第４配線層と、を有し、これらが同一層において一方向に並んで配置される。実装用基板１０は、入力電位Ｖinが与えられ、第１配線パターンと導通し、半導体装置の実装領域に対して一方側に隣接して配置された第５配線パターン１５と、基準電圧ＧＮＤが与えられ、第３配線パターンと導通し、実装領域に対して一方側に隣接して配置された第６配線パターン１６と、第２配線パターン及び第４配線パターンと導通し、実装領域に対して他方側に隣接して配置された第７配線パターン１７と、を有する。
【選択図】図１

Description

本発明の実施形態は、ＤＣ−ＤＣコンバータに関する。
ＤＣ−ＤＣコンバータは、入力電圧ラインと、基準電位であるグランドとの間に直列接続されるハイサイドスイッチング素子と、ローサイドスイッチング素子と、を有する。ＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子とローサイドスイッチング素子とを交互にオンオフさせることで、入力電圧Ｖinよりも低い電圧Ｖoutが出力ラインに出力される。
ここで、ハイサイドスイッチング素子には、Ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）もしくは、Ｎチャネル型ＭＯＳＦＥＴが用いられ、ローサイドスイッチング素子には、Ｎチャネル型ＭＯＳＦＥＴが用いられる。ここでは、ハイサイドスイッチング素子にＰチャネル型ＭＯＳＦＥＴの場合について述べる。
ハイサイドスイッチング素子のソースは、入力電圧ラインと接続されている。また、ハイサイドスイッチング素子のドレインは、ローサイドスイッチング素子のドレインと接続されている。
ローサイドスイッチング素子のソースは、グランドに接続されている。また、ハイサイドスイッチング素子とローサイドスイッチング素子との接続ノードは、誘導性負荷であるインダクタの一端と接続されている。そして、インダクタの他端は、出力ラインに接続されている。出力ラインとグランドとの間には、出力電圧を短時間に大きく変動させないための平滑コンデンサが接続されている。
このようなＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチング素子及びローサイドスイッチング素子の各々のゲートは、制御回路に接続されている。制御回路からは、ほぼ反転位相のゲート制御信号が、ハイサイドスイッチング素子のゲートと、ローサイドスイッチング素子のゲートと、に供給される。これにより、ハイサイドスイッチング素子及びローサイドスイッチング素子のオンオフが制御される。
ＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチング素子及びローサイドスイッチング素子、ドライバー回路は、それぞれ別々のパッケージに収容された部品であり、それぞれの部品がプリント基板上に実装されている。そして、各部品は、プリント基板の配線によって電気的に接続されている。
また、実装部品数の低減と実装面積の縮小化の観点から、ハイサイドスイッチング素子、ローサイドスイッチング素子、それらを駆動するドライバー回路をオンチップ化し、それに加えて配線抵抗を低減する観点から、バンプ接続を利用した構成もある。
しかしながら、配線抵抗の更なる低減や、インダクタに接続されるスイッチング素子のスパイク状のノイズの原因になる寄生インダクタンスの低減には、改良の余地がある。
米国特許第６２７８２６４号明細書
本発明の実施形態は、配線抵抗及び寄生インダクタンスを低減し、スパイク状のノイズの低減を図るＤＣ−ＤＣコンバータを提供する。
本実施形態によれば、実装用基板と、前記実装用基板に実装された半導体装置と、を備え、前記半導体装置は、半導体基板に設けられた第１スイッチ素子と、前記半導体基板に設けられた第２スイッチ素子と、前記第１スイッチ素子と導通し、入力電位が与えられる第１配線層と、前記第１スイッチ素子と導通し、インダクタと接続される第２配線層と、前記第２スイッチ素子と導通し、基準電位が与えられる第３配線層と、前記第２スイッチ素子と導通し、前記インダクタと接続される第４配線層と、を有し、前記第１配線層、前記第２配線層、前記第３配線層及び前記第４配線層が、前記半導体基板上の同一層において一方向に並んで配置されており、前記実装用基板は、前記第１配線層と接続された第１配線パターンと、前記第２配線層と接続された第２配線パターンと、前記第３配線層と接続された第３配線パターンと、前記第４配線層と接続された第４配線パターンと、入力電位が与えられ、前記第１配線パターンと導通し、前記半導体装置の実装領域に対して一方側に隣接して配置された第５配線パターンと、基準電圧が与えられ、前記第３配線パターンと導通し、前記実装領域に対して前記一方側に隣接して配置された第６配線パターンと、前記第２配線パターン及び前記第４配線パターンと導通し、前記実装領域に対して前記一方側とは反対の他方側に隣接して配置された第７配線パターンと、を有することを特徴とするＤＣ−ＤＣコンバータが提供される。
第１の実施形態に係るＤＣ−ＤＣコンバータを例示する模式的斜視図である。 第１の実施形態に係るＤＣ−ＤＣコンバータに用いられる半導体装置を例示する模式的平面図である。 第１の実施形態に係るＤＣ−ＤＣコンバータに用いられる実装用基板を例示する模式的平面図である。 図２の破線枠Ａ、Ｂにおける半導体基板上の配線レイアウトを例示する模式的平面図である。 半導体装置と実装用基板との接続状態を例示する模式的断面図である。 ＤＣ−ＤＣコンバータの回路構成の一例を示す回路図である。 第１スイッチ素子の模式的断面図である。 第２スイッチ素子の模式的断面図である。 第１の実施形態に係るＤＣ−ＤＣコンバータのノードＶswの信号を説明する図である。 第２の実施形態に係るＤＣ−ＤＣコンバータに用いられる半導体装置を例示する模式的平面図である。 第２の実施形態に係るＤＣ−ＤＣコンバータに用いられる実装用基板を例示する模式的平面図である。 第２の実施形態に係るＤＣ−ＤＣコンバータのノードＶswの信号を説明する図である。 第２の実施形態に係るＤＣ−ＤＣコンバータに用いられる半導体装置の他の構成を例示する模式的平面図である。 第１スイッチ素子の模式的平面図である。 第２スイッチ素子の模式的平面図である。 図１４のＹ１−Ｙ１’線での模式的断面図である。 図１５のＹ２−Ｙ２’線での模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係るＤＣ−ＤＣコンバータを例示する模式的斜視図である。
図２は、第１の実施形態に係るＤＣ−ＤＣコンバータに用いられる半導体装置を例示する模式的平面図である。
図３は、第１の実施形態に係るＤＣ−ＤＣコンバータに用いられる実装用基板を例示する模式的平面図である。
本実施形態に係るＤＣ−ＤＣコンバータ１１０は、実装用基板１０と、半導体装置２０と、を備える。
半導体装置２０は、ＤＣ−ＤＣコンバータ１１０の主要構成である第１スイッチ素子Ｑ１と、第２スイッチ素子Ｑ２とを有する。第１スイッチ素子Ｑ１は、ハイサイドスイッチング素子である。また、第２スイッチ素子Ｑ２は、ローサイドスイッチング素子である。
第１スイッチ素子Ｑ１は、半導体基板２００に形成されたゲート、ソース及びドレインを有するＰチャネル型ＭＯＳＦＥＴである。また、第２スイッチ素子Ｑ２は、半導体基板２００に形成されたゲート、ソース及びドレインを有するＮチャネル型ＭＯＳＦＥＴである。
さらに、半導体装置２０は、第１スイッチ素子Ｑ１と導通し、入力電位Ｖinが与えられる第１配線層２１と、第１スイッチ素子Ｑ１と導通し、インダクタＬと接続される第２配線層２２と、第２スイッチ素子Ｑ２と導通し、基準電位（本実施形態では、接地電位）ＧＮＤが与えられる第３配線層２３と、第２スイッチ素子Ｑ２と導通し、インダクタＬと接続される第４配線層２４と、を有する。
半導体装置２０の半導体基板２００の外形は、例えば長方形になっている。この場合、第１の方向は、長方形の短辺方向（ｘ方向）、第２の方向は、長方形の長辺方向（ｙ方向）になる。つまり、第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４は、それぞれｘ方向に沿って長さＬ２で延設される。また、第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４は、ｙ方向に並んで長さＬ２で配置される。ここで、Ｌ１＞Ｌ２になっている。
第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４は、半導体基板２００に設けられる多層の配線層のうち、例えば最上層として設けられている。図２に表したように、第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４は、半導体装置２０の接続面側に設けられ、接続面から例えば露出している。なお、第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４は、後述するバンプ電極（突起電極）が設けられる部分のみ露出していてもよい。
第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４は、それぞれ、半導体基板２００のｘ方向に沿って延設されている。また、第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４は、半導体基板２００上の同一層において、ｘ方向と直交するｙ方向に並んで配置されている。
図２に表した例では、第１配線層２１及び第２配線層２２がそれぞれ一つずつ、第３配線層２３及び第４配線層２４がそれぞれ二つずつ設けられている。半導体装置２０において、第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４は、それぞれ複数本設けられていてもよい。それぞれ複数本設けられている場合、第１配線層２１及び第２配線層２２は、ｙ方向に交互に配置される。また、第３配線層２３及び第４配線層２４は、ｙ方向に交互に配置される。
半導体装置２０の半導体基板２００には、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のゲートに制御信号を与える制御回路ＣＴＲ及びドライバ回路ＤＲが設けられている。制御回路ＣＴＲ及びドライバ回路ＤＲには、複数の外部信号配線層２８が接続されている。
第１配線層２１、第２配線層２２、第３配線層２３、第４配線層２４及び外部信号配線層１８には、実装用基板１０の配線パターンと接続するためのバンプ電極ＢＰが設けられている。バンプ電極ＢＰは、一つの配線層に対して一つ以上設けられている。例えば、複数の外部信号配線層２８には、それぞれ一つずつバンプ電極ＢＰが設けられている。また、延設された第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４には、延設された方向に沿って、それぞれ複数個（図２に示す例では５個）のバンプ電極ＢＰが設けられている。これは第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４には外部信号配線層に比べて電流が多く流れるため、複数のバンプを設けている。
実装用基板１０は、第１配線層２１と接続される第１配線パターン１１と、第２配線層２２と接続される第２配線パターン１２と、第３配線層２３と接続される第３配線パターン１３と、第４配線層２４と接続される第４配線パターン１４と、入力電位Ｖinが与えられ、第１配線パターン１１と導通する第５配線パターン１５と、基準電位が与えられ、第３配線パターン１３と導通する第６配線パターン１６と、第２配線パターン１２及び第４配線パターン１４と導通する第７配線パターン１７と、を有する。第１配線パターン１１〜第７配線パターン１７には、例えば銅（Ｃｕ）が用いられる。
図３では、実装用基板１０における配線パターンのレイアウトを例示している。第１配線パターン１１、第２配線パターン１２、第３配線パターン１３及び第４配線パターン１４は、それぞれ、半導体装置２０の第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４に合わせて延設されている。
また、第５配線パターン１５は、半導体装置２０の実装領域に対して一方側に隣接して配置されている。つまり、第５配線パターン１５は、第１配線パターン１１の一方端と接続され、実装領域に対して一方の片側に配置されている。
また、第６配線パターン１６は、半導体装置２０の実装領域に対して一方側で、第５配線パターン１５に隣接して配置されている。第６配線パターン１６は、第３配線パターン１３の一方端と接続され、実装領域に対して一方の片側に配置されている。
第７配線パターン１７は、半導体装置２０の実装領域に対して一方側とは反対となる他方側に隣接して配置されている。すなわち、第７配線パターン１７は、第２配線パターン１２及び第４配線パターン１４の他方端と接続され、実装領域に対して他方の片側に配置されている。第７配線パターン１７は、第２配線パターン１２及び第４配線パターン１４をまとめるパターンである。
また、実装用基板１０には、半導体装置２０の複数の外部信号配線層２８と接続される複数のゲート配線パターン１８が設けられている。
半導体装置２０は、上記のような実装用基板１０にバンプ電極ＢＰを介してフェースダウンにて実装される。半導体装置２０をフェースダウンで実装することにより、半導体装置２０の第１配線層２１、第２配線層２２、第３配線層２３、第４配線層２４及び外部信号配線層２８と、実装用基板１０の第１配線パターン１１、第２配線パターン１２、第３配線パターン１３、第４配線パターン１４及びゲート配線パターン１８と、がそれぞれ接続されることになる。
図１に表したように、実装用基板１０には、半導体装置２０のほか、負荷回路３０が接続される。また、半導体装置２０の第７配線パターン１７と、負荷回路３０と、の間には、インダクタＬ及びコンデンサＣ１が接続されている。インダクタＬは、ＤＣ−ＤＣコンバータ１１０のチョークコイルとして用いられる。インダクタＬの一端は第７配線パターン１７に接続され、他端は負荷回路３０に接続される。コンデンサＣ１は、ＤＣ−ＤＣコンバータ１１０の出力コンデンサとして用いられ、出力リップル、負荷応答特性等の安定化のために用いられる。コンデンサＣ１の一端は、インダクタＬと第７配線パターン１７との間に接続され、他端は接地されている。
また、実装用基板１０に設けられた第５配線パターン１５と第６配線パターン１６との間には、平滑化のためのコンデンサＣ２が接続されている。第５配線パターン１５と第６配線パターン１６とは隣接して配置されているため、コンデンサＣ２は、第５配線パターン１５と第６配線パターン１６との間を跨ぐように接続される。
本実施形態に係るＤＣ−ＤＣコンバータ１１０では、半導体装置２０の第２配線層２２及び第４配線層２４が、実装用基板１０の第７配線パターン１７でまとめられているため、第２配線層２２及び第４配線層２４を半導体装置２０内、すなわち半導体基板２００上の配線でまとめる場合に比べて、配線抵抗の低減が達成される。
また、本実施形態に係るＤＣ−ＤＣコンバータ１１０では、半導体装置２０の複数の第３配線層２３が、実装用基板１０の第６配線パターン１６でまとめられているため、複数の第３配線層２３を半導体基板２０内（半導体基板２００の配線）でまとめる場合に比べて、配線抵抗の低減が達成される。なお、本実施形態では、第１配線層２１が一つであるが、複数設けられている場合には、実装用基板１０の第５配線パターン１５でまとめられる。これにより、配線抵抗の低減が達成される。
配線層１６，１７に流れる電流の大きさは配線層１３、１４に比べて大きい。従って配線抵抗低減には配線層１６，１７の幅を広く形成する必要がある。
そこで、第５配線パターン１５、第６配線パターン１６及び第７配線パターン１７は、実装領域の一方側に隣接して設けられているため、これらの配線パターンの幅を変更しても、半導体装置２０のサイズには影響を与えない。つまり、更なる配線抵抗の低減を図るため、第５配線パターン１５、第６配線パターン１６及び第７配線パターン１７の幅を太くしても、半導体装置２０のサイズに影響を与えない。
さらに、本実施形態に係るＤＣ−ＤＣコンバータ１１０では、実装用基板１０において第５配線パターン１５及び第６配線パターン１６が隣接して配置されている。これにより、第５配線パターン１５及び第６配線パターン１６の間にコンデンサＣ２を接続する際の配線の引き回しがほとんど不要になる。したがって、この配線の引き回しで生じる寄生インダクタンスが抑制される。
図４は、図２の破線枠Ａ、Ｂにおける半導体基板上の配線レイアウトを例示する模式的平面図である。
図５は、半導体装置と実装用基板との接続状態を例示する模式的断面図である。
図６は、ＤＣ−ＤＣコンバータの回路構成の一例を示す回路図である。
図７及び図８は、図４におけるＸ−Ｘ’線の模式的断面図であり、図７は、第１スイッチ素子の模式的断面図、図８は、第２スイッチ素子の模式的断面図である。
なお、図７及び図８では、配線層のみハッチングを施し、他は省略している。
図４では、多層の配線レイアウトを透過的に例示している。図４に例示した配線レイアウトは、３層配線構造である。ＭＯＳＦＥＴによる第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２においては、半導体基板２００に複数のソース領域及び複数のドレイン領域がそれぞれストライプ状に形成される。また、複数のソース領域及び複数のドレイン領域は、ストライプと直交する方向に交互に配置されている。また、交互に配置されるソース領域とドレイン領域との間にゲート領域が設けられる。
図７に表したように、第１スイッチ素子においては、半導体基板２００に設けられたＮ形のウェルに、Ｐ＋形のソース領域及びドレイン領域が所定の間隔でストライプ状に設けられている。また、図８に表したように、第２スイッチ素子においては、半導体基板２００に設けられたＰ形のウェルに、Ｎ＋形のソース領域及びドレイン領域が所定の間隔でストライプ状に設けられている。
この交互に配置されるソース領域及びドレイン領域の間がチャネル領域となる。このチャネル領域の上に、ゲート絶縁膜を介してゲート電極Ｇがストライプ状に設けられている。
ゲート配線Ｇの上には、ソース電極及びドレイン電極が３層構造で設けられている。第１配線層は、ソース領域の上に沿って設けられた第１ソース配線層Ｓ１と、ドレイン領域の上に沿って設けられた第１ドレイン配線層Ｄ１と、を有する。第１ソース配線層Ｓ１は、ソース領域とコンタクトＣＨ１ｓを介して接続されている。コンタクトＣＨ１ｓは、ソース領域に沿った複数箇所に設けられている。また、第１ドレイン配線層Ｄ１は、ドレイン領域とコンタクトＣＨ１ｄを介して接続されている。コンタクトＣＨ１ｄは、ドレイン領域に沿った複数箇所に設けられている。
第２配線層は、第１ソース配線層Ｓ１の上に層間絶縁膜を介して設けられた第２ソース配線層Ｓ２と、第１ドレイン配線層Ｄ１の上に層間絶縁膜を介して設けられた第２ドレイン配線層Ｄ２と、を有する。第２ソース配線層Ｓ２は、第１ソース配線層Ｓ１と直交する方向に配置されている。また、第２ソース配線層Ｓ２の幅は、第１ソース配線層Ｓ１の幅よりも広く設けられている。第２ソース配線層Ｓ２は、第１ソース配線層Ｓ１とコンタクトＣＨ２ｓを介して接続されている。また、第２ドレイン配線層Ｄ２は、第１ドレイン配線層Ｄ１と直交する方向に配置されている。また、第２ドレイン配線層Ｄ２の幅は、第１ドレイン配線層Ｄ１の幅よりも広く設けられている。第２ドレイン配線層Ｄ２は、第１ドレイン配線層Ｄ１とコンタクトＣＨ２ｄを介して接続されている。第２ソース配線層Ｓ２と、第２ドレイン配線層Ｄ２とは、交互に配置されている。
第３配線層は、第２ソース配線層Ｓ２の上に層間絶縁膜を介して設けられた第３ソース配線層Ｓ３と、第２ドレイン配線層Ｄ２の上に層間絶縁膜を介して設けられた第３ドレイン配線層Ｄ３と、を有する。第３ソース配線層Ｓ３は、第２ソース配線層Ｓ２と直交する方向に配置されている。また、第３ソース配線層Ｓ３の幅は、第２ソース配線層Ｓ２の幅よりも広く設けられている。第３ソース配線層Ｓ３は、第２ソース配線層Ｓ２とコンタクトＣＨ３ｓを介して接続されている。また、第３ドレイン配線層Ｄ３は、第２ドレイン配線層Ｄ２と直交する方向に配置されている。また、第３ドレイン配線層Ｄ３の幅は、第２ドレイン配線層Ｄ２の幅よりも広く設けられている。第３ドレイン配線層Ｄ３は、第２ドレイン配線層Ｄ２とコンタクトＣＨ３ｄを介して接続されている。第３ソース配線層Ｓ３と、第３ドレイン配線層Ｄ３とは、交互に配置されている。
すなわち、３層配線構造では、第１配線層から第３配線層にかけて、順に配線幅が広くなるよう設けられている。３層配線構造における、第１スイッチ素子Ｑ１での第３ソース配線層Ｓ３及び第３ドレイン配線層Ｄ３は、半導体装置２０の第１配線層２１及び第２配線層２２にそれぞれ対応する。また、３層配線構造における、第２スイッチ素子Ｑ２での第３ソース配線層Ｓ３及び第３ドレイン配線層Ｄ３は、半導体装置２０の第３配線層２３及び第４配線層２４にそれぞれ対応する。
図５に表したように、半導体装置２０は、バンプ電極ＢＰを介してフェースダウンで実装用基板１０に接続される。第１スイッチ素子Ｑ１の第３ソース配線層Ｓ３に対応した第１配線層２１は、バンプ電極ＢＰを介して第１配線パターン１１に接続される。また、第１スイッチ素子Ｑ１の第３ドレイン配線層Ｄ３に対応した第２配線層２２は、バンプ電極ＢＰを介して第２配線パターン１２に接続される。また、第２スイッチ素子Ｑ２の第３ソース配線層Ｓ３に対応した第３配線層２３は、バンプ電極ＢＰを介して第３配線パターン１３に接続される。また、第２スイッチ素子Ｑ２の第３ドレイン配線Ｄ３に対応した第４配線層２４は、バンプ電極ＢＰを介して第４配線パターン１４に接続される。
ここで、第１配線パターン１１のシート抵抗は、第１配線層２１のシート抵抗よりも低くなっている。また、第２配線パターン１２のシート抵抗は、第２配線層２２のシート抵抗よりも低くなっている。また、第３配線パターン１３のシート抵抗は、第３配線層２３のシート抵抗よりも低くなっている。また、第４配線パターン１４のシート抵抗は、第４配線層２４のシート抵抗よりも低くなっている。
実装用基板１０の第１〜第４配線パターン１１〜１４と、半導体装置２０の第１〜第４配線層２１〜２４と、がそれぞれ並行に配置されることで、バンプ電極ＢＰを介して第１〜第４配線層２１〜２４から最短距離でシート抵抗が低い第１〜第４配線パターン１１〜１４に電流が流れ、配線抵抗の低減が達成される。
図６に表したように、ＤＣ−ＤＣコンバータ１１０において、第１スイッチ素子Ｑ１のドレインと、第２スイッチ素子Ｑ２のドレインとは、同一ノードＶswになっている。ここで、ノードＶswには、ＤＣ−ＤＣコンバータの動作モードの一つである連続モードでは常に電流が流れている。このため、ノードＶswの配線抵抗は、変換効率に与える影響が大きい。本実施形態では、ノードＶswに相当する、半導体装置２０の第２配線層２２と、第４配線層２４とが、実装用基板１０の第７配線パターン１７によってまとめられている。これにより、第２配線層２２と第４配線層２４とを半導体基板２００上の配線でまとめる場合に比べて、線幅を広く、かつシート抵抗を小さくできるため、配線抵抗の低減が達成される。しかも、第７配線パターン１７に比べて相対的に線幅の狭い第２配線層２２及び第４配線層２４を、半導体基板２００の短辺方向に沿って延設し、相対的に線幅の広い第７配線パターン１７を半導体基板２００の長辺方向に合わせて延設しているため、より配線抵抗の低減が達成される。
図９は、第１の実施形態に係るＤＣ−ＤＣコンバータのノードＶswの信号を説明する図である。
図９では、ハイサイドスイッチング素子である第１スイッチ素子Ｑ１及びローサイドスイッチング素子である第２スイッチ素子Ｑ２のＯＮ／ＯＦＦ時におけるノードＶswの信号の過渡特性を例示している。ここで、図中の信号Ｓ１は、本実施形態の構成を用いた場合のノードＶswの信号変化、図中の信号Ｓ２は、本実施形態の構成を用いない場合のノードＶswの信号変化を示している。
本実施形態に係るＤＣ−ＤＣコンバータでは、半導体装置２０の実装領域における一方側に、入力電位Ｖinが与えられる第５配線パターン１５と、基準電位ＧＮＤが与えられる第６配線パターン１６とが隣接して配置されることから、入力電位Ｖin−基準電位ＧＮＤ間の配線長を短くでき、寄生インダクタンスＬ０の低減が達成される。また、ノードＶswと導通する第２配線層２２及び第４配線層２４が、実装用基板１０において第７配線パターン１７によりまとめられているため、ノードＶswの配線抵抗が低減される。これらによって、第１スイッチ素子Ｑ１のＯＮ／ＯＦＦ時のスパイク状のノイズが抑制されるとともに、変換効率の向上が達成される。
（第２の実施形態）
図１０は、第２の実施形態に係るＤＣ−ＤＣコンバータに用いられる半導体装置を例示する模式的平面図である。
図１１は、第２の実施形態に係るＤＣ−ＤＣコンバータに用いられる実装用基板を例示する模式的平面図である。
図１０に表したように、第２の実施形態に係るＤＣ−ＤＣコンバータに用いられる半導体装置２０Ａでは、第１スイッチ素子Ｑ１における第２配線層２２と、第２スイッチ素子Ｑ２における第４配線層２４と、が隣接して配置されている。すなわち、図２に例示した第１の実施形態に係るＤＣ−ＤＣコンバータに用いられる半導体装置２０と比較して、第２スイッチ素子Ｑ２における第３配線層２３と第４配線層２４との並び順が反対になっている。
一方、図１１に表したように、第２の実施形態に係るＤＣ−ＤＣコンバータに用いられる実装用基板１０Ａでは、第２配線パターン１２と、第４配線パターン１４と、が隣接し、一体的に設けられている。一体的に設けられた第２配線パターン１２及び第４配線パターン１４は、他方側で第７配線パターン１７と接続されている。
このような実装用基板１０Ａに半導体装置２０Ａを実装すると、第１スイッチ素子Ｑ１の第２配線層２２と、第２スイッチ素子Ｑ２の第４配線層２４とが、実装用基板１０Ａの一体的に設けられた第２配線パターン１２及び第４配線パターン１４に接続される。
第２の実施形態に係るＤＣ−ＤＣコンバータでは、入力電位Ｖin〜第１スイッチ素子Ｑ１〜第２スイッチ素子Ｑ２〜基準電位ＧＮＤの間での寄生インダクタンスが低減される。すなわち、寄生インダクタンスは、図１１に例示する高周波の電流ループＬＰ１の面積に起因する。ここで、高周波の電流ループは、入力電位Ｖinが与えられる第５配線パターン１５〜第１スイッチ素子Ｑ１の第２配線層２２（実装用基板の第２配線パターン１２）〜第２スイッチ素子Ｑ２の第４配線層（実装用基板の第４配線パターン１４）〜基準電位ＧＮＤが与えられる第６配線パターン１６の間に発生する。
図３に例示した実装用基板１０では、第２配線パターン１２と第４配線パターン１４とが分けられている。したがって、電流ループＬＰ２は、第２配線パターン１２から第７配線パターン１７を経由して第４配線パターン１４に至る大きなループを描くことになる。
一方、図１１に例示した実装用基板１０Ａでは、第２配線パターン１２と第４配線パターン１４とが一体的に設けられている。したがって、電流ループＬＰ１は、第２配線パターン１２及び第４配線パターン１４において、第５配線パターン及び第６配線パターン１６の近くを経由する小さなループを描くことになる。電流ループの面積が小さいほど、寄生インダクタンスが低減され、スイッチング損失の低減、及び変換効率の向上が達成される。
図１２は、第２の実施形態に係るＤＣ−ＤＣコンバータのノードＶswの信号を説明する図である。
図１２では、ハイサイドスイッチング素子である第１スイッチ素子Ｑ１及びローサイドスイッチング素子である第２スイッチ素子Ｑ２のＯＮ／ＯＦＦ時におけるノードＶswの信号の過渡特性を例示している。ここで、図中の信号Ｓ３は、第２の実施形態の構成を用いた場合のノードＶswの信号変化、図中の信号Ｓ１は、第１の実施形態の構成を用いた場合のノードＶswの信号変化を示している。
第２の実施形態の構成では、図１１に例示した電流ループＬＰ１の面積が、図３に例示した電流ループＬＰ２の面積よりも小さくなる。したがって、入力電位Ｖin〜第１スイッチ素子Ｑ１〜第２スイッチ素子Ｑ２〜基準電位ＧＮＤの間での寄生インダクタンスを低減でき、第１の実施形態の構成に比べて第１スイッチ素子Ｑ１のＯＮ／ＯＦＦ時のスパイク状のノイズが抑制される。
図１３は、第２の実施形態に係るＤＣ−ＤＣコンバータに用いられる半導体装置の他の構成を例示する模式的平面図である。
図１３に表したように、半導体装置２０Ｂでは、第１スイッチ素子Ｑ１の第２配線層２２と、第２スイッチ素子Ｑ２の第４配線層２４とが、半導体基板２００において一体的に設けられている。
すなわち、説明の便宜上、第１スイッチ素子Ｑ１のインダクタＬと接続される第２配線層２２と、第２スイッチ素子Ｑ２のインダクタＬと接続される第４配線層２４と、を区別しているが、配線層としてこれらは一体的に形成されている。
この半導体装置２０Ｂを実装する実装用基板は、図１１に表した実装用基板１０Ａと同じであり、第２配線パターン１２と第４配線パターン１４とが一体的に設けられている。
このような半導体装置２０Ｂであっても、入力電位Ｖin〜第１スイッチ素子Ｑ１〜第２スイッチ素子Ｑ２〜基準電位ＧＮＤの間での寄生インダクタンスが低減される。これにより、第１の実施形態の構成に比べて第１スイッチ素子Ｑ１のＯＮ／ＯＦＦ時のスパイク状のノイズが抑制される。
次に、第２の実施形態に係るＤＣ−ＤＣコンバータの他の例を説明する。
図１４〜図１７は、第２の実施形態の他の例を説明する模式図である。
図１４は、第１スイッチ素子の模式的平面図である。
図１５は、第２スイッチ素子の模式的平面図である。
図１６は、図１４のＹ１−Ｙ１’線での模式的断面図である。
図１７は、図１５のＹ２−Ｙ２’線での模式的断面図である。
第２の実施形態に係るＤＣ−ＤＣコンバータの構成では、電流ループＬＰ１の面積が小さくなることから、出力電流が大きい場合、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２でのスイッチング時に、電流ループＬＰ１内に電流の集中が発生する可能性がある。第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２を構成するＭＯＳＦＥＴに存在する寄生バイポーラ素子がＯＮ状態になると、スイッチング時にＯＮした部分に電流が集中することから、寄生バイポーラ素子を動作させないようにすることが重要になる。
そこで、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２の境界部分において、ＭＯＳＦＥＴのソース領域の一部を分断している。すなわち、第１スイッチ素子Ｑ１においては、延設されるソース領域の一部に、ドレイン領域の導電型（Ｐ＋形）とは反対の導電型（Ｎ＋形）の領域を設ける。また、第２スイッチ素子Ｑ２においては、延設されるソース領域の一部に、ドレイン領域の導電型（Ｎ＋形）とは反対の導電型（Ｐ＋形）の領域を設ける。こうすることで、チャネルが削られるために、この部分だけオン抵抗が高くなる。つまり、電流集中が緩和される。なお、この領域は、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２の境界部分のみに配置するため、全体のオン抵抗に対して大きな影響を与えることはない。
図１４及び図１６に表したように、第１スイッチ素子Ｑ１においては、半導体基板２００に設けられたＮ形のウェルに、Ｐ＋形のソース領域及びドレイン領域が所定の間隔でストライプ状に設けられている。このＰ＋形のソース領域の一部にＮ＋形の領域を形成し、ソース領域を分断する。
また、図１５及び図１７に表したように、第２スイッチ素子Ｑ２においては、半導体基板２００に設けられたＰ形のウェルに、Ｎ＋形のソース領域及びドレイン領域が所定の間隔でストライプ状に設けられている。このＮ＋形のソース領域の一部にＰ＋形の領域を形成し、ソース領域を分断する。
このように、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のソース領域の一部が分断されると、ソース−ドレイン間に逆方向のダイオードが構成され、この部分だけ第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のオン抵抗が高くなる。したがって、寄生バイポーラ素子の動作が抑制され、電流集中の緩和が達成される。
以上説明したように、本実施形態に係るＤＣ−ＤＣコンバータによれば、半導体装置２０の第２配線層２２及び第４配線層２４が、実装用基板１０の第７配線パターン１７でまとめられ、複数の第３配線層２３が、実装用基板１０の第６配線パターン１６でまとめられているため、配線抵抗の低減が達成される。
さらに、本実施形態に係るＤＣ−ＤＣコンバータでは、実装用基板１０において第５配線パターン１５及び第６配線パターン１６が、実装領域の一方側に隣接して配置されており、第５配線パターン１５及び第６配線パターン１６の間にコンデンサＣ２を接続する際の配線の引き回しがほとんど不要になる。したがって、この配線の引き回しで生じる寄生インダクタンスが抑制される。
このように、本実施形態に係るＤＣ−ＤＣコンバータでは、配線抵抗の低減及び寄生インダクタンスの抑制によって、スパイク状のノイズの低減が達成される。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の実施形態においては、降圧型のＤＣ−ＤＣコンバータを例として説明したが、昇圧型のＤＣ−ＤＣコンバータであっても適用可能である。また、ハイサイドスイッチング素子がＮチャネル型ＭＯＳＦＥＴであっても適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…実装用基板、１１…第１配線パターン、１２…第２配線パターン、１３…第３配線パターン、１４…第４配線パターン、１５…第５配線パターン、１６…第６配線パターン、１７…第７配線パターン、２０…半導体装置、２１…第１配線層、２２…第２配線層、２３…第３配線層、２４…第４配線層、１１０…ＤＣ−ＤＣコンバータ、２００…半導体基板、Ｑ１…第１スイッチ素子、Ｑ２…第２スイッチ素子

Claims (9)

  1. 実装用基板と、
    前記実装用基板に実装された半導体装置と、
    を備え、
    前記半導体装置は、
    半導体基板に設けられた第１スイッチ素子と、
    前記半導体基板に設けられた第２スイッチ素子と、
    前記第１スイッチ素子と導通し、入力電位が与えられる第１配線層と、
    前記第１スイッチ素子と導通し、インダクタと接続される第２配線層と、
    前記第２スイッチ素子と導通し、基準電位が与えられる第３配線層と、
    前記第２スイッチ素子と導通し、前記インダクタと接続される第４配線層と、
    を有し、
    前記第１配線層、前記第２配線層、前記第３配線層及び前記第４配線層が、前記半導体基板上の同一層において一方向に並んで配置され、
    前記実装用基板は、
    前記第１配線層と接続された第１配線パターンと、
    前記第２配線層と接続された第２配線パターンと、
    前記第３配線層と接続された第３配線パターンと、
    前記第４配線層と接続された第４配線パターンと、
    入力電位が与えられ、前記第１配線パターンと導通し、前記半導体装置の実装領域に対して一方側に隣接して配置された第５配線パターンと、
    基準電圧が与えられ、前記第３配線パターンと導通し、前記実装領域に対して前記一方側に隣接して配置された第６配線パターンと、
    前記第２配線パターン及び前記第４配線パターンと導通し、前記実装領域に対して前記一方側とは反対の他方側に隣接して配置された第７配線パターンと、
    を有することを特徴とするＤＣ−ＤＣコンバータ。
  2. 前記第１配線層、前記第２配線層、前記第３配線層及び前記第４配線層と、前記第１配線パターン、前記第２配線パターン、前記第３配線パターン及び前記第４配線パターンと、をそれぞれ接続する突起電極を有することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
  3. 前記半導体装置は、前記第１スイッチ素子及び前記第２スイッチ素子に各々制御信号を入力する制御回路を有することを特徴とする請求項１または２に記載のＤＣ−ＤＣコンバータ。
  4. 前記第５配線パターンと、前記第６配線パターンと、の間に接続された容量素子を有することを特徴とする請求項１〜３のいずれか１つに記載のＤＣ−ＤＣコンバータ。
  5. 前記第１配線パターンは、前記第１配線層よりもシート抵抗が低く、
    前記第２配線パターンは、前記第２配線層よりもシート抵抗が低く、
    前記第３配線パターンは、前記第３配線層よりもシート抵抗が低く、
    前記第４配線パターンは、前記第４配線層よりもシート抵抗が低い、ことを特徴とする請求項１〜４のいずれか１つに記載のＤＣ−ＤＣコンバータ。
  6. 前記半導体装置には、前記第２配線層と、前記第４配線層と、が隣接して設けられ、
    前記実装用基板には、前記第２配線パターンと、前記第４配線パターンとが、一体的に設けられたことを特徴とする請求項１〜５のいずれか１つに記載のＤＣ−ＤＣコンバータ。
  7. 前記半導体装置には、前記第２配線層と、前記第４配線層と、が一体的に設けられ、
    前記実装用基板には、前記第２配線パターンと、前記第４配線パターンとが、一体的に設けられたことを特徴とする請求項１〜５のいずれか１つに記載のＤＣ−ＤＣコンバータ。
  8. 前記第１スイッチ素子のソース領域の一部に、前記第１スイッチ素子のドレイン領域と反対の導電型の領域が設けられたことを特徴とする請求項６または７に記載のＤＣ−ＤＣコンバータ。
  9. 前記第２スイッチ素子のソース領域の一部に、前記第２スイッチ素子のドレイン領域と反対の導電型の領域が設けられたことを特徴とする請求項６〜８のうちいずれか１つに記載のＤＣ−ＤＣコンバータ。
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JP2014051016A (ja) * 2012-09-06 2014-03-20 Seiko Epson Corp 液体噴射装置及び印刷装置

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