JP6371309B2 - 多層化された半導体素子のための寄生インダクタンス削減回路基板レイアウト設計 - Google Patents
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Description
本発明は、一般に、電力コンバータ、及び回路、例えばプリント回路基板に関し、より詳細には、電力コンバータの性能を向上させるための回路基板レイアウトに関する。
シリコン金属酸化物半導体電界効果トランジスタ（ＦＥＴ）のような電力ＦＥＴ技術の進歩、及び窒化ガリウム（ＧａＮ）系トランジスタの導入は、スイッチングに関連している電荷及びパッケージ寄生インダクタンスを削減することにより、スイッチング電源がより速いスイッチング速度を達成することを可能にする。より高いスイッチング速度及びより低いパッケージ寄生インダクタンスによって、コンバータの構成要素のプリント回路基板（ＰＣＢ）レイアウトは、構成要素のＰＣＢレイアウトが寄生インダクタンスの全体的なレベルに対して著しい影響を与えるので、コンバータの性能における制限要因になる。改良されたＰＣＢレイアウトが、多層ＰＣＢ設計における高周波ループインダクタンスを最小限にし、コンバータの性能を向上させるために必要とされる。
ＰＣＢレイアウトにより制御される高周波電力ループインダクタンスは、電力コンバータの効率の損失の主な要因である。したがって、素子及び入力キャパシタのレイアウトは、高周波の性能に決定的に重要な意味を持つ。ループインダクタンスと効率損失との間の関係を検証するために、同様の共通ソースインダクタンス、及び異なるループインダクタンスを有する異なるレイアウトが比較された。図１は、１ＭＨｚにおけるｅＧａＮ（登録商標）ＦＥＴ設計に関して、電力コンバータ効率に対する高周波電力ループインダクタンスの影響を図表にするグラフである。具体的には、図１において示されるように、約０．４ｎＨから約２．９ｎＨまでの高周波ループインダクタンスの増加が、４％を越える効率の減少をもたらした。
より遅いスイッチング速度を有する素子と比較した場合に、より低い性能指数の素子によって提供されたより速いスイッチング速度の別の影響は、電圧オーバシュートの増加になる。高周波ループインダクタンスを削減することは、より低い電圧オーバシュート、増加した入力電圧性能、及び削減された電磁妨害をもたらす。図２Ａ及び図２Ｂは、それぞれ、１．６ｎＨ及び０．４ｎＨの高周波ループインダクタンスを有する設計に対する同期整流器のドレイン・ソース間電圧波形を描写する。図２Ａ及び図２Ｂにおいて示されるように、１．６ｎＨ（図２Ａ）から０．４ｎＨ（図２Ｂ）への高周波ループインダクタンスにおける減少は、電圧オーバシュートにおける７５％の減少をもたらす。
従来は、図３Ａ、図３Ｂ、及び図４Ａ〜４Ｃに関連して下記で説明されるように、高周波ループインダクタンスを最小限にするために２つのＰＣＢレイアウトが採用されていた。図３Ａ及び図３Ｂにおいて例示された第１の従来のレイアウト設計において、入力キャパシタ及び素子は、ＰＣＢボードの最上層に配置される。この設計に対する高周波電力ループは、ＰＣＢボードの最上層に配置され、そして、そのループが単一の層の上で基板平面と平行に流れるので、横方向電力ループであると考えられる。この設計において、インダクタ結合（inductor connection）は、最上層のスイッチ（top switch）と同期整流器との間に配置されたビアを使用することにより、内部の層を通して生成される。ドライバ（driver）は、共通ソースインダクタンスを最小限にして安定化させるために、ｅＧａＮ（登録商標） ＦＥＴに極めて接近して配置されている。
図３Ａ及び図３Ｂは、横方向高周波電力ループ３０２をもたらすｅＧａＮ（登録商標） ＦＥＴ設計の部分配置を描写する。この設計において、キャパシタ３０３、及びｅＧａＮ（登録商標） ＦＥＴ３０６、３０７は、ＰＣＢ３１０の最上層３０５に配置されている。電力ループ電流３０２は、キャパシタ３０３、及びｅＧａＮ（登録商標） ＦＥＴ３０６、３０７を流れる。インダクタ結合は、最上層のスイッチ３０６と同期整流器３０７との間に広がるビア３１１を使用することによって内部の層を通して生成される。ドライバ３０８は、共通ソースインダクタンスを最小限にして安定化させるために、ｅＧａＮ（登録商標） ＦＥＴ３０６、３０７に極めて接近して配置されている。
ループの物理的サイズを最小限にすることが寄生インダクタンスを削減するために重要であると同時に、中間層の設計が同様に重要である。図３Ｂで例示された横方向電力ループ設計に関して、第１の中間層は、“シールド層”３０９としての機能を果たす。シールド層３０９は、高周波電力ループ３０２によって生成された磁場から回路を保護するための重要な役割を有している。このシールド機能を果たすために、高周波電力ループ３０２は、シールド層３０９の中で、電力ループの電流に対して反対の方向の電流を誘導する磁場を生成する。シールド層３０９において誘発された電流は、電力ループの磁場に対して反対の極性の磁場を生成する。シールド層３０９及び電力ループ３０２の中で生成された磁場はお互いを無効にし、結果として寄生インダクタンスの削減になる。
横方向電力ループ設計は、利点及び欠点を提供する。例えば、電力ループが最上層３０５の上に配置されているので、高周波ループインダクタンスのレベルは、基板厚に対する依存度をほとんど示さないはずである。横方向電力ループ設計の基板厚への依存度の欠如は、より厚い基板設計を可能にする。一方、この設計におけるループインダクタンスのレベルは、多分非常に電力ループからシールド層までの距離に依存している。距離に対するこの依存は、最上層３０５の厚さを制限する。
図４Ａ〜図４Ｃにおいて例示された第２の従来のレイアウト設計において、入力キャパシタ及び素子は、物理的ループサイズを最小限にするために、概してキャパシタが素子の真下に位置して、ＰＣＢボードの反対の面に配置される。このレイアウトは、基板を介して電力ループを完成させるビアを通して電力ループが基板平面と垂直に伝わるので、縦方向電力ループを生成する。
図４Ａ〜図４Ｃは、縦方向高周波電力ループ４００をもたらすｅＧａＮ（登録商標） ＦＥＴ設計を描写する。この設計において、ｅＧａＮ（登録商標） ＦＥＴ４０１、４０８はＰＣＢ４０３の最上層４０２に配置され、キャパシタ４０４はＰＣＢ４０３の最下層４０５に配置される。高周波電力ループ電流４０６は、ＰＣＢ４０３の最上層４０２に配置されたｅＧａＮ（登録商標） ＦＥＴ４０１、４０８を通して流れる。ループ電流４０６は、その場合に、ビア４０９を通して、そしてＰＣＢ４０３の最下層４０５に配置されたキャパシタ４０４を通して流れる。電流４０６は、次に、ビア４１０を通してｅＧａＮ（登録商標） ＦＥＴ４０１、４０８に還流（flow back）する。空間４０７が、インダクタ結合を考慮に入れるために、ｅＧａＮ（登録商標） ＦＥＴ４０１、４０８の間に残される。
図４Ａ〜図４ＣのｅＧａＮ（登録商標） ＦＥＴ設計は、電力ループの縦型の構造のせいで、シールド層を含まない。ループインダクタンスを削減するためのシールド平面の使用とは対照的に、縦方向電力ループは、インダクタンスを削減するためにセルフキャンセル方法を使用する。ＰＣＢレイアウトに関して、基板厚は、基板の最上面（top side）及び基板の最下面（bottom side）の電力ループの経路の水平の長さより、概してはるかに薄い。基板の厚さが減少するほど、横方向電力ループと比較した場合に、縦方向電力ループの面積は著しく縮小し、最上層及び最下層で反対の方向に流れる電流は、寄生インダクタンスを更に削減する磁場セルフキャンセルを提供し始める。したがって、この設計において、基板厚は、効果的な縦方向電力ループを生成するために、最小限にされなければならない。
図３Ａ及び図３Ｂにおいて例示された横方向電力ループ設計のように、縦方向電力ループ設計は、同様に、利点及び欠点を有する。例えば、第１の中間層と最上層との間の距離は、ループインダクタンスに対して影響をほとんど与えない。したがって、最上層の厚さは、ループインダクタンスのレベルに著しく影響を及ぼさない。一方、ループインダクタンスのレベルは、電力ループの経路がＰＣＢの最上層と最下層に配置されているので、全体の基板厚に重度に依存している。
したがって、寄生インダクタンスを最小限にし、そしてコンバータの性能を向上させるための半導体素子レイアウトが望まれる。
本発明は、従来技術の設計の上記で言及された欠点を排除する、回路基板レイアウト設計を提供する。具体的には、本発明の回路基板は、最上層と、最下層と、ビアにより最上層に接続された少なくとも１つの中間層とを備え、最上層と中間層との間に伸びる経路に高周波電力ループが形成される。有利に、本発明によるレイアウト設計は、基板厚に関係なく、そしてシールド層を必要とせずに、寄生インダクタンスを最小限にする。
本開示の特徴、目的、及び利点は、同様の参照符号が対応する要素を識別する図面と同時に確認される場合に、下記で説明される詳細な説明から、更に明白になるであろう。
下記の詳細な説明において、特定の実施例が参照される。これらの実施例は、当業者が実施例を実行することを可能にするのに十分な詳細によって説明される。他の実施例が使用され得るとともに、様々な構造上の変更、論理的な変更、及び電気的な変更が行われ得るということが理解されるべきである。
下記で説明される本発明のＰＣＢレイアウト設計は、削減されたループサイズ、磁場セルフキャンセル、基板厚と無関係である一貫したインダクタンス、片面ＰＣＢ設計、及び多相構造に対する高い効率を提供する。本発明のＰＣＢレイアウト設計は、電力ループの帰還の特長として、第１の中間層を利用する。この帰還経路は、最上層の電力ループの真下に配置されて、磁場セルフキャンセルと組み合わされた最も小さな物理的ループサイズを可能にする。
ここで説明された実施例が特定のタイプの素子、具体的にはＧａＮ素子に関連して説明される一方、本発明はそのように限定されないということが理解されるべきである。例えば、説明された実施例は、トランジスタ素子、及び、例えばシリコン（Ｓｉ）又はシリコン含有材料、グラフェン（grapheme）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）のような異なる導電体を使用する、他のタイプの半導体素子に適用でき得る。説明された実施例は、同様に、他の電界効果トランジスタ（ＦＥＴ）タイプの半導体素子、バイポーラ接合トランジスタ（ＢＪＴ）素子、及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）素子のような、他のタイプの半導体素子に適用でき得る。説明された概念は、同様に、エンハンスメントモードトランジスタ素子とデプレッションモードトランジスタ素子の両方に等しく適用できる。さらに、具体的な実施例が並列化されたスイッチング素子に関連して説明される一方、ここで説明された特徴は、一般に、ＲＦ増幅器、スイッチングコンバータ、及び他の回路のような他のタイプの回路に適用できる、ということが理解されるべきである。
図５Ａ、図５Ｂ、及び図５Ｃは、本発明の実施例による代表的な多層ＰＣＢ設計５００の単純化された概略図を例示する。この実施例において、ＰＣＢ設計５００は、最上層５０１、最下層５０２、及び第１の中間層５０３を含む４つの中間層５０３〜５０６を含む。４つの中間層が示されるが、より少ない中間層又は追加の中間層が含まれ得る。キャパシタ５１０、及びｅＧａＮ（登録商標） ＦＥＴ５０７、５１１は、最上層５０１に配置される。図５Ａは、ＰＣＢ５００の最上層５０１に電力ループ電流の経路５１６を示している、ＰＣＢ設計５００の上面図である。電力ループ電流５１２は、キャパシタ５１０から、ｅＧａＮ（登録商標） ＦＥＴ５０７、５１１を通り、最上層５０１を第１の中間層５０３に接続するために使用されるｅＧａＮ（登録商標） ＦＥＴ５０７、５１１のビア５１３を通して、最終的に、インタリーブされたインダクタノードの一部分、及びグランドまで流れる。第１の中間層５０３は、ｅＧａＮ（登録商標） ＦＥＴのビア５１３の一部分を少なくともキャパシタ５１０のビア５１４の一部分に接続することにより、電力ループ電流５１２のための帰還経路として利用される。
図５Ｂは、電力ループ電流の経路５１２のための帰還経路５１５として使用される第１の中間層５０３の上面図である。電力ループの経路５１２の帰還経路部分５１５は、最上層５０１の電力ループの経路５１６の少なくとも一部分の真下に配置されることができ、磁場セルフキャンセルと組み合わされた最も小さな物理的ループサイズを可能にする。
図５Ｃは、代表的な多層ＰＣＢ設計５００のロープロファイルの（low profile：薄い）セルフキャンセルループの側面図である。第１の中間層５０３と最上層５０１との間の距離は、好ましくは１ｍｉｌと２０ｍｉｌとの間にある。図５Ｃは、負のキャパシタノードを有するＰＣＢレイアウトの電流フローを示すが、しかし、本発明は、同様に、反対の電流フローを有する正のキャパシタノードによって実施され得る。
図６Ａ、図６Ｂ、及び図６Ｃは、本発明の別の実施例による代表的な多層ＰＣＢ設計６００を例示する。この実施例において、キャパシタ５１０は、２つのｅＧａＮ（登録商標） ＦＥＴ５０７、５１１の間に配置されている。図６Ａは、ＰＣＢ６００の最上層５０１に電力ループ電流の経路６１６を有する、ＰＣＢ設計６００の上面図である。電力ループ電流６１２は、一方のｅＧａＮ（登録商標） ＦＥＴ５０７から、キャパシタ５１０及びもう一方のｅＧａＮ（登録商標） ＦＥＴ５１１を通して、そして最上層５０１を第１の中間層５０３に接続するビア６１３を通して、第１の中間層５０３に流れる。図６Ｂにおいて示されるように、第１の中間層５０３は、電力ループのための帰還経路６１５として利用される。図６Ｃは、代表的な多層ＰＣＢ設計６００のロープロファイルのセルフキャンセルループの側面図である。図示されるように、最上層の電力ループの経路６１６の磁気の影響は、最上層５０１の下の帰還経路６１５によってセルフキャンセルされる。
テーブルＩは、従来のレイアウト設計（図３Ａ、図３Ｂ、及び図４Ａ〜図４Ｃ）、及び本発明の最適化されたレイアウト設計（図５Ａ〜図５Ｃ）の電気的特性を比較する。最適化されたレイアウト設計は、基板厚への依存をほとんど示さず、中間層距離への強い依存を示すことにより、横方向電力ループの特性を共有する。さらに、図５Ａ〜図５Ｃの実施例は、シールド層を除去し、結果としてループインダクタンスの著しい減少になる電力ループの物理的サイズを削減することにより、縦方向電力ループの特性を共有する。両方の従来設計の強さを結合し、弱点を制限することにより、提案されたレイアウト設計は、従来の横方向又は縦方向電力ループ（図３Ａ、図３Ｂ、及び図４Ａ〜図４Ｃ）と比較して、約６５％のインダクタンスの削減をもたらすことができる。
図５Ａ〜図５Ｃの実施例の性能を、広い範囲のアプリケーションに関して、従来の横方向レイアウト設計（図３Ａ、図３Ｂ）及び縦方向レイアウト設計（図４Ａ〜図４Ｃ）と比較するために、１２個の異なるテストＰＣＢボード設計、具体的には３つのレイアウトのそれぞれのための４つの異なる基板が作成されてテストされた。４つのタイプのテスト基板は、基板の全体の厚さ、及び基板の中の最上層と第１の中間層との間の距離を変えた。これらの基板のパラメータは図７の説明図により定義され、第１の中間層７０３及び第２の中間層７０４は、最上層７０１と最下層７０２との間に配置される。中間層距離７０５は、最上層７０１と第１の中間層７０３との間の距離である。基板厚７０６は、最上層７０１と最下層７０２との間の距離である。テスト基板のための仕様は、下記のテーブルＩＩに含まれる。
図８は、１２個のテストＰＣＢボード設計に対する高周波ループインダクタンスの値を示す。データは、横方向電力ループに関して、基板厚は高周波ループインダクタンスに対して影響をほとんど与えず、一方、中間層距離、電力ループからシールド層までの距離は、インダクタンスに著しく影響を与える、ということを示す。これに対して、データは、縦方向電力ループに関して、中間層距離は、設計のインダクタンスに対して影響をほとんど与えず、一方、基板厚が２倍にされる場合に、基板厚は、インダクタンスを約８０％も著しく増加させる、ということを示す。同じく図示されるように、最適電力ループの寄生インダクタンスは、横方向電力ループ及び縦方向電力ループより低い。基板厚は、最適電力ループに対して影響をほとんど与えず、そして２６ｍｉｌの中間層距離の最適電力ループの寄生インダクタンスは、４ｍｉｌの中間層距離の横方向電力ループより低い。
図９は、１２個のテストＰＣＢボード設計に対する電力損失を例示する。このデータは、同様の寄生インダクタンスに関して、横方向ループの電力損失は、縦方向ループの電力損失より高い、ということを示す。横方向ループにおけるより高い電力損失は、シールド層、縦方向電力ループ又は最適電力ループにおいて必要とされない層の追加によって引き起こされた損失に起因する。データは、同様に、同様の寄生インダクタンスに関して、最適電力ループの電力損失は、横方向電力ループと縦方向電力ループとの両方より低い、ということを示す。
図１０は、１２個のテストＰＣＢボード設計に対する電圧オーバシュートを示す。ループインダクタンスが１．４ｎＨまで増加すると、電圧オーバシュートは増加する。一度ループインダクタンスが１．４ｎＨを越えて増加すれば、電圧オーバシュートは、この特定の実例に関して、更に著しく増加しない。データは、同様の寄生インダクタンスに関して、横方向電力ループの電圧オーバシュートは縦方向電力ループより高い、ということを示す。同様に、最適ループの電圧オーバシュートは、概して横方向電力ループより低い。
図１１は、１２個のテストＰＣＢ設計の測定されたスイッチング速度を示すことにより、電圧オーバシュートにおけるこの変化を部分的に説明する。横方向電力ループ、縦方向電力ループ、及び最適電力ループに関して、ループインダクタンスが増加すると、素子のｄＶ／ｄｔは著しく減少する。この減少は、より高い電力損失をもたらすが、しかし、より制限された電圧オーバシュートをもたらす。残りの設計と比較した場合、最高のループインダクタンスを有する２つの縦方向ループ設計に関して、スイッチング速度は６０％を超えて減少する。
図１２は、電力ループのサイズを最小限にするために、最も小さな市販用のパッケージ、３×３ｍｍＴＳＤＳＯＮ−８を有する縦方向電力ループを利用するＳｉ ＭＯＳＦＥＴ実装例と比較した、最適電力ループ、縦方向電力ループ、及び横方向電力ループに対する設計１の効率の結果を示す。ｅＧａＮ（登録商標） ＦＥＴを使用する同様の電力ループに対する１ｎＨと比較して、Ｓｉ ＭＯＳＦＥＴ設計に関して、高周波ループインダクタンスは約２ｎＨになると測定された。Ｓｉ ＭＯＳＦＥＴ設計に存在する高いレベルのインダクタンスは、Ｓｉ ＭＯＳＦＥＴの大きなパッケージングインダクタンス（packaging inductance）が原因である。ｅＧａＮ（登録商標） ＦＥＴの優れた性能指数及びパッケージングの結果、ｅＧａＮ（登録商標） ＦＥＴの電力ループ設計の全ては、Ｓｉ ＭＯＳＦＥＴベンチマーク設計を凌いでいる。提案された最適電力ループ設計を使用すると、Ｓｉ ＭＯＳＦＥＴの代わりにｅＧａＮ（登録商標） ＦＥＴを使用することにより、効率は、全負荷で３％、及び最大効率で４％改善されることができる、
図５Ａ〜図５Ｃの実施例に関連して説明された最適電力ループは、従来の縦方向電力ループ及び横方向電力ループを越えて、それぞれ、全負荷で０．８％及び１％の効率改善をもたらす。さらに、図５Ａ〜図５Ｃの実施例は、縦方向電力ループ及び横方向電力ループを有する従来の素子と比較して、より大きい電力効率、及びより低い素子電圧オーバシュートをもたらす。
図１３は、本発明の基本単位セルの電力ループ接続形態を示す。既に述べたように、本発明の最適ループは、複数の中間層のうちのいずれにも形成されることができる、さらに、経路の長さは、ＰＣＢの最上層を中間層とつなぐビアの位置に従って変わり得る。電力ループＬＬｏｏｐの物理的サイズは、同様に、電力ループを異なる中間層に形成することにより変わり得る。したがって、本発明の最適ループを有する様々なロープロファイルの（low profile：薄型の）回路が設計されることができる。
図１４〜図２０は、様々な回路設計における本発明の最適ループの実装例を示す。本発明がこれらの接続形態に限定されないことに注意すべきである。
図１４は、本発明の最適ループを組み込む代表的な降圧コンバータの接続形態を示す。図１５及び図１６は、本発明の最適ループを組み込むブリッジコンバータの接続形態を示す。上記で説明されたように、最適ループの物理的サイズは、ＰＣＢの最上層を中間層と接続するビアの位置、又は最適ループが形成される中間層の位置に応じて変わり得る。図１５の電力ループＬＬＯＯＰＡの物理的サイズは、図１６の電力ループＬＬＯＯＰＢの物理的サイズより小さい。
図１７は、ブーストインダクタＬＢｏｏｓｔ及びキャパシタＣＩＮを有するとともに、本発明の最適ループを組み込む昇圧回路単位セルの接続形態を示す。図１８は、本発明の最適ループを組み込む昇降圧コンバータの接続形態を示す。既に述べたように、電力ループＬＬＯＯＰの物理的サイズは、本発明の最適ループを組み込む回路の具体的な必要性に従って変わる可能性がある。さらに、それぞれ、図１９及び図２０において示されるように、本発明の最適ループを組み込む回路において、スイッチは、直列又は並列に配列される可能性がある。
上記の説明及び図面は、ここで説明された特徴及び利点を達成する特定の実施例の実例になるとだけ考えられるべきである。特定の処理条件への変更及び置換が行われ得る。したがって、本発明の実施例は、前述の説明及び図面により限定されると考えられない。
３０２ 横方向高周波電力ループ
３０３ キャパシタ
３０５ 最上層
３０６ スイッチ
３０７ 同期整流器
３０８ ドライバ
３０９ シールド層
３１１ ビア
４００ 縦方向高周波電力ループ
４０２ 最上層
４０４ キャパシタ
４０５ 最下層
４０６ 高周波電力ループ電流
４０７ 空間
４０９ ビア
４１０ ビア
５００ 設計
５０１ 最上層
５０２ 最下層
５０３ 第１の中間層
５０４ 中間層
５０５ 中間層
５０６ 中間層
５１０ キャパシタ
５１２ 電力ループ電流
５１３ ビア
５１４ ビア
５１５ 帰還経路
５１６ 経路
６００ 設計
６１２ 電力ループ電流
６１３ ビア
６１５ 帰還経路
６１６ 経路
７０１ 最上層
７０２ 最下層
７０３ 第１の中間層
７０４ 第２の中間層
７０５ 中間層距離
７０６ 基板厚
３０３ キャパシタ
３０５ 最上層
３０６ スイッチ
３０７ 同期整流器
３０８ ドライバ
３０９ シールド層
３１１ ビア
４００ 縦方向高周波電力ループ
４０２ 最上層
４０４ キャパシタ
４０５ 最下層
４０６ 高周波電力ループ電流
４０７ 空間
４０９ ビア
４１０ ビア
５００ 設計
５０１ 最上層
５０２ 最下層
５０３ 第１の中間層
５０４ 中間層
５０５ 中間層
５０６ 中間層
５１０ キャパシタ
５１２ 電力ループ電流
５１３ ビア
５１４ ビア
５１５ 帰還経路
５１６ 経路
６００ 設計
６１２ 電力ループ電流
６１３ ビア
６１５ 帰還経路
６１６ 経路
７０１ 最上層
７０２ 最下層
７０３ 第１の中間層
７０４ 第２の中間層
７０５ 中間層距離
７０６ 基板厚
Claims (10)
- 少なくとも１つのキャパシタ及び複数のトランジスタを含む回路のための回路基板であって、当該回路基板が、
前記キャパシタと前記複数のトランジスタが搭載された最上層であって、前記キャパシタと前記トランジスタのうちの１つのみとの間の第１の直接的な電気接続、及び高周波電力ループの一部を形成する、前記複数のトランジスタの間の第２の直接的な電気接続を有し、前記キャパシタに電気的に接続された少なくとも１つの第１ビア、及び前記複数のトランジスタのうちの１つに電気的に接続された少なくとも１つの第２ビアを更に含む、最上層と、
最下層と、
前記最上層と前記最下層との間に配置された複数の中間層であって、それぞれが当該中間層を貫通して伸びる前記少なくとも１つの第１ビア及び前記少なくとも１つの第２ビアを有する、複数の中間層とを備え、
前記中間層のうちの１つが、前記少なくとも１つの第１ビアを前記少なくとも１つの第２ビアに電気的に接続することにより、前記高周波電力ループを完成させる帰還経路を定める、回路基板。 - 前記中間層の前記帰還経路が、前記最上層の前記高周波電力ループの磁気の影響を削減するように配置される、請求項１に記載の回路基板。
- 前記中間層により定められる前記帰還経路が、前記最上層の前記高周波電力ループの経路の真下に配置される、請求項１に記載の回路基板。
- 前記複数のトランジスタが、窒化ガリウム（ＧａＮ）トランジスタである、請求項１に記載の回路基板。
- 前記キャパシタが、前記複数のトランジスタとともにスイッチング回路を形成する、請求項１に記載の回路基板。
- 前記キャパシタ及び前記複数のトランジスタが、スイッチング回路の構成要素である、請求項１に記載の回路基板。
- 前記キャパシタ及び前記複数のトランジスタが、電力コンバータの構成要素である、請求項１に記載の回路基板。
- 前記キャパシタ及び前記複数のトランジスタが、無線周波数（ＲＦ）増幅器の構成要素である、請求項１に記載の回路基板。
- 前記少なくとも１つの第１ビアが、前記キャパシタの下に配置され、前記少なくとも１つの第２ビアが、前記複数のトランジスタのうちの前記の１つのトランジスタの下に配置される、請求項１に記載の回路基板。
- 前記少なくとも１つの第１ビアを前記少なくとも１つの第２ビアに電気的に接続することにより前記帰還経路を定める前記中間層が、前記最上層に隣接する前記中間層である、請求項１に記載の回路基板。
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