CN105075405B - 多层半导体器件的寄生电感减小电路板布局设计 - Google Patents

多层半导体器件的寄生电感减小电路板布局设计 Download PDF

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Abstract

一种高效单侧印刷电路板布局设计，不受板厚度限制，具有磁场自相抵消和减小寄生电感的优点。低剖面功率回路穿过在电路板的顶层上的有源和无源器件延伸，通孔将功率回路连接到板的内层中的返回路径。通过将内层返回路径直接定位在顶层上的功率回路路径之下，从而减小部分顶层上的功率回路的磁效应。

Description

多层半导体器件的寄生电感减小电路板布局设计
发明背景
1.发明领域
本发明通常涉及功率转换器和电路，例如印刷电路板，且尤其涉及用于提高功率转换器性能的电路板布局。
2.相关技术的概述
功率场效应晶体管(FET)技术例如硅金属氧化物半导体FET的提高和基于氮化镓的晶体管的引入允许开关电源通过减小开关相关电荷和封装寄生电感来实现更快的开关速度。在较高的开关速度和较低的封装寄生电感的情况下，因为部件的PCB布局对寄生电感的总水平有重大影响，转换器部件的印刷电路板(PCB)布局变成转换器性能的限制因素，所以因此需要改进PCB布局来最小化多层PCB布局设计中的高频回路电感并提高转换器性能。
由PCB布局控制的高频功率回路电感是功率转换器效率损失的主要贡献者。因此，器件和输入电容器的布局对高频性能是关键的。为了验证回路电感和效率损失之间的关系，需要比较具有相似的公共源极电感和不同的回路电感的不同布局。图1是绘出在1MHz下对于FET设计的高频功率回路电感对功率转换器效率的影响的曲线。具体地，如图1所示，高频回路电感从大约0.4nH到大约2.9nH的增加导致效率降低超过4％。
与具有较慢开关速度的器件比较，由较低品质因数器件提供的较快开关速度的另一影响是电压过冲的增加。高频回路电感的降低导致较低的电压过冲、输入电压容量增加和电磁干扰减小。图2A和图2B分别描绘具有1.6nH和0.4nH的高频回路电感设计的同步整流器的漏极与源极间电压波形。如图2A和图2B所示，高频回路电感从1.6nH(图2A)降低到0.4nH(图2B)导致电压过冲降低了75％。
照惯例，两个PCB布局用于最小化如下面关于图3A-3B和4A-4C描述的高频回路电感。在图3A和3B中所示的第一常规布局设计中，输入电容器和器件布置在PCB板的顶层上。这个设计的高频功率回路布置在PCB板的顶层上，并被考虑为横向功率回路，因为在单个层上回路的走向平行于板平面。在这个设计中，通过使用位于顶部开关和同步整流器之间的通孔穿过内部层来产生电感器连接。驱动器定位成极接近FET以最小化和稳定公共源极电感。
图3A和3B描绘导致横向高频功率回路302的FET设计的零件放置。在这个设计中，电容器303和FET 306、307位于PCB 310的顶层305上。功率回路电流302流经电容器303和FET 306、307。通过使用在顶部开关306和同步整流器307之间延伸的通孔311穿过内部层来产生电感器连接。驱动器308定位成极接近FET 306、307以最小化和稳定公共源极电感。
然而最小化回路的物理尺寸对减小寄生电感很重要，内部层的设计也是关键的。对于图3B所示的横向功率回路设计，第一内部层用作“防护层”309。防护层309具有保护电路免受由高频功率回路302产生的磁场影响的关键作用。为了执行这个防护功能，高频功率回路302产生磁场，其在防护层309内感应出与功率回路电流方向相反的电流。在防护层309中感应出的电流产生与功率回路的磁场极性相反的磁场。在防护层309和功率回路302内产生的磁场彼此抵消，转换成寄生电感的减小。
横向功率回路设计具有优点和缺点。例如，因为功率回路位于顶层305上，高频回路电感的水平应显示对板厚度的小依赖性。横向功率回路设计的对板厚度的依赖性小，从而允许更厚的板设计。另一方面，在这个设计中的回路电感的水平可能非常依赖于从功率回路到防护层的距离。对距离的这个依赖性限制顶层305的厚度。
在图4A-4C中示出的第二常规布局设计中，输入电容器和器件布置在PCB板的相对侧上，电容器通常直接位于器件之下以最小化物理回路尺寸。这个布局产生垂直功率回路，因为功率回路穿过通孔垂直于板平面行进，通孔穿过板完成功率回路。
图4A-4C描述导致垂直高频功率回路400的FET设计。在这个设计中，FET 401、408布置在PCB 403的顶层402上，且电容器404布置在PCB 403的底层405上。高频功率回路电流406流经位于PCB 403的顶层402上的FET 401、408，然后回路电流406穿过通孔409并穿过位于PCB 403的底层405上的电容器404流动，然后电流406穿过通孔410流回到FET 401、408。FET 401、408之间具有空间407以允许电感器连接。
由于功率回路的垂直结构，图4A-4C的FET设计不包含防护层。与防护平面用于减小回路电感相反，垂直功率回路使用自相抵消方法来减小电感。对于PCB布局，板厚度通常比在板的顶层和底层上的功率回路路径的水平长度薄得多。当板的厚度减小时，与横向功率回路比较，垂直功率回路的区域明显缩小，且在顶层和底层上沿相反方向流动的电流开始自相抵消磁场，进一步减小寄生电感。因此，在这个设计中板厚度必须被最小化以产生有效垂直功率回路。
像图3A-3B所示的横向功率回路设计一样，垂直功率回路设计也具有优点和缺点。例如，第一内层和顶层之间的距离对回路电感有很小的影响。因此，顶层的厚度不明显影响回路电感的水平。另一方面，因为功率回路路径位于PCB的顶层和底层上，回路电感的水平主要取决于总的板厚度。
因此，用于最小化寄生电感并提高转换器性能的半导体器件布局是期望的。
本发明的概述
本发明提供一种电路板布局设计，消除了上面提到的现有技术中设计的缺点。具体地，本发明的电路板包括顶层、底层和通过通孔连接到顶层的至少一个内层，使得在顶层和内层之间延伸的路径中形成高频功率回路。有利地，本发明的布局设计不受板厚度限制，最小化了寄生电感，而且不需要防护层。
附图的简要说明
当结合附图理解时，从下面阐述的详细描述中，本发明公开的特征、目的和优点将变得更明显，其中相似的参考符号相应地识别元件，且其中：
图1是高频回路电感对具有相似的公共源极电感的设计的效率的影响的线形图。
图2A和2B分别是具有1.6nH和0.4nH的电感的同步整流器的电压过冲的波形。
图3A和3B分别是具有常规横向功率回路的PCB的顶视图和侧视图。
图4A、4B和4C分别是具有常规垂直功率回路的PCB的顶视图、底视图和侧视图。
图5A和5B分别是本发明的第一实施方式的PCB布局的顶层和第一内层的顶视图，且图5C是第一实施方式的PCB布局的侧视图。
图6A和6B分别是本发明的在两个开关之间具有电容器的第二实施方式的PCB布局的顶层和第一内层的顶视图，且图6C示出第二实施方式的PCB布局的侧视图。
图7是可以识别板厚度和内层距离的PCB多层板设计的横截面图。
图8是具有不同的板厚度和内层距离的横向、垂直和最佳功率回路的模拟高频回路电感值的曲线图。
图9是现有技术中横向、垂直功率回路设计和本发明的最佳功率回路设计的功率损耗图。
图10是横向、垂直和最佳功率回路设计的测量电压过冲的图表。
图11是回路电感对开关速度的影响的图表。
图12示出现有技术中垂直和横向回路设计与本发明的提高效率的电路板布局设计的效率对比图。
图13示出本发明的基本单位单元的功率回路拓扑图。
图14示出含有本发明的最佳回路的降压转换器的拓扑图。
图15和16示出含有本发明的最佳回路的桥转换器的拓扑图。
图17示出含有本发明的最佳回路的升压电路单位单元(具有升压电感器和电容器)的拓扑图。
图18示出含有本发明的最佳回路的降压-升压转换器的拓扑图。
图19示出含有本发明的最佳回路的电路中开关的并联布置。
图20示出含有本发明的最佳回路的电路中开关的串联布置。
优选实施方式的详细描述
在下面的详细描述中，参考某些实施方式。这些实施方式被描述得足够详细，以使本领域的技术人员能够实践它们。应理解，可使用其它实施方式，以及可做出各种结构、逻辑和电气变化。
下面描述的本发明的PCB布局设计具有减小的回路尺寸、场自相抵消、不受板厚度限制的一致电感、单侧PCB设计和高效率的多层结构。本发明的PCB布局设计利用第一内层作为功率回路返回路径。这个返回路径直接位于顶回路的功率回路之下，实现了最小物理回路尺寸以及场自相抵消。
然而，本文所述的实施方式以及某些器件，特别是GaN器件，应理解为，本发明并不受到上述限制。例如，所述实施方式可应用于晶体管器件和使用不同的导电材料例如硅(Si)或含硅材料、语义符、锗(Ge)、砷化镓(GaAs)的其它类型的半导体器件。所述实施方式也可应用于其它类型的半导体器件，例如其它场效应晶体管(FET)型半导体器件、双极结晶体管(BJT)器件和绝缘栅双极晶体管(JGBT)器件。所述概念也同样可应用于增强模式和耗尽模式晶体管器件。此外，虽然并联开关器件在特定的实施方式中阐述，应理解为，本文所述的特征通常可应用于其它类型的电路，例如RF放大器、开关转换器和其它电路。
图5A、5B和5C示出根据本发明的一个实施方式中的典型的多层PCB设计500的简化示意图。在本实施方式中，PCB设计500包含顶层501、底层502和包括第一内层503的四个内层503-506。虽然示出四个内层，但可包括更少几个或额外的内层。电容器510和FET 507、511位于顶层501上。图5A是PCB设计500的顶视图，示出了PCB 500的顶层501上的功率回路电流路径516。功率回路电流512从电容器510流出，流经FET 507、511，最后流到交错电感器节点的一部分和FET 507、511的接地通孔513，其用于将顶层501连接到第一内层503。通过将FET通孔513的一部分连接到电容器510的通孔514的至少一部分，第一内层503用作功率回路电流512的返回路径。
图5B是用作功率回路电流路径512的返回路径515的第一内层503的顶视图。功率回路路径512的返回路径部分515可直接位于顶层501的功率回路路径516的至少一部分之下，实现最小物理回路尺寸以及场自相抵消。
图5C是典型的多层PCB设计500的低剖面自相抵消回路的侧视图。第一内层503和顶层501之间的距离优选地在1密尔到20密尔之间。图5C示出具有负电容器节点的PCB布局的电流流动，但本发明也可使用具有相反的电流流动的正电容器节点来实现。
图6A、6B和6C示出本发明的另一实施方式中典型的多层PCB设计600。在本实施方式中，电容器510位于两个FET 507、511之间。图6A是PCB设计600的顶视图，功率回路电流路径616在PCB 600的顶层501上。功率回路电流612从一个FET 507流出，流经电容器510和另一FET 511，穿过通孔613流到第一内层503，通孔613将顶层501连接到第一内层503。如图6B所示，第一内层503用作功率回路的返回路径615。图6C是典型的多层设计600的低剖面自相抵消回路的侧视图。可以看到，顶层的功率回路路径616的磁效应通过顶层501之下的返回路径615自相抵消。
表I比较常规布局设计(图3A-3B和4A-4C)和本发明的优化布局设计(图5A-5C)的电特性。优化布局设计通过显示对板厚度的小依赖性和对内层距离的强依赖性来共享横向功率回路的特征。此外，图5A-5C的实施方式通过移除防护层并减小功率回路的物理尺寸来共享垂直功率回路的特征，功率回路物理尺寸的减小将转换成回路电感的明显减小。通过组合两个常规设计的长处并限制弱点，与常规横向或垂直功率回路(图3A-3B和4A-4C)比较，所提议的布局设计可减小大约65％的寄生电感。
为了在一个较宽的应用范围内比较图5A-5C所示实施方式与常规的横向(图3A-3B)和垂直(图4A-4C)布局设计的性能，创建并测试十二种不同的测试PCB板设计，三种布局中的每个有四种不同的板。这四种测试板改变板的总厚度和板内顶层与第一内层之间的距离。这些板的参数由图7的图解规定，其中第一内层703和第二内层704布置在顶层701和底层704之间。内层距离705是顶层701和第一内层703之间的距离。板厚度706是顶层701和底层702之间的距离。在下面的表II中包含测试板的规格。
图8示出十二种测试PCB板设计的高频回路电感的值。数据示出对于横向功率回路，板厚度对高频回路电感的影响很小，而内层距离、功率回路到防护层的距离明显影响电感。相反，数据显示对于垂直功率回路，内层距离对设计的电感的影响很小，而当板厚度加倍时，板厚度将使电感明显增加多达80％。也可以看到，最佳功率回路的寄生电感低于横向功率回路和垂直功率回路。板厚度对最佳功率回路的影响很小，且内层距离为26密尔的最佳功率回路的寄生电感低于内层距离为4密尔的横向功率回路。
图9示出十二种测试PCB板设计的功率损耗。这个数据显示，对于类似的寄生电感，横向回路的功率损耗高于垂直回路的功率损耗。横向回路中的较高功率损耗归咎于由附加的防护层(在垂直或最佳功率回路中不需要这一层)引起的损耗。数据也显示，对于类似的寄生电感，最佳功率回路的功率损耗低于横向功率回路和垂直功率回路。
图10示出十二种测试PCB板设计的电压过冲。当回路电感朝着1.4nH增加时，电压过冲增加。对于这个给定例子，一旦回路电感增加而超过1.4nH，电压过冲就不进一步明显增加。数据显示，对于类似的寄生电感，横向功率回路的电压过冲高于垂直功率回路。此外，最佳回路的电压过冲通常低于横向功率回路。
图11通过显示所测量的十二种测试PCB板设计的开关速度来部分地解释在电压过冲中的这个变化。当回路电感增加时，横向功率回路、垂直功率回路和最佳功率回路中器件的dV/dt明显减小。这个减小导致较高的功率损耗，但导致更有限的电压过冲。与其余设计比较，对于具有最高回路电感的两种垂直回路设计，开关速度减小超过60％。
图12示出与Si MOSFET比较，最佳功率回路、垂直功率回路和横向功率回路的效率结果，其中Si MOSFET的制作利用具有最小商业封装——3x3mm TSDSON-8的垂直功率回路来最小化功率回路的尺寸。对于Si MOSFET设计，与使用FET的类似功率回路的1nH比较，测量的高频回路电感大约为2nH。存在于Si MOSFET设计中的高水平电感是由于SiMOSFET的大封装电感。这么多关于FET的封装和优点的数据显示，所有FET功率回路设计胜过Si MOSFET基准设计。使用所提议的最佳功率回路设计，用FET代替Si MOSFETlai1，可以使满负荷效率提高3％，峰值效率提高4％。
图5A-5C的实施方式描述的最佳功率回路，相比常规的垂直和横向功率回路设计，满负荷效率分别提高0.8％和1％。此外，与具有横向和垂直功率回路的常规器件比较，图5A-5C的实施方式提供更高的功率效率和更低的器件电压过冲。
图13示出本发明的基本单位单元的功率回路拓扑图。可以注意到，本发明的最佳回路可在任意多内层中形成。此外，路径的长度可根据将PCB的顶层连接到内层的通孔的位置而改变。功率回路LLoop的物理尺寸也可根据在不同的内层中形成而改变。因此，可设计具有本发明的最佳回路的各种低剖面电路。
图14-20示出在各种电路设计中本发明的最佳回路的实现方式。应注意，本发明不限于这些拓扑图。
图14示出含有本发明的最佳回路的典型的降压转换器的拓扑图。图15和16示出含有本发明的最佳回路的桥转换器的拓扑图。如上所述，最佳回路的物理尺寸可根据将PCB的顶层连接到内层的通孔的位置或其中形成了最佳回路的内层的位置来改变。图15的功率回路LLoopA的物理尺寸小于图16的功率回路LLoopB的物理尺寸。
图17示出具有升压电感器LBoost和含有本发明的最佳回路的电容器Cin的升压电路单位单元的拓扑图。图18示出含有本发明的最佳回路的升压-降压转换器的拓扑图。可以注意到，功率回路LLoop的物理尺寸根据含有本发明的最佳回路的电路的具体需求来改变。此外，如图19和20所示，在含有本发明的最佳回路的电路中，开关可分别并联或串联布置。
上面的描述和附图应视作仅仅为描述特定实施方式的特征和优点进行的阐述，根据具体的工艺情况可以进行修改和替换，因此，本发明的实施方式不应局限于前述描述和附图。

Claims (10)

1.一种用于电路的电路板，包括至少一个电容器和多个晶体管，所述电路板还包括：
顶层，所述电容器和所述多个晶体管安装在所述顶层上，所述顶层在所述电容器和所述晶体管的仅一个之间具有第一直接电连接并且在所述多个晶体管之间具有第二直接电连接，以形成高频功率回路的一部分，所述顶层进一步包括电连接至所述电容器的至少一个第一通孔和电连接至所述多个晶体管中的一个的至少一个第二通孔；
底层；以及
多个内层，其布置于所述顶层和所述底层之间，所述至少一个第一通孔和所述至少一个第二通孔的每个从所述内层中延伸穿过，
其中，一个所述内层限定返回路径，以通过将所述至少一个第一通孔电连接到所述至少一个第二通孔来完成所述高频功率回路。
2.如权利要求1所述的电路板，其中所述内层的所述返回路径被设置，以便减小所述顶层的所述高频功率回路的磁效应。
3.如权利要求1所述的电路板，其中由所述内层限定的所述返回路径直接设置于所述顶层的所述高频功率回路的路径之下。
4.如权利要求1所述的电路板，其中所述多个晶体管是GaN晶体管。
5.如权利要求1所述的电路板，其中所述电容器与所述多个晶体管一起形成开关电路。
6.如权利要求1所述的电路板，其中所述电容器和所述多个晶体管是开关电路的部件。
7.如权利要求1所述的电路板，其中所述电容器和所述多个晶体管是功率转换器的部件。
8.如权利要求1所述的电路板，其中所述电容器和所述多个晶体管是RF放大器的部件。
9.如权利要求1所述的电路板，其中所述至少一个第一通孔布置于所述电容器下面并且所述至少一个第二通孔布置于所述多个晶体管中的所述一个晶体管下面。
10.如权利要求1所述的电路板，其中通过将所述至少一个第一通孔电连接到所述至少一个第二通孔来限定所述返回路径的所述内层是邻近所述顶层的所述内层。
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