JP2006196721A

JP2006196721A - 電力用半導体装置

Info

Publication number: JP2006196721A
Application number: JP2005007034A
Authority: JP
Inventors: Akitake Takizawa; 聡毅滝沢
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-01-14
Filing date: 2005-01-14
Publication date: 2006-07-27

Abstract

【課題】スイッチング素子等の浮遊容量によって流れる高周波電流に起因した放射ノイズを効果的に低減させ、既存の半導体モジュールを利用する場合にも適用可能な電力用半導体装置を提供する。
【解決手段】半導体スイッチング素子のチップ２３，２５が銅箔パターン２０，２１等にマウントされた電力用半導体モジュール５ＵＡからなる電力用半導体装置に関する。主回路上の分割銅箔パターン２２ａ，２２ｂの相互間にボンディングワイヤ３４とコンデンサチップ３５とからなる並列回路を接続し、その並列共振時の高インピーダンスを利用して放射ノイズ源の高周波主回路電流を低減する。
【選択図】図１

Description

本発明は，電力変換装置内の半導体スイッチング素子等から発生する放射ノイズを低減させるための電力用半導体装置に関し、詳しくは、スイッチング素子を備えた電力用半導体モジュールの内部または外部にノイズ低減手段を備えた電力用半導体装置に関するものである。

図１４は、電力変換装置の代表例である三相電圧形インバータの主回路構成を示している。図１３において、１は商用の交流電源、２は交流電力を直流電力に変換するダイオード整流器モジュール、３は大容量の電解コンデンサ、４はモータ等の負荷、５は直流電力を交流電力に変換するインバータモジュール、６はインバータモジュール５のスイッチング時に発生するサージ電圧を抑制するためのスナバコンデンサである。このスナバコンデンサ６は、通常、インバータモジュール５の近傍に配置されている。
また、Ｐは直流正側端子、Ｎは直流負側端子、Ｕ，Ｖ，Ｗは交流出力端子であり、７はダイオード整流器モジュール２及びインバータモジュール５を冷却する放熱器である。

上記インバータモジュール５は、三相各相の上下アームにＩＧＢＴ等の半導体スイッチング素子８と環流ダイオード９とからなる逆並列回路をそれぞれ配置して構成されており、これら６つの逆並列回路は、各相ごとに２回路ずつモジュール化され、３台のモジュール５Ｕ，５Ｖ，５Ｗとして構成されている。

図１５は、上記モジュール（一例としてモジュール５Ｕ）の外観を示す斜視図である。また、図１６はモジュール５Ｕの外囲体を除去した絶縁基板等の主要部の構成図であり、（ａ）は平面図、（ｂ）は側面図である。

図１５において、１０Ｐは直流正側電極、１０Ｎは直流負側電極、１０Ｕは負荷４に接続される交流出力電極、１３〜１６は上下アームのスイッチング素子のゲート端子及びエミッタ端子である。また、モジュール５Ｕの下部には熱伝導率の大きい銅基板１７が設けられており、この銅基板１７は前記放熱器７と接合されるようになっている。

更に、図１６において、銅基板１７の上面には、セラミック等の絶縁層１９と直流正側電位・Ｕ相出力電位・直流負側電位の各銅箔パターン２０，２１，２２とからなる絶縁基板１８が形成されている。
直流正側電位の銅箔パターン２０上には、上アームのスイッチング素子チップ２３及び環流ダイオードチップ２４がマウントされ、Ｕ相出力電位の銅箔パターン２１上には、下アームのスイッチング素子チップ２５及び環流ダイオードチップ２６がマウントされている。

また、前記スイッチング素子チップ２３及び環流ダイオードチップ２４と、前記銅箔パターン２１との間はボンディングワイヤ２７，２８によって接続され、前記スイッチング素子チップ２５及び環流ダイオードチップ２６と、直流負側電位の銅箔パターン２２との間はボンディングワイヤ２９，３０によって接続されている。図１６（ｂ）の１０ｐ，１０ｎ，１０ｕは、図１５における各電極１０Ｐ，１０Ｎ，１０Ｕに接続される外部導出端子である。

なお、図１５，図１６とほぼ同様な構造として、金属ベース板上に制御回路ブロック用のプリント基板及びパワー半導体素子用のパワー回路基板を並べて実装し、これらを外囲ケースにより包囲した構造の半導体装置が、後述する特許文献１に記載されている。

ここで、図１７は、図１４におけるＵ相のモジュール５Ｕのみを示したインバータの回路構成図であり、３１，３２は、上アーム及び下アームのスイッチング素子８のコレクタ・エミッタ間及び環流ダイオード９のアノード・カソード間の浮遊容量を示している。

さて、インバータ等の電力変換装置を製品化する場合には、ＣＩＳＰＲ（国際無線障害特別委員会）規格等で規定されている雑音電界強度（放射ノイズ）をある規格値以内に抑える必要があり、その周波数範囲は３０［ＭＨｚ］〜１［ＧＨｚ］と規定されている。
一般にＩＧＢＴ等のスイッチング素子８や環流ダイオード９は、電圧の時間変化率が大きい状態（いわゆる高ｄｖ/ｄｔ状態）でスイッチングが行われる。その際、図１７に示した浮遊容量３１，３２は、出力端子Ｕの電位変動に伴って充放電するため、これらの浮遊容量３１，３２に電流が流れる。

上記浮遊容量３１，３２による電流経路はいくつか存在するが、代表的な電流経路は図１８に示す電流経路３３である。この電流経路３３は、モジュール５Ｕ内の各電極、配線を介して、スイッチング素子チップ２３，２５（または環流ダイオードチップ２４，２６）とスナバコンデンサ６とを通る経路となる。

このとき、経路３３に流れる電流の波形は、ＬＣ直列共振回路を構成する経路３３の配線抵抗値（図示せず）、電極及び各配線のインダクタンス値の和Ｌ（＝Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５）、並びに、浮遊容量３１，３２とスナバコンデンサ６の容量との合成容量Ｃによって決まる。そして、この電流波形のスペクトルは、上記インダクタンス値の和Ｌと合成容量Ｃとによって決まる共振周波数ｆ_ｒ＝１／｛２π√（Ｌ・Ｃ）｝でピークとなる。この高周波電流が放射ノイズ源となり、空間に電磁波が放射されることになる。
このとき、電流経路３３から空間距離ｒだけ離れた地点における電界の最大値Ｅ_ｐｅａｋは、数式１により表される。また、経路３３に流れる電流ｉは数式２となる。

［数式１］
Ｅ_ｐｅａｋ＝１.３２×１０^−１４×ｆ^２×Ｓ×ｉ／ｒ
［数式２］
ｉ＝Ｖ/Ｚ

なお、上記数式１，２において、
Ｓ：電流経路３３の空間的な面積
ｆ：電流ｉの周波数
Ｖ：容量Ｃに印加されている電圧
Ｚ：電流経路３３のインピーダンス
である。

一般に、インバータに適用される電力用半導体モジュールの場合、電流経路３３の共振周波数ｆ_ｒは３０［ＭＨｚ］付近になることが多く、そのために放射ノイズが前述したＣＩＳＰＲ規格等の規格値をオーバーするケースが多い。また、この共振周波数ｆ_ｒにおける電界強度も一般機器に比べて高くなるため、インバータの周辺機器が誤動作するといった問題が発生する場合もある。

従って、放射ノイズを低減するには、数式１，２における電流ｉを減少させることが有効であり、具体的には、スイッチング素子や環流ダイオードのスイッチング時におけるｄｖ/ｄｔを緩やかにする対策（数式２においてＶを減少させることと等価）が採られているが、トレードオフとしてスイッチング期間が長くなってスイッチング損失が増加する。このため、放熱器の大型化や素子定格を高くする等の対策が必要となり、これらが装置全体のコストを上昇させたり大型化を招く等の問題を生じていた。

なお、この種の放射ノイズの抑制を目的とした別の従来技術として、半導体チップの上面に放射ノイズ低減用のコンデンサチップ（パスコン）を積層すると共に、このコンデンサチップと前記半導体チップとの間を接続するボンディングワイヤによってインダクタを形成することにより、電源ラインや接地ライン上の高周波電流成分を減衰させるようにした半導体装置が、特許文献２に記載されている。

特開平８−２０４１１５号公報（段落［０００６］〜［０００９］、図１，図２等）特開２００３−６０１５１号公報（段落［００２４］〜［００２７］，［００５１］〜［００５８］、図７，図８等）

上記特許文献２に記載された半導体装置は、半導体チップ上にコンデンサチップを積層した、いわゆるチップ・オン・チップ方式の車載用ＩＣ等において、放射ノイズを低減させる技術を提供するものであり、図１６に示した如く、絶縁基板１８の上面にチップが並置されるような構造の電力用半導体モジュールにそのまま適用できるものではない。
また、特許文献２に記載された従来技術は、あくまで半導体装置の製造工程におけるボンディングワイヤの配線によってのみ実現できるものであり、例えば既存の電力用半導体モジュールを利用して実現することは不可能である。

そこで本発明の解決課題は、図１６等に示される構造において、スイッチング素子等の浮遊容量によって流れる高周波電流に起因した放射ノイズを効果的に低減させると共に、既存の半導体モジュールを利用する場合にも好適かつ低コストのノイズ低減対策を採ることができる電力用半導体装置を提供することにある。

上記課題を解決するため、請求項１に記載した発明は、半導体スイッチング素子のチップが銅箔パターン上にマウントされた電力用半導体モジュールからなる電力用半導体装置において、
前記半導体スイッチング素子及び前記銅箔パターンを含む主回路上で前記半導体スイッチング素子に直列に、放射ノイズ低減用のフィルタ回路として、インダクタンスとコンデンサとの並列回路を接続したものである。

請求項２に記載した発明は、請求項１において、
前記インダクタンスを、同一電位の前記銅箔パターン同士を接続するボンディングワイヤにより構成したものである。

請求項３に記載した発明は、請求項２において、
直流正側電位，直流負側電位，交流出力電位の各銅箔パターンを備え、これらのうちの何れかの銅箔パターンを二分割してなる分割パターン同士をボンディングワイヤにより接続したものである。

請求項４に記載した発明は、請求項1〜３の何れか１項において、
前記コンデンサを、前記銅箔パターン上にマウントされるコンデンサチップにより構成したものである。

請求項５に記載した発明は、半導体スイッチング素子のチップが銅箔パターン上にマウントされた電力用半導体モジュールを備えた電力用半導体装置において、
前記電力用半導体モジュールの外部に配置されて前記半導体スイッチング素子を含む主回路の配線上で、前記半導体スイッチング素子に直列に、放射ノイズ低減用のフィルタ回路として、インダクタンスとコンデンサとの並列回路を接続したものである。

請求項６に記載した発明は、請求項１〜５の何れか１項において、
前記並列回路の共振周波数を、前記半導体スイッチング素子の動作に伴って前記主回路に流れる共振電流の周波数とほぼ等しく設定するものである。

請求項７に記載した発明は、請求項６において、前記並列回路の共振周波数をほぼ２０[Ｈｚ]以上としたものである。

請求項８に記載した発明は、請求項６において、前記並列回路の共振周波数をほぼ３０[Ｈｚ]としたものである。

請求項９に記載した発明は、請求項１〜８の何れか１項において、
前記電力用半導体モジュールは、前記銅箔パターン上にマウントされて前記半導体スイッチング素子と逆並列に接続される環流ダイオードを備えたものである。

本発明によれば、半導体スイッチング素子等の浮遊容量に起因して主回路を流れる高周波電流とほぼ等しい共振周波数を有する並列回路を電力用半導体モジュールの内部に作り込み、または電力用半導体モジュールの外部に付加することにより、上記共振周波数における前記並列回路のインピーダンスを増加させて放射ノイズ源となる主回路の高周波電流を減少させることができる。これにより、放射ノイズをＣＩＳＰＲ規格等の規定範囲内に抑制でき、外部機器の動作障害を解消すると共にノイズ対策費用の軽減にも寄与することができる。
更に、既存の電力用半導体モジュールに僅かな部品を外付けするだけでも実現可能であるから、低コストにて提供できる等の利点がある。

以下、図に沿って本発明の実施形態を説明する。
まず、図１は本発明の実施形態を示す主要部の平面図であって、例えば、電圧形インバータの一相分上下アームのスイッチング素子及び環流ダイオードを備えた電力用半導体装置としての電力用半導体モジュールを示している。この図１は、前述した図１６（ａ）のようにモジュールの外囲体を除去した主要部の平面図に相当しており、便宜的にＵ相用のモジュール５ＵＡであるものとして以下に説明する。なお、他相（Ｖ相、Ｗ相）用のモジュールも同一の構成である。

図１において、図１６（ａ）と同一の構成要素には同一の参照番号を付して説明を省略し、以下では図１６（ａ）と異なる部分を中心に説明する。
図１に示すモジュール５ＵＡが図１６（ａ）と異なるのは、直流負側電位の銅箔パターンを二分割して分割銅箔パターン２２ａ，２２ｂとし、両パターン間をボンディングワイヤ３４及びコンデンサチップ３５にて接続した点である。なお、図１において、１８Ａは、絶縁層１９と銅箔パターン２０，２１，２２ａ，２２ｂとによって構成される絶縁基板を示す。
この実施形態の回路構成は図２のようになり、下アームのスイッチング素子チップ２５と環流ダイオードチップ２６との並列回路と直流負側端子との間に、ボンディングワイヤ３４によるインダクタンスとコンデンサチップ３５の容量とによるＬＣ並列回路が接続された状態となる。なお、ボンディングワイヤ３４によるインダクタンス値は、通常、数［ｎＨ］である。

ここで、ＬＣ並列回路のインピーダンス特性は図３の通りであり、ボンディングワイヤ３４によるインダクタンス値をＬ'とし、コンデンサチップ３５による容量値をＣ'とすると、ＬＣ並列回路の共振周波数ｆ_ｒ＝１／｛（２π√（Ｌ'Ｃ'）｝でインピーダンスＺが最大となるようなノッチフィルタ特性となる。
本実施形態では、前述したようにモジュール５ＵＡがインバータ等の電力変換装置に適用されることを想定して、上記共振周波数ｆ_ｒを３０［ＭＨｚ］付近に設定することが望ましい。勿論、電力変換装置のスイッチング周波数に応じて、共振周波数ｆ_ｒを任意の値に設定できることは言うまでもなく、ＣＩＳＰＲ規格の周波数範囲内の任意の値に設定してもよい。なお、実用上は、共振周波数ｆ_ｒを２０［ＭＨｚ］以上の値に設定することも考えられる。
このため、コンデンサチップ３５の容量値としては、５〜１０［ｎＦ］程度の値にすればよい。

上記のように、本実施形態によれば、ボンディングワイヤ３４及びコンデンサチップ３５を銅箔パターン２２ａ，２２ｂの間に接続して図２の電流経路３３上にＬＣ並列回路を形成し、その共振周波数をスイッチング素子８等の浮遊容量に起因する高周波電流の周波数付近に設定することにより、前記ＬＣ並列回路を放射ノイズ低減用のフィルタ回路として動作させ、特定周波数（共振周波数）におけるインピーダンスを大きくすることができる。従って、前述した数式２における電流ｉを減少させ、数式１の電界の最大値Ｅ_ｐｅａｋを減少させることで放射ノイズを規定範囲内に抑制することが可能になる。

次に、図４は本発明の第２実施形態を示す主要部の平面図である。
この電力用半導体モジュール５ＵＢは、Ｕ相出力電位の銅箔パターンを二分割して分割銅箔パターン２１ａ，２１ｂとし、両パターン間をボンディングワイヤ３４及びコンデンサチップ３５にて接続したものであり、その他の構成は図１６（ａ）と同様である。なお、１８Ｂは、絶縁層１９と銅箔パターン２０，２１ａ，２１ｂ，２２とによって構成される絶縁基板を示す。

この実施形態の回路構成は図５または図６となり、第１実施形態と同様に、電流経路３３上にボンディングワイヤ３４及びコンデンサチップ３５からなるＬＣ並列回路が形成されるので、その共振周波数を前記同様に３０［ＭＨｚ］付近に設定することにより、経路３３上の電流ｉを減少させて放射ノイズを規定範囲内に抑制することができる。

図７は、本発明の第３実施形態を示す主要部の平面図である。
この電力用半導体モジュール５ＵＣは、直流正側電位の銅箔パターンを二分割して分割銅箔パターン２０ａ，２０ｂとし、両パターン間をボンディングワイヤ３４及びコンデンサチップ３５にて接続したものであり、その他の構成は図１６（ａ）と同様である。なお、１８Ｃは、絶縁層１９と銅箔パターン２０ａ，２０ｂ，２１，２２とによって構成される絶縁基板を示す。

この実施形態の回路構成は図８となり、第１，第２実施形態と同様に、電流経路３３上においてボンディングワイヤ３４及びコンデンサチップ３５により形成されるＬＣ並列回路の共振周波数を３０［ＭＨｚ］付近に設定することにより、経路３３上の電流ｉを減少させて放射ノイズを規定範囲内に抑制することができる。

次に、図９は本発明の第４実施形態を示す主要部の平面図である。
この実施形態の構成は図１の第１実施形態と概ね同一であるが、異なるのは、前記ボンディングワイヤ３４をフェライトなどの磁性材料３６の内部に貫通させた点である。この場合には、ボンディングワイヤ３４及び磁性材料３６を含むインダクタンスとコンデンサチップ３５の容量により形成されるＬＣ並列回路の共振周波数を３０［ＭＨｚ］付近に設定する。回路構成は、前述した図２と実質的に同様である。

本実施形態においては、ボンディングワイヤ３４を磁性材料３６に貫通させることでインダクタンス値を増加させ、相対的にコンデンサチップ３５の容量を小さくすることができる。
なお、上記のようにボンディングワイヤ３４を磁性材料３６に貫通させる着想は、第２，第３実施形態にも適用可能である。

なお、上記第１〜第４実施形態では、絶縁層１９の上面の既存の銅箔パターンを二分割し、これらの分割された銅箔パターンの間をボンディングワイヤ３４により接続してインダクタンスを形成しているが、スイッチング素子チップ２３，２５の電極（エミッタまたはコレクタ）と図１６（ｂ）に示した外部導出電極１０ｐまたは１０ｎとがボンディングワイヤにより接続されている場合には、敢えて銅箔パターンを二分割しなくてもこれらのボンディングワイヤを利用してインダクタンスを形成することができる。また、スイッチング素子チップ２３，２５の電極が接続された銅箔パターンと、外部導出電極１０ｐまたは１０ｎが接続された銅箔パターンとがボンディングワイヤにより接続されている場合にも、これらのボンディングワイヤを利用してインダクタンスを形成することができ、何れにしても、既存のボンディングワイヤや銅箔パターンを利用して所定のインダクタンスを確保することも可能である。

次いで、図１０は本発明の第５実施形態を示す構成図である。この実施形態は、第１〜第４実施形態と異なり、放射ノイズを低減するためのＬＣ並列回路を、電力用半導体モジュールの外部に設けたものである。

図１０において、５Ｕは図１５〜図１７等に示したＵ相の電力用半導体モジュールであり、その直流正側電極１０Ｐは配線用バー１１ａ、ワイヤ等の配線材３７及びコンデンサチップ３５の並列回路、配線用バー１１ｂを介してスナバコンデンサ６及び電解コンデンサ３の各一端に接続されている。また、スナバコンデンサ６及び電解コンデンサ３の各他端は、配線用バー１２を介して直流負側電極１０Ｎに接続されている。なお、１０Ｕは交流出力電極である。

この実施形態では、上記配線材３７のインダクタンスとコンデンサチップ３５の容量とによってＬＣ並列回路が形成され、このＬＣ並列回路が図２等に示した電流経路３３上に設けられることになる。
従って、上記ＬＣ並列回路の共振周波数を３０［ＭＨｚ］付近に設定することにより、第１〜第４実施形態と同様の作用効果を得ることができる。この実施形態の回路構成は図１１に示す通りである。
また、配線材３７及びコンデンサチップ３５の並列回路は、直流負電位側の配線用バー１２を二分割してその間に接続しても良く、その場合の回路構成は図１２のようになる。

図１３は本発明の第６実施形態を示す構成図であり、第５実施形態と同様に、放射ノイズを低減するためのＬＣ並列回路を、電力用半導体モジュールの外部に設けたものである。
この実施形態は、直流正電位側の配線用バー１１の途中に幅狭の連絡部１１ｃを形成し、この連絡部１１ｃを磁性材料３６により包囲すると共に、これらのインダクタンスと連絡部１１ｃに並列接続されるコンデンサチップ３５の容量とによってＬＣ並列回路を構成したものである。

上記ＬＣ並列回路も図２等に示した電流経路３３上に設けられており、その共振周波数を３０［ＭＨｚ］付近に設定することにより、第１〜第４実施形態と同様の作用効果を得ることができる。なお、上記ＬＣ並列回路も直流負電位側の配線用バー１２側に設けることが可能である。
本実施形態の回路構成は、第５実施形態と同様に図１１または図１２となる。

上述した第５，第６実施形態によれば、電力用半導体モジュール５Ｕとして図１５，図１６に示した従来製品を使用することが可能であり、その外部に配線バー１１，１１ａ，１１ｂ，１２や配線材３７、コンデンサチップ３５、磁性材料３６等を外付けするだけで簡単に放射ノイズ抑制効果を得ることができる。従って、既存の電力変換装置に対する放射ノイズ低減対策として極めて有効である。

本発明の第１実施形態を示す主要部の平面図である。第１，第４実施形態の回路構成図である。ＬＣ並列回路のインピーダンス特性を示す図である。本発明の第２実施形態を示す主要部の平面図である。第２実施形態の回路構成図である。第２実施形態の回路構成図である。本発明の第３実施形態を示す主要部の平面図である。第３実施形態の回路構成図である。本発明の第４実施形態を示す主要部の平面図である。本発明の第５実施形態を示す主要部の構成図である。第５，第６実施形態の回路構成図である。第５，第６実施形態の回路構成図である。本発明の第６実施形態を示す主要部の構成図である。三相電圧形インバータの主回路構成図である。図１４における電力用半導体モジュールの外観を示す斜視図である。図１４における電力用半導体モジュールの主要部の構成図である。図１４におけるＵ相の電力用半導体モジュールのみを示したインバータの回路構成図である。図１７における浮遊容量による電流経路の説明図である。

符号の説明

１：交流電源
２：ダイオード整流器モジュール
３：電解コンデンサ
４：負荷
５Ｕ，５ＵＡ，５ＵＢ，５ＵＣ，５ＵＤ：電力用半導体モジュール
６：スナバコンデンサ
８：半導体スイッチング素子
９：環流ダイオード
１０Ｐ：直流正側電極
１０Ｎ：直流負側電極
１０Ｕ：交流出力電極
１１，１１ａ，１１ｂ，１２：配線用バー
１１ｃ：連絡部
１７：銅基板
１８Ａ，１８Ｂ，１８Ｃ：絶縁基板
１９：絶縁層
２０，２０ａ，２０ｂ，２１，２１ａ，２１ｂ，２２，２２ａ，２２ｂ：銅箔パターン
２３，２５：スイッチング素子チップ
２４，２６：環流ダイオードチップ
２７〜３０，３４：ボンディングワイヤ
３５：コンデンサチップ
３６：磁性材料
３７：配線材

Claims

半導体スイッチング素子のチップが銅箔パターン上にマウントされた電力用半導体モジュールからなる電力用半導体装置において、
前記半導体スイッチング素子及び前記銅箔パターンを含む主回路上で前記半導体スイッチング素子に直列に、放射ノイズ低減用のフィルタ回路として、インダクタンスとコンデンサとの並列回路を接続したことを特徴とする電力用半導体装置。
請求項１に記載した電力用半導体装置において、
前記インダクタンスを、同一電位の前記銅箔パターン同士を接続するボンディングワイヤにより構成したことを特徴とする電力用半導体装置。
請求項２に記載した電力用半導体装置において、
直流正側電位，直流負側電位，交流出力電位の各銅箔パターンを備え、これらのうちの何れかの銅箔パターンを二分割してなる分割パターン同士をボンディングワイヤにより接続したことを特徴とする電力用半導体装置。
請求項1〜３の何れか１項に記載した電力用半導体装置において、
前記コンデンサを、前記銅箔パターン上にマウントされるコンデンサチップにより構成したことを特徴とする電力用半導体装置。
半導体スイッチング素子のチップが銅箔パターン上にマウントされた電力用半導体モジュールを備えた電力用半導体装置において、
前記電力用半導体モジュールの外部に配置されて前記半導体スイッチング素子を含む主回路の配線上で、前記半導体スイッチング素子に直列に、放射ノイズ低減用のフィルタ回路として、インダクタンスとコンデンサとの並列回路を接続したことを特徴とする電力用半導体装置。
請求項１〜５の何れか１項に記載した電力用半導体装置において、
前記並列回路の共振周波数を、
前記半導体スイッチング素子の動作に伴って前記主回路に流れる共振電流の周波数とほぼ等しく設定することを特徴とする電力用半導体装置。
請求項６に記載した電力用半導体装置において、
前記並列回路の共振周波数をほぼ２０[Ｈｚ]以上としたことを特徴とする電力用半導体装置。
請求項６に記載した電力用半導体装置において、
前記並列回路の共振周波数をほぼ３０[Ｈｚ]としたことを特徴とする電力用半導体装置。
請求項１〜８の何れか１項に記載した電力用半導体装置において、
前記電力用半導体モジュールは、前記銅箔パターン上にマウントされて前記半導体スイッチング素子と逆並列に接続される環流ダイオードを備えたことを特徴とする電力用半導体装置。