KR102151200B1 - 다층 반도체 소자를 위한 기생 인덕턴스 감소 회로기판 레이아웃 디자인 - Google Patents

다층 반도체 소자를 위한 기생 인덕턴스 감소 회로기판 레이아웃 디자인 Download PDF

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Abstract

높은 효율, 단면 인쇄 회로기판 레이아웃 디자인은 자기장 자기 취소 및 기판 두께에 독립적인 기생 인덕턴스 감소를 제공한다. 낮은 프로파일 전력 루프는 능동 및 수동 소자를 통해서 회로기판의 탑 레이어 상에 연장되고, 전력 루프와 기판의 내부 레이어 내 리턴 경로를 연결하는 비아를 갖는다.탑 레이어 상의 전력 루프의 일부분의 자기 효과는 내부 레이어 리턴 경로를 탑 레이어 상의 전력 루프 경로 바로 아래에 위치시킴으로써 감소된다.

Description

다층 반도체 소자를 위한 기생 인덕턴스 감소 회로기판 레이아웃 디자인{PARASITIC INDUCTANCE REDUCTION CIRCUIT BOARD LAYOUT DESIGNS FOR MULTILAYERED SEMICONDUCTOR DEVICES}
본 발명은 일반적으로 전력 컨버터 또는 인쇄회로기판과 같은 회로에 관련되며, 더욱 구체적으로는 전력 변환 성능을 향상시키기 위한 회로기판 레이아웃에 관련된다.
실리콘 금속 산화물 반도체 FET와 같은 전력 전계효과트랜지스터(FET) 기술의 향상과 트랜지스터 기반의 갈륨 나이트라이드(GaN)의 도입은 전력 공급을 위한 스위칭에 있어서 스위칭 관련된 전하 및 패키지 기생 인덕턴스를 감소시킴으로써 스위칭 속도를 빠르게 했다. 높은 스위칭 속도 및 낮은 패키지 기생 인덕턴스와 함께, 컨버터 소자의 인쇄 회로기판(PCB) 레잉아웃은 컨버터 성능을 제한하는 요소가 되었는데, 이는 소자의 PCB 레이아웃이 기생 인덕턴스의 전반적인 수준에 있어서 심각한 영향을 주기 때문이다. 다층 PCB 디자인에 있어서 고주파 루프 인덕턴스를 최소화하고, 컨버터 성능을 향상시키기 위해 향상된 PCB 레이아웃이 요구된다.
PCB 레이아웃에 의해 조절되는 고주파 전력 루프 인덕턴스는 전력 컨버터 효율 저하에 주요한 원인이다. 따라서, 소자의 레이아웃과 입력 커패시터는 고주파 성능에 주요하다. 루프 인덕턴스와 효율 손실의 연관관계를 확인하기 위해서, 유사한 공통 소스 인덕턴스를 가지는 상이한 레이아웃과 상이한 루프 인덕턴스가 비교된다. 도 1은 1MHz에서 eGaN® FET의 전력 컨버터 효율에 대한 고주파 전력 루프 인덕턴스의 효과를 나타내는 그래프이다. 특히 도 1에 도시된 바와 같이, 약 0.4 nH 에서 약 2.9 nH의 고주파 루프 인덕턴스의 증가는 4% 이상의 효율 감소를 가져왔다.
고품질의 소자에서 낮은 수치로 나타나는 빠른 스위칭 속도의 다른 영향은 느린 스위칭 속도를 가지는 소자와 비교했을 때, 전압 오버슈트가 증가하는 것이다. 고주파 루프 인덕턴스를 감소시키는 것은 전압 오버슈트를 낮추고, 입력 전압 용량을 늘리고, 전자기 방해를 감소시킨다. 도 2a 및 도 2b는 1.6nH 및 0.4nH의 고주파 루프 인덕턴스로 각각 디자인된 동기 정류기의 드레인-소스 전압 파형을 도시한다. 도2a 및 도 2b에 도시된 바와 같이, 1.6nH(도 2a) 에서 0.4nH(도 2b)의 고주파 루프 인덕턴스의 감소는 전압 오버슈트를 75% 감소시킨다.
일반적으로, 도 3a-3b 및 4a-4c를 참조하여 아래 설명되는 바와 같이, 두 개의 PCB 레이아웃은 고주파 루프 인덕턴스를 최소화시키기 위해서 이용된다. 도 3a 및 3b에 도시된 바와 같이, 첫 번째 종래 레이아웃 디자인에 있어서, 입력 커패시터 및 소자는 PCB 기판의 탑 레이어에 배치된다. 이러한 디자인을 위한 고주파 전력 루프는 PCB 기판의 탑 레이어에 배치되고, 상기 루프의 흐름은 단일층 상의 기판 평면과 평행하기 때문에 수평(lateral) 전력 루프로 간주된다. 이 디자인에 있어서, 인덕터 연결은, 탑 스위치 및 동기 정류기 사이에 위치한 비아(via)를 이용하여 내부 레이어를 통해 형성된다. 드라이버는 eGaN® FET에 거의 근접하게 위치되어 공통 소스 인덕턴스를 최소화하고 안정화시킨다.
도 3a 및 3b는 수평 고주파 전력 루프(302)를 이용하는 eGaN® FET의 부분 배치를 도시한다. 이 디자인에 있어서, 커패시터(303) 및 eGaN® FET(306,307)는 PCB(310)의 탑 레이어(305)에 위치된다. 전력 루프 전류(302)는 커패시터(303) 및 eGaN® FET(306,307)를 통해 흐른다. 인덕터 연결은 탑 스위치(306) 및 동기 정류기(307) 사이에 확장되는 비아(311)를 이용하여 내부 레이어를 통해 형성된다. 드라이버(308)는 eGaN® FET(306,307)에 거의 근접하게 위치되어 공통 소스 인덕턴스를 최소화하고 안정화 시킨다.
루프의 물리적 크기를 최소화하는 것은 기생 인덕턴스를 감소시키기 위해 중요하지만, 내부 레이어의 디자인 또한 중요하다. 도 3b에 도시된, 수평 전력 루프 디자인에 있어서, 제1 내부 레이어는 "쉴드 레이어(309)"로 기능한다. 쉴드 레이어(309)는 고주파 전력 루프(302)로부터 발생되는 자기장으로부터 상기 회로를 보호하는 중요한 기능을 한다. 이러한 보호 기능을 수행하기 위해서, 고주파 전력 루프(302)는 쉴드 레이어(309) 내에서, 전력 루프 전류와 반대 방향으로, 전류를 유도하는 자기장을 발생시킨다. 쉴드 레이어(309) 내에서 유도된 전류는 전력 루프의 자기장의 반대 극성의 자기장을 생성한다. 쉴드 레이어(309) 및 전력 루프(302) 내에 생성된 자기장은 서로 상쇄시켜 기생 인덕턴스의 감소를 가져온다.
수평 전력 루프 디자인은 장점과 단점이 있다. 예컨대, 전력 루프는 탑 레이어(305)에 위치되기 때문에 고주파 루프 인덕턴스의 크기는 기판의 두께에 적은 의존성을 보여준다. 기판 두께 의존에 대한 수평 전력 루프 디자인의 결함은 더 두꺼운 기판 디자인에도 적용된다. 반면에, 이 디자인의 루프 인덕턴스 크기는, 전력 루프에서 쉴드 레이어 까지의 거리에 매우 의존적이다. 거리에 대한 의존성은 탑 레이어(305)의 두께를 제한한다.
도 4a-4c에 도시된 두 번째 종래 레이아웃 디자인에 있어서, 입력 커패시터 및 소자는 PCB 기판의 반대면에 배치되며, 커패시터는 일반적으로 소자의 바로 아래쪽에 위치되어서 물리적 루프의 크기를 최소화시킨다. 이 레이아웃은 전력 루프가, 기판을 통과해 전력 루프를 형성하는 비아를 통해 기판을 수직으로 진행하여 수직 전력 루프를 형성한다.
도 4a-4c는 수직 고주파 전력 루프(400)를 이용하는 eGaN® FET를 도시한다. 이 디자인에 있어서, eGaN® FET(401,408)은 PCB(403)의 탑 레이어(402)에 배치되고, 커패시터(404는 PCB(403)의 바닥 레이어(405)에 배치된다. 고주파 전력 루프 전류(406)는 PCB(403)의 탑 레이어(402)에 위치된 eGaN® FET(401, 408)을 통해 흐른다. 그 후, 루프 전류(406)는 비아(409)를 통해 흐르고, PCB(403)의 바닥 레이어(405)에 위치된 커패시터(404)를 통해 흐른다. 그 후 전류(406)는 비아(410)을 통해 eGaN® FET(401,408)로 흘러 되돌아온다. 공간(407)은 인덕터 연결을 위해 eGaN® FET(401,408) 사이에 존재한다.
도 4a-4c의 eGaN® FET는 전력 루프의 수직 구조 때문에 쉴드 레이어를 포함하지 않는다. 루프 인덕턴스를 감소시키기 위한 쉴드 평면의 이용에 대응하여, 수직 전력 루프는 인덕턴스를 감소시키기 위해 자기-취소(self-cancellation) 방법을 이용한다. PCB 레이아웃에 있어서, 기판 두께는 일반적으로 기판의 탑 및 바닥의 전력 루프 경로의 수평 길이보다 얇다. 기판의 두께가 감소함에 따라서, 수평 전력 루프와 비교하면, 수직 전력 루프 영역은 심각하게 줄어들고, 탑 및 바닥 레이어 상에서 반대 방향으로 흐르는 전류는 자기장 자기 취소를 제공하기 시작하고, 기생 인덕턱스를 감소시킨다. 따라서 이 디자인에서, 효과적인 수직 전력 루프를 생성하기 위해서는 기판 두께는 최소화되어야 한다.
도 3a 및 3b에 도시된 수평 전력 루프 디자인과 마찬가지로, 수직 전력 루프 디자인 또한 장점과 단점을 가지고 있다. 예컨대, 제1 내부 레이어와 탑 레이어 사이의 거리는 루프 인덕턴스에 작은 영향을 끼친다. 따라서 탑 레이어의 두께는 루프 인덕턴스의 크기에 심각한 영향을 주지 않는다. 한편, 전력 루프 경로가 PCB의 탑 및 바닥 레이어 상에 위치되기 때문에, 루프 인덕턴스의 크기는 전반적인 기판 두께에 매우 의존적이된다.
따라서 기생 인덕턴스를 최소화하고 변환 효율을 향상시키기 위한 반도체 소자 레이아웃이 요구된다.
본 발명은 상술한 종래 기술의 디자인의 단점을 제거하는 회로기판 레이아웃 디자인을 제공한다. 특히, 본 발명의 회로기판은 탑 레이어, 바닥 레이어 및 비아를 통해 상기 탑 레이어에 연결된 적어도 하나의 내부 레이어를 포함하며, 이에 따라서 고주파 전력 루프가 상기 탑 레이어 및 내부 레이어 사이를 연장하는 경로에 형성된다. 바람직하게는, 본 발명에 따른 레이아웃 디자인은 기판 두께에 대하여 독립적이고 쉴드 레이어를 요구하지 않으면서 기생 인덕턴스를 최소화시킨다.
본 발명의 특징, 목적 및 이점은 아래 상세한 설명으로부터, 대응되는 구성요소를 식별하기 위한 참조 번호를 통해서 설명되는 도면을 참조하여, 더욱 명확해질 것이다.
도 1은 유사한 공통 소스 인덕턴스를 가지는 디자인의 효과에 대한 고주파 루프 인덕턴스의 효과를 나타낸다.
도 2a 및 2b는 각각 1.6nH 및 0.4nH이 인덕턴스를 갖는 동기 정류기의 전압 오버슈트를 보여주는 파형이다.
도 3a 및 3b는 각각 종래 수평 전력 루프를 갖는 PCB의 상면도 및 수평도이다.
도 4a, 4b 및 4c는 각각 종래 수직 전력 루프를 갖는 PCB의 상면도, 저면도 및 수평도이다.
도 5a 및 5b는 각각 본 발명의 일 실시예의 PCB 레이아웃의 탑 레이어 및 제1 내부 레이어의 상면도이고, 도 5c는 제1 실시예의 PCB 레이아웃의 수평도이다.
도 6a 및 6b는 각각 두 스위치 사이에 커패시터를 갖는 본 발명의 일 실시예의 PCB 레이아웃의 탑 레이어 및 제1 내부 레이어의 상면도이고, 도 6c는 제2 실시예의 PCB 레이어의 수평도이다.
도 7은 기판 두께 및 내부 레이어 거리를 구별하는 PCB의 다층 기판 디자인에 대한 단면도이다.
도 8은 상이한 기판 두께 및 내부 레이어 거리를 갖는, 수평, 수직 및 최적 전력 루프에 대하여 시뮬레이션된 고주파 루프 인덕턴스를 보여주는 그래프이다.
도 9는 종래 수평 및 수직 전력 루프 디자인과 본 발명의 최적 전력 루프 디자인의 전력 손실 플롯이다.
도 10은 수평, 수직 및 최적 전력 루프 디자인에대하여 측정된 전압 오버슈트를 보여주는 차트이다.
도 11은 스위칭 속도에 따른 루프 인덕턴스의 영향을 보여주는 차트이다.
도 12는 종래의 수직 및 수평 루프 디자인과 비교한, 본 발명의 회로기판 레이아웃 디자인의 향상된 효과를 보여주는 차트이다.
도 13은 본 발명의 기본 유닛셀의 전력 루프 토폴로지를 보여준다.
도 14는 본 발명의 최적 루프를 포함하는 벅 컨버터(buck converter)의 토폴로지를 보여준다.
도 15 및 16은 본 발명의 최적 루프를 포함하는 브릿지 컨버터의 토폴로지를 보여준다.
도 17은 본 발명의 최적 루프를 포함하는 부스트 회로 유닛셀(부스트 인덕터 및 커패시터를 포함)의 토폴로지를 보여준다.
도 18은 본 발명의 최적 루프를 포함하는 벅-부스트 컨버터의 토폴로지를 보여준다.
도 19는 본 발명의 최적 루프를 포함하는 회로내 스위치의 병렬 배치를 보여준다.
도 20은 본 발명의 최적 루프를 포함하는 회로 내 스위치의 직렬 배치를 보여준다.
아래 상세한 설명에 있어서, 참조번호는 특정 실시예에 대하여 설명된다. 이 실시예들은 당업자가 실시할 수 있도록 충분히 구체적으로 설명된다. 다른 실시예들이 이용되고, 다양한 구조, 로직 및 변경들이 이루어질 수 있다는 점이 이해되어야 한다.
아래에서 설명되는 본 발명의 PCB 레이아웃 디자인은 축소된 루프 크기, 장(field), 자기-취소, 기판 두께에 독립적인 고정 인덕턴스, 단면 PCB 디자인, 및 다층 구조에 대한 고효율을 제공한다. 본 발명의 PCB 레이아웃 디자인은 전력 루프 리턴 경로로서 제1 내부 레이어를 이용한다. 이 리턴 경로는 탑 루프의 전력 루프 바로 아래에 위치되어, 장 자기-취소가 결합된 가장 작은 물리적 루프 크기를 가능하게한다.
특히 GaN 소자와 같이 특정 종류의 소자에 관련하여 실시예들이 여기서 설명되었으나, 본 발명이 이에 제한되지 않음이 이해되어야 한다. 예컨대, 설명된 실시예들은 예컨대, 실리콘(Si), 또는 실리콘-함유 물질, 그래핀, 게르마늄(Ge), 갈륨 아세나이드(GaAs)와 같은 상이한 도전 물질을 이용한 다른 종류의 반도체 소자 및 트랜지스터 소자에 적용될 수 있다. 설명된 실시예들은 다른 전계효과트랜지스터(FET)-타입 반도체 소자, 바이폴라 접합 트랜지스터(BJT) 소자 및 절연-게이트 바이폴라 트랜지스터(IGBT) 소자와 같은 다른 종류의 반도체 소자에도 적용될 수 있다. 설명된 개념은 인핸스먼트(enhancement) 모드 및 디플리션(depletion) 모드 트랜지스터 소자 모두에 동일하게 적용할 수 있다. 또한 특정 실시예들이 병렬 스위칭 소자에 관하여 설명되었으나, 여기에 설명된 특징들은 일반적으로 RF 증폭기, 스위칭 컨버터 및 다른 회로들과 같은 다른 종류의 회로에 범용적으로 적용할 수 있다.
도 5a 및 도 5b 및 도 5c는 본 발명의 일 실시예에 따른 예시적인 다층 PCB 디자인(500)의 간략화된 구성도를 도시한다. 이 실시예에서, PCB 디자인(500)은 탑 레이어(501), 바닥 레이어(502) 및 제1 내부 레이어(503)을 포함하는 네 개의 내부 레이어(503-506)를 포함한다. 네 개의 내부 레이어가 도시되었으나, 더 적거나 더 많은 내부 레이어가 포함될 수 있다. 커패시터(501) 및 eGaN® FET(507,511)는 탑 레이어(501) 상에 위치된다. 도 5a는 PCB(500)의 탑 레이어(501) 상의 전력 루프 전류 경로(516)를 보여주는 PCB 디자인(500)의 상면도이다. 전력 루프 전류(512)는 eGaN®FET(507,511)을 통해 커패시터(510)로부터, 인터리브(interleaved) 인덕터 노드 부분 및 탑 레이어(501)에서 제1 내부 레이어(503)를 연결하는데 이용되는 eGaN®FET(507,511)의 그라운드 비아(513, ground via)로 흐른다. 제1 내부 레이어(503)은 eGaN®FET 비아(513)의 일부분에서 커패시터(510) 비아(514)의 적어도 일부분을 연결함으로써 전력 루프 전류(512)에 대한 리턴 경로로써 이용된다.
도 5b는 전력 루프 전류 경로(512)에 대한 리턴 경로(515)로 이용되는 제1 내부 레이어(503)의 상면도이다. 전력 루프 경로(512)의 리턴 경로 부분(515)은 탑 레이어의(501) 전력 루프 경로(516)의 적어도 일부분의 바로 아래에 위치되어, 장 자기-취소를 결합한 가장 작은 물리적 루프 크기를 허용한다.
도 5c는 예시적인 다층 PCB 디자인(500)의 낮은 프로파일의 자기-취소 루프의 수평도이다. 제1 내부 레이어(503) 및 탑 레이어(501) 사이의 거리는 바람직하게는 1 밀(mil) 에서 20 밀(mil)이다. 도 5c는 네거티브 커패시터 노드를 가진 PCB 레이아웃의 전류 흐름을 보여주나, 본 발명은 반대 전류 흐름을 갖는 포지티브 커패시터 노드로 실행될 수도 있다.
도 6a, 6b 및 6c는 본 발명의 다른 일 실시예에 따른 예시적인 다층 PCB 디자인(600)을 도시한다. 이 실시예에 있어서, 커패시터(510)는 두 eGaN®FET(507,511) 사이에 위치된다. 도 6a는 PCB(600)의 탑 레이어(501)에 전력 루프 전류 경로(616)를 가지는 PCB 디자인(600)의 상면도이다. 전력 루프 전류(612)는 한 eGaN®FET(507)에서, 커패시터(510) 및 다른 eGaN®FET(511)를 통해, 상기 탑 레이어(501)와 상기 제1 내부 레이어(503)를 연결하는 비아(613)를 통해 제1 내부 레이어(503)으로 흐른다. 도 6b에 도시된 바와 같이, 제1 내부 레이어(503)는 전력 루프에 대한 리턴 경로(615)로 이용된다. 도 6c는 예시적인 다층 디자인(600)의 낮은 프로파일 자기-취소 루프의 수평도이다. 도시된 바와 같이, 탑 레이어(501)의 밑에 존재하는 리턴 경로(615)에 의해 탑 레이어의 전력 루프 경로(616)의 자기 효과는 자기-취소된다.
표 1은 종래 레이아웃 디자인(도 3a-3b, 4a-4c)과 본 발명의 최적 레이아웃 디자인(도 5a-5c)의 전지적 특성을 비교한다. 최적 레이아웃 디자인은 기판 두께에 대한 낮은 의존성 및 내부 레이어 거리에 대한 높은 의존성을 보여줌으로써 수평 전력 루프의 특성을 공유한다. 또한, 도 5a-5c의 실시예는 쉴드 레이어를 제거하고, 루프 인덕턴스의 심각함 감소를 가져오는 전력 루프의 물리적 크기를 감소시킴으로써 수직 전력 루프의 특성을 공유한다. 두 종래 디자인의 장점을 결합하고, 단점을 제한함으로써, 제안된 레이아웃 디자인은 종래 수평 또는 수직 전력 루프(도 3a-3b 및 4a-4c)와 비교하여 65%의 인덕턴스 감소를 제공할 수 있다.
전자적 특성 수평 루프(도3a-3b) 수직 루프(도4a-4c) 최적 루프(도5a-5c)
단면(single sided) PCB 용량 예 아니오 예
장(field) 자기-취소 아니오 예 예
기판 두께에 대한 인덕턴스의 독립성 예 아니오 예
쉴드 레이어 요구 예 아니오 아니오
어플리케이션의 넓은 범위에 대하여 도 5a-5c 실시예와 종래 수평(도3a-3b) 및 수직(도4a-4c) 레이아웃 디자인을 비교하기 위해서, 3개의 각 레이아웃에 대한 4개 상이한 기판인 12개 상이한 테스트 PCB 기판 디자인이 만들어지고 테스트되었다. 네 종류의 테스트 기판은 전반적인 기판의 두께 및 기판 내 탑 레이어와 제1 내부 레이어 사이의 거리가 변화된다. 이 기판 파라미터는 도 7에 도시된 내용에 따러 정의되고, 여기서 제1 내부 레이어(703) 및 제2 내부 레이어(704)는 탑 레이어(701) 및 바닥 레이어(704) 사이에 배치된다. 내부 레이어 거리(705)는 탑 레이어(701) 및 제1 내부 레이어(703) 사이의 거리이다. 기판 두께(706)는 탑 레이어(701)와 바닥 레이어(702) 사이의 거리이다. 테스트 기판에 대한 구체적인 사항들은 아래 표2에 포함된다.
기판 두께(mil) 내부 레이어 거리(mil)
테스트 기판1 31 4
테스트 기판2 31 12
테스트 기판3 62 4
테스트 기판4 62 26
도 8은 12개 테스트 PCB 기판 디자인에대한 고주파 루프 인덕턴스 값을 보여준다. 수평 전력 루프에 대한 데이터는, 기판 두께는 고주파 루프 인덕턴스에 적은 영향을 끼치나, 내부 레이어 거리, 전력 루프에서 쉴드 레이어까지의 거리는 인덕턴스에 큰 영향을 끼친다는 것을 보여준다. 반대로, 수직 전력 루프에 대한 데이터는, 내부 레이어 거리는 디자인의 인덕턴스에 적은 영향을 끼치나 기판 두께는 기판 두께가 두 배가 될 때에 비하여 80% 더 증가한 인덕턴스를 보인다. 또한 도시된 바와 같이, 최적 전력 루프의 기생 인덕턴스는 수평 전력 루프 및 수직 전력 루프보다 작다. 기판 두께는 최적 전력 루프에 미치는 영향이 적고, 내부 레이어 거리가 26 밀(mil)인 최적 전력 루프의 기생 인덕턴스는 내부 레이어 거리가 4 밀인 수평 전력 루프보다 작다.
도 9는 12 개의 테스트 PCB 기판 디자인에대한 전력 손실을 나타낸다. 이 데이터는 유사한 기생 인덕턴스에 대하여, 수평 루프의 전력 손실이 수직 루프의 전력 손실보다 큰 것을 나타낸다. 수평 루프에서 더 높은 전력손실은 수직 또는 최적 전력 루프에서 요구하지 않는 레이어인 쉴드 레이어의 추가에 기인하여 발생된 손실이다. 이 데이터는 또한 유사한 기생 인덕턴스에 대하여, 최적 전력 루프의 전력 손실이 수평 전력 루프 및 수직 전력 루프 모두 보다 낮은 것을 나타낸다.
도 10은 12개의 테스트 PCB 기판 디자인에대한 전압 오버슈트를 보여준다. 루프 인덕턴스가 1.4nH로 증가함에 따라서, 전압 오버슈트가 증가한다. 루프 인덕턴스가 1.4nH 이상 올라가면, 전압 오버슈트는 이 주어진 예시에 더하여 심각하게 증가하지는 않는다. 데이터는 유사한 기생 인덕턴스에 대하여, 수평 전력 루프의 전압 오버슈트가 수직 전력 루프보다 높은것을 나타낸다. 또한 최적 루프의 전압 오버슈트는 수평 저력 루프보다 일반적으로 낮다.
도 11은 12 개 테스트 PCB 디자인에 대해 측정된 스위칭 속도를 나타냄으로써 전압 오버슈트에서의 변화를 부분적으로 설명한다. 루프 인덕턴스가 증가함에 따라, 수평 전력 루프, 수직 전력 루프, 및 최적 전력 루프에 대하여, 소자의 dV/dt는 매우 감소한다. 이 감소는 높은 전력 손실을 가져오나 전압 오버슈트를 제한한다. 가장 높은 루프 인덕턴스를 갖는 두 개의 수직 루프 디자인에 있어서, 스위칭 속도는 다른 디자인에 비교했을 때, 60% 이상 감소 되었다.
도 12는, 전력 루프의 크기를 최소화하기 위한 가장 작은 상업 패키지 3×3 mm TSDSON-8을 포함한 수직 전력 루프를 이용한 Si MOSFET 실행과, 최적 전력 루프, 수직 전력 루프 및 수평 전력 루프에 대한 디자인 1의 효과 결과를 나타낸다. Si MOSFET 디자인에 대하여, 고주파 루프 인덕턴스는 대략 2nH로 측정되는바 eGaN® FET를 이용한 유사한 전력 루프의 결과 1nH 와 비교된다. Si MOSFET 디자인에서 나타나는 인덕턴스가 높은 값인 것은 Si MOSFET의 큰 패키징 인덕턴스에 기인한다. eGaN® FET의 패키징 및 장점의 월등한 수치의 결과, 모든 eGaN® FET 전력 루프 디자인은 Si MOSFET 벤치마크 디자인을 능가한다. 제안된 최적 전력 루프 디자인을 이용하면, Si MOSFET 대신 eGaN® FET 을 이용함으로써 효율이 전부하(full load)가 3% 향상되고, 최고 효율이 4% 향상될 수 있다.
도 5a-5c 실시예에 관련되어 설명된 최적 전력 루프는 종래 수직 및 수평 전력 루프 디자인 각각에 대하여 0.8% 및 1% 전부하 효율 향상을 제공한다. 게다가, 도 5a-5c 실시예는 수평 및 수직 전력 루프의 종래 소자에 비교하여, 더 높은 전력 효율 및 낮은 소자 전압 오버슈트를 제공한다.
도 13은 본 발명의 기본 유닛셀의 전력 루프 토폴로지를 보여준다. 설명된 바와 같이, 본 발명의 최적 루프는 임의의 복수의 내부 레이어로 형성될 수 있다. 추가적으로, 경로의 길이는 PCB의 탑 레이어와 내부 레이어를 연결하는 비아들의 우치에 따라서 변경될 수 있다. 전력 루프LLoop의 물리적 크기는 상이한 내부 레이어로 전력 루프를 형성함으로써 변경될 수 있다. 따라서 본 발명의 최적 루프를 가진 다양한 낮은-프로파일 회로가 디자인될 수 있다.
도 14-20은 다양한 회로 디자인에서 본 발명의 최적 루프의 실행을 보여준다. 본 발명이 이러한 토폴로지에 제한되지 않는다는 것이 주목되어야 한다.
도 14는 본 발명의 최적 루프를 포함하는 예시적인 벅(buck) 컨버터의 토폴로지를 보여준다. 도 15 및 16은 본 발명의 최적 루프를 포함하는 브릿지 컨버터를 보여준다. 도시된 바와 같이, 최적 루프의 물리적 크기는 PCB의 탑 레이어와 내부 레이어를 연결하는 비아의 위치 또는 최적 루프가 형성된 내부 레이어의 위치에 따라서 변경될 수 있다. 도 15의 전력 루프 LLoopA의 물리적 크기는 도 16의 전력 루프 LLoopB의 물리적 크기보다 작다.
도 17은 본 발명의 최적 루프를 포함하는 커패시터 Cin 및 부스트 인덕터 LBoost를 가진 부스트 회로 유닛 셀의 토폴로지를 보여준다. 도 18은 본 발명의 최적 루프를 포함하는 벅-부스트 컨버터의 토폴로지를 보여준다. 설명된 바와 같이, 전력 루프 LLoop의 물리적 크기는 본 발명의 최적 루프를 포함하는 회로의 구체적인 필요에 따라서 변경될 수 있다. 또한, 도 19 및 20에 도시된 바와 같이, 본 발명의 최적 루프를 포함하는 회로 내에, 스위치는 각각 직렬 또는 병렬로 배치될 수 있다.
위 설명 및 도면은 여기에 설명된 특징 및 이점을 실행하기 위해 특정 실시예에 대하여만 고려되어 설명되었다. 특정 프로세스에 대하여 수정 및 대체가 이루어질 수 있다. 따라서 본 발명의 실시예들은 전술한 설명 및 도면에 제한되지 않는다.

Claims (9)

  1. 적어도 하나의 캐패시터 및 적어도 하나의 트랜지스터를 포함하는 회로에 대한 인쇄회로기판에 있어서,
    상기 캐패시터 및 트랜지스터가, 전력 루프의 일부분으로써 전기적으로 연결되고, 장착된 탑 레이어,
    바닥 레이어, 및
    상기 탑 레이어 상의 전력 루프의 리턴 경로로서 기능하는, 비아를 통해 상기 탑 레이어와 연결되는 전기적 경로를 가지는 내부 레이어를 포함하되,
    전력 루프 리턴 경로로서 제1 내부 레이어를 이용하고, 상기 리턴 경로는 탑 루프의 전력 루프 바로 아래에 위치하는 것을 특징으로 하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 내부 레이어의 리턴 경로는 상기 탑 레이어의 전력 루프의 자기 효과를 감소시키도록 위치되는 것을 특징으로 하는 인쇄회로기판.
  3. 삭제
  4. 제1항에 있어서,
    상기 캐패시터, 트랜지스터 및 입력 커패시턴스는 상기 인쇄회로기판의 탑 레이어에 위치되는 것을 특징으로 하는 인쇄회로기판.
  5. 제1항에 있어서,
    상기 트랜지스터는 GaN 트랜지스터인 것을 특징으로 하는 인쇄회로기판.
  6. 제1항에 있어서,
    상기 캐패시터는 트랜지스터를 갖는 스위칭 회로를 형성하는 것을 특징으로 하는 인쇄회로기판.
  7. 제1항에 있어서,
    상기 캐패시터 및 트랜지스터는 스위칭 회로의 소자인 것을 특징으로 하는 인쇄회로기판.
  8. 제1항에 있어서,
    상기 캐패시터 및 트랜지스터는 전력 컨버터의 소자인 것을 특징으로 하는 인쇄회로기판.
  9. 제1항에 있어서,
    상기 캐패시터 및 트랜지스터는 RF 증폭기의 소자인 것을 특징으로 하는 인쇄회로기판.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105075405B (zh) * 2012-12-31 2018-01-30 宜普电源转换公司 多层半导体器件的寄生电感减小电路板布局设计
US10080301B2 (en) 2013-10-17 2018-09-18 Cree, Inc. High voltage power chip module
JP6106127B2 (ja) * 2014-05-29 2017-03-29 株式会社ソニー・インタラクティブエンタテインメント スイッチングコンバータおよびそれを用いた電子機器
US9989584B2 (en) * 2014-07-11 2018-06-05 Teradyne, Inc. Controlling signal path inductance in automatic test equipment
CN104157634B (zh) * 2014-07-25 2017-04-26 西安交通大学 一种分裂电容中间布局的低寄生电感GaN功率集成模块
US9985550B2 (en) * 2014-12-23 2018-05-29 General Electric Company Systems and methods for reducing loop inductance
US9839146B2 (en) * 2015-10-20 2017-12-05 Cree, Inc. High voltage power module
JPWO2017081856A1 (ja) * 2015-11-09 2018-08-30 パナソニックＩｐマネジメント株式会社 スイッチング回路
US9831783B2 (en) 2015-12-30 2017-11-28 International Business Machines Corporation Power converter using near-load output capacitance, direct inductor contact, and/or remote current sense
US10193442B2 (en) 2016-02-09 2019-01-29 Faraday Semi, LLC Chip embedded power converters
DE102016206501A1 (de) 2016-04-18 2017-10-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Leistungshalbleiterbauteil mit zwei lateralen Leistungshalbleiterbauelementen in Halbbrückenschaltung
US9991880B2 (en) 2016-06-07 2018-06-05 Ford Global Technologies, Llc Discrete power switching devices with reduced common source inductance
CN107818971B (zh) * 2016-09-14 2019-11-05 台达电子企业管理（上海）有限公司 功率转换模块
US10622909B2 (en) 2017-01-12 2020-04-14 Ford Global Technologies, Llc Power module for inverter switching devices having gate coils shielded from eddy currents
CN110383661B (zh) * 2017-02-08 2022-10-28 法拉第半导体有限公司 芯片嵌入式电源转换器
EP3361836B1 (de) * 2017-02-08 2020-06-17 Siemens Aktiengesellschaft Niederinduktive halbbrückenanordnung
JP6936022B2 (ja) * 2017-03-07 2021-09-15 ローム株式会社 プリント配線基板及びこれを用いたスイッチング電源
WO2019092926A1 (ja) * 2017-11-08 2019-05-16 住友電気工業株式会社 電子回路装置
FR3074618B1 (fr) * 2017-12-01 2019-11-15 Renault S.A.S. Circuit electrique de filtrage, chargeur de courant comprenant un tel circuit, et vehicule automobile equipe d’un tel chargeur de courant.
USD908632S1 (en) 2018-09-17 2021-01-26 Cree Fayetteville, Inc. Power module
US10504848B1 (en) 2019-02-19 2019-12-10 Faraday Semi, Inc. Chip embedded integrated voltage regulator
FR3094610B1 (fr) * 2019-04-01 2021-07-02 Valeo Systemes De Controle Moteur Carte de circuit imprimé définissant un condensateur haute fréquence
WO2020214857A1 (en) 2019-04-17 2020-10-22 Faraday Semi, Inc. Electrical devices and methods of manufacture
US11019718B2 (en) 2019-05-15 2021-05-25 Efficient Power Conversion Corporation Low parasitic inductance structure for power switched circuits
WO2021040152A1 (ko) * 2019-08-30 2021-03-04 한양대학교 산학협력단 기생 인덕턴스 감소를 위한 적층형 회로 구조체
KR102265958B1 (ko) * 2019-08-30 2021-06-17 한양대학교 산학협력단 기생 인덕턴스 감소를 위한 적층형 회로 구조체
US11758697B2 (en) * 2019-09-26 2023-09-12 Ohio State Innovation Foundation Low inductance power module with vertical power loop structure and insulated baseplates
CN110993579A (zh) * 2019-11-25 2020-04-10 南京矽力杰半导体技术有限公司 电源模块的封装结构
US11342257B2 (en) 2020-01-22 2022-05-24 Delta Electronics (Shanghai) Co., Ltd. Carrier board and power module using same
CN113161309A (zh) * 2020-01-22 2021-07-23 台达电子企业管理（上海）有限公司 载板及其适用的功率模块
US11350519B2 (en) * 2020-01-22 2022-05-31 Delta Electronics (Shanghai) Co., Ltd. Power module
US11063516B1 (en) 2020-07-29 2021-07-13 Faraday Semi, Inc. Power converters with bootstrap
TWI811697B (zh) * 2020-09-01 2023-08-11 日商村田製作所股份有限公司 半導體複合裝置及半導體複合裝置之製造方法
WO2022092904A1 (ko) * 2020-10-29 2022-05-05 한양대학교 산학협력단 기생 인덕턴스 감소를 위한 적층형 회로 구조체
CN113163574A (zh) * 2021-01-20 2021-07-23 华中科技大学 一种可减小pcb功率环路寄生电感的垂直多回路电路
CN113163578B (zh) * 2021-03-10 2023-03-31 重庆大学 极低寄生电感脉冲形成单模块封装结构和堆叠封装结构
EP4131759A1 (en) * 2021-08-03 2023-02-08 Watt & Well Highly integrated mosfet half-bridge power module for power converters
DE102021123308A1 (de) 2021-09-09 2023-03-09 Bayerische Motoren Werke Aktiengesellschaft Halbleitermodul mit zumindest einem ersten Halbleiterelement und einem seriell zum ersten Halbleiterelement verschalteten zweiten Halbleiterelement, elektrische Vollbrücke, Leistungsfaktorkorrekturschaltung sowie Resonanzwandler
CN216565726U (zh) * 2021-12-29 2022-05-17 长春捷翼汽车零部件有限公司 一种低电磁干扰的pcb板、电源分配单元及车辆

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011009504A (ja) * 2009-06-26 2011-01-13 Panasonic Corp 電力変換装置
US20110154659A1 (en) 2009-12-31 2011-06-30 Oracle America, Inc. Optimizing pcb power and ground connections for lead free solder processes
US20110259083A1 (en) 2009-12-29 2011-10-27 Industry-Academic Cooperation Foundation, Yonsei University Hydrogen sensor and method of manufacturing the same
JP2011259083A (ja) * 2010-06-07 2011-12-22 Renesas Electronics Corp Ｒｆ電力増幅装置およびその動作方法
JP2012059896A (ja) * 2010-09-08 2012-03-22 Auto Network Gijutsu Kenkyusho:Kk 回路基板及びｄｃ−ｄｃ変換回路
US20140183550A1 (en) 2012-12-31 2014-07-03 Efficient Power Conversion Corporation Parasitic inductance reduction for multilayered board layout designs with semiconductor devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252177B1 (en) * 1998-02-18 2001-06-26 Compaq Computer Corporation Low inductance capacitor mounting structure for capacitors of a printed circuit board
JP2004022735A (ja) * 2002-06-14 2004-01-22 Matsushita Electric Ind Co Ltd 部品実装基板
US7026665B1 (en) * 2003-09-19 2006-04-11 Rf Micro Devices, Inc. High voltage GaN-based transistor structure
US7236368B2 (en) * 2005-01-26 2007-06-26 Power-One, Inc. Integral molded heat sinks on DC-DC converters and power supplies
JP2007250928A (ja) * 2006-03-17 2007-09-27 Mitsubishi Electric Corp 多層プリント配線板
JP2008124105A (ja) * 2006-11-09 2008-05-29 Seiko Epson Corp 多層プリント配線板
US8723047B2 (en) * 2007-03-23 2014-05-13 Huawei Technologies Co., Ltd. Printed circuit board, design method thereof and mainboard of terminal product
CN101031182A (zh) * 2007-03-23 2007-09-05 华为技术有限公司 印制线路板及其设计方法
CN201498575U (zh) * 2009-08-06 2010-06-02 鸿富锦精密工业（深圳）有限公司 谐波抑制装置
JP2011187809A (ja) * 2010-03-10 2011-09-22 Renesas Electronics Corp 半導体装置および多層配線基板
US8362540B2 (en) * 2010-09-22 2013-01-29 Infineon Technologies Ag Integrated circuit package with reduced parasitic loop inductance

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011009504A (ja) * 2009-06-26 2011-01-13 Panasonic Corp 電力変換装置
US20110259083A1 (en) 2009-12-29 2011-10-27 Industry-Academic Cooperation Foundation, Yonsei University Hydrogen sensor and method of manufacturing the same
US20110154659A1 (en) 2009-12-31 2011-06-30 Oracle America, Inc. Optimizing pcb power and ground connections for lead free solder processes
JP2011259083A (ja) * 2010-06-07 2011-12-22 Renesas Electronics Corp Ｒｆ電力増幅装置およびその動作方法
JP2012059896A (ja) * 2010-09-08 2012-03-22 Auto Network Gijutsu Kenkyusho:Kk 回路基板及びｄｃ−ｄｃ変換回路
US20140183550A1 (en) 2012-12-31 2014-07-03 Efficient Power Conversion Corporation Parasitic inductance reduction for multilayered board layout designs with semiconductor devices

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