WO2022092904A1 - 기생 인덕턴스 감소를 위한 적층형 회로 구조체 - Google Patents

기생 인덕턴스 감소를 위한 적층형 회로 구조체 Download PDF

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WO2022092904A1
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conductor
layer
current flowing
circuit structure
present
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PCT/KR2021/015459
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French (fr)
Inventor
김래영
엄찬혁
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한양대학교 산학협력단
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    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections

Definitions

  • the present invention relates to a multilayer circuit structure, and more particularly, to a multilayer circuit structure for reducing parasitic inductance.
  • a switch circuit used in a power electronic system requires a high breakdown voltage, normally off operation characteristics, low on resistance, high current characteristics, and high-speed switching.
  • the size of the inductor and capacitor of the power electronic system may be reduced.
  • a switch circuit is manufactured using an element having a normally on operation characteristic, a switch circuit having a high current characteristic can be manufactured due to a low manufacturing cost and a small size. Therefore, a switch circuit in which an element having a low breakdown voltage and normally-off operation characteristics and an element having a high breakdown voltage and normally-on operation characteristic are combined has been studied.
  • a conventional stacked substrate structure may be configured such that a plurality of layers are stacked, and devices formed on each layer are electrically connected to form one loop.
  • a parasitic inductance may be induced in the surrounding conductive wire.
  • the induced parasitic inductance has a negative effect on circuit operation, such as inhibiting the switching operation speed of the device.
  • WBG Wide Band Gap
  • An object of the present invention is to provide a multilayer circuit structure capable of effectively reducing parasitic inductance.
  • a multilayer circuit structure includes: a first layer on which a first conductor is formed; and a second layer having a second conductor formed at a position corresponding to the first conductor, wherein a direction of a current flowing through the first conductor may be opposite to a direction of a current flowing through the second conductor.
  • a direction of a first main current of the first layer is opposite to a direction of a current flowing through the first conductor, and a direction of a second main current of the second layer is equal to a direction of a current flowing through the first conductor can be the same.
  • two vias are formed inside the first conductor, and two vias are formed outside adjacent to the second conductor, and the first conductor and the second conductor are electrically connected through the vias. can be connected
  • the second conductor may be formed in a convex shape, and vias may be formed on both sides of the convex protrusion portion of the second conductor.
  • the first conductor may be formed in a convex shape, and vias may be formed at both ends of the convex non-protruding portion of the first conductor.
  • convex shapes of the first conductor and the second conductor may be symmetrically disposed.
  • a third conductor is further formed in the first layer, and a fourth conductor is further formed in a position corresponding to the third conductor in the second layer, and the direction of the current flowing through the third conductor is The direction of the current flowing through the first conductor may be the same as the direction of the current flowing through the fourth conductor.
  • the first conductor and the third conductor are formed to be spaced apart, the directions of current flowing through the first conductor and the third conductor are the same, and flowing between the first conductor and the third conductor
  • the direction of the current may be opposite to the direction of the current flowing through the first conductor.
  • the second conductor and the fourth conductor are formed to be spaced apart, the direction of current flowing through the second conductor and the fourth conductor is the same, and flowing between the second conductor and the fourth conductor
  • the direction of the current may be opposite to the direction of the current flowing through the second conductor.
  • the multilayer circuit structure according to the present invention can effectively reduce parasitic inductance by forming a plurality of electrical paths through which current flows in opposite directions.
  • FIG. 1 is a circuit diagram illustrating a multilayer circuit structure according to an embodiment of the present invention.
  • FIGS. 2 and 3 are views illustrating a case in which a convex conductor is formed in the multilayer circuit structure according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating current directions of loops formed in an integrated circuit structure according to an embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a PCB to which a multilayer circuit structure according to an embodiment of the present invention is applied.
  • 6 and 7 are simulation results of a multilayer circuit structure according to an embodiment of the present invention.
  • first, second, etc. are used herein to describe various members, regions, layers, regions, and/or components, these members, parts, regions, layers, regions, and/or components refer to these terms. It is self-evident that it should not be limited by These terms do not imply a specific order, upper and lower, or superiority, and are used only to distinguish one member, region, region, or component from another member, region, region, or component. Accordingly, the first member, region, region, or component to be described below may refer to the second member, region, region, or component without departing from the teachings of the present invention. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
  • the term 'and/or' includes each and every combination of one or more of the recited elements.
  • FIGS. 2 and 3 are a case in which an iron-shaped conductor is formed in the multilayer circuit structure according to an embodiment of the present invention. It is an exemplified drawing.
  • a stacked circuit structure 100 is a stacked PCB and may include a power source 110 , a first layer 101 , and a second layer 102 .
  • the power source 110 may be connected to the stacked circuit structure 100 to supply power to the stacked circuit structure 100 .
  • the power source 110 may supply current to an electrical path formed in the first layer 101 and the second layer 102 . That is, the current output from the power source 110 may be supplied to the second layer 102 through the first layer 101 .
  • one or more conductors may be formed in the first layer 101 , and the directions of currents flowing through adjacent conductors may correspond to opposite directions.
  • one or more conductors may be formed in the second layer 102 , and directions of currents flowing through adjacent conductors may correspond to opposite directions.
  • the first layer 101 itself may be a conductor, it is not called a 'conductor' in order to distinguish it from the first conductor 210 and the second conductor 220 .
  • Two or more vias may be formed in the first layer 101 per one formed conductor.
  • a first via 230 - 1 and a second via 230 - 2 are formed inside the first conductor 210
  • a third via 240 is formed on the outside adjacent to the first conductor 210 .
  • a case in which the fourth via 240 - 2 is formed is exemplified.
  • a case in which two vias are formed in the second conductor 220 and two on the adjacent outer side a total of four vias are exemplified. That is, FIG. 2 exemplifies a case in which four vias are formed per one conductor.
  • the first layer 101 includes the first conductor 210 and the second conductor 220 formed so that the current flows in a direction opposite to the first main current direction (the arrow direction of the dashed-dotted line in FIG. 2 ).
  • a case in which two conductors, ie, a third conductor 250 and a fourth conductor 260 are spaced apart from each other, is exemplified in the second layer 102 as in the first layer 101 .
  • the second layer 102 itself may be a conductor, it is not referred to as a 'conductor' in order to distinguish it from the third conductor 250 and the fourth conductor 260 .
  • Two or more vias may be formed in the second layer 102 per one formed conductor.
  • a fifth via 270-1 and a sixth via 270-2 are formed inside the third conductor 250, and a seventh via 280 adjacent to the third conductor 250 is formed outside.
  • -1) and the case in which the eighth via 280 - 2 are formed are exemplified.
  • a case in which two vias are formed in the fourth conductor 260 and two on the adjacent outer side a total of four vias are exemplified.
  • the first conductor 210 to the fourth conductor 260 may be formed in an iron shape.
  • two vias formed on the outside adjacent to each of the first conductors 210 to 260 may be formed on both sides of the convex-shaped protrusions.
  • the first conductors 210 to the fourth conductors 260 may be formed at both ends of the non-protruding portion inside each. Accordingly, four vias may be formed on both sides of the protruding portions of the individual conductors 210 , 220 , 250 and 260 and on both ends of the non-protruding portions.
  • conductors formed on the same layer 101 may be disposed in the same direction. That is, the direction of the protruding portion of the first conductor 210 may be the same as the direction of the protruding portion of the second conductor 220 . Also, the direction of the protruding portion of the third conductor 250 may be the same as the direction of the protruding portion of the fourth conductor 260 .
  • conductors formed in different layers 101 may be disposed in directions symmetrical to each other. That is, the direction of the protruding portion of the first conductor 210 and the direction of the protruding portion of the third conductor 250 may be opposite to each other, and the direction of the protruding portion of the second conductor 220 and the fourth conductor 260 may be opposite to each other. ), the directions of the protruding portions may be opposite to each other.
  • the first conductor 210 and the third conductor 250 (or the second conductor 220 and the fourth conductor 260) may be formed symmetrically.
  • the vias formed inside and outside the convex shape of each conductor are symmetrically formed so that they can be easily connected to the vias of the corresponding other conductors.
  • the first layer 101 includes the first conductor 210 and the second conductor 220 formed so that the current flows in a direction opposite to the first main current direction (the arrow direction of the dashed-dotted line in FIG. 2 ).
  • the first conductor 210 and the second conductor 220 are formed to be spaced apart, a current corresponding to the first main current direction may flow between the first conductor 210 and the second conductor 220 . .
  • the second layer 102 is a third conductor 250 formed to allow current to flow in a direction opposite to the direction of the second main current ( in FIG. 2, the arrow direction of the dashed-dotted line, which is the same as the direction of the first main current ), and A fourth conductor 260 is included.
  • the third conductor 250 and the fourth conductor 260 are formed to be spaced apart, a current corresponding to the second main current direction may flow between the third conductor 250 and the fourth conductor 260 . .
  • some of the main current flowing through the first layer 101 is the fourth via 240 - 2 , the seventh via 280-1 , the third conductor 250 , and the eighth via 280 - 2 . ) and the third via 240 - 1 may sequentially flow in the first main current direction. That is, a portion of the main current flowing in the first layer 101 may return to the first layer 101 through the second layer 102 . Similarly, a portion of the main current flowing in the first layer 101 is transferred to the second layer ( After flowing from the fourth conductor 260 of 102 , it may return to the first layer 101 .
  • some of the main current flowing through the second layer 102 is the sixth via 270 - 2 , the first via 230 - 1 , the first conductor 210 , and the second via 230 - 2 ) and the fifth via 270-1, may flow in the second main current direction. That is, some of the main current flowing in the second layer 102 may return to the second layer 102 through the first layer 101 . Similarly, a portion of the main current flowing in the second layer 102 is transferred to the first layer ( After flowing from the second conductor 220 of 101 , it may come back to the second layer 102 .
  • FIG. 3 is a plan view illustrating current flows in the first layer 101 and the second layer 102 .
  • the first main current direction of the first layer 101 is a bottom-up direction
  • the second main current direction of the second layer 102 is opposite to the first main current direction from top to bottom. It may be in the direction it is facing.
  • a current flows in the same direction 310 as the second main current direction in the first conductor 210 formed in the first layer 101 , and the first conductor 250 is formed in the second layer 102 . It can be seen that the current flows in the same direction 330 as the main current direction.
  • FIG. 4 is a diagram illustrating current directions of loops formed in an integrated circuit structure according to an embodiment of the present invention.
  • FIG. 2 A perspective view of the first layer 101 and the second layer 102 is illustrated in FIG. 2 , a plan view of the first layer 101 and the second layer 102 is illustrated in FIG. 3 , and FIG. Cross-sections of the first layer 101 and the second layer 102 are illustrated.
  • FIG. 4 it can be seen that the direction 310 of the current flowing through the first conductor 210 is opposite to the directions 320 and 350 of other currents flowing adjacent to the first layer 101 .
  • the direction 310 of the current flowing through the first conductor 210 is opposite to the direction 330 of the current flowing adjacent to the second layer 102 , that is, the current flowing through the third conductor 250 .
  • the direction 330 of the current flowing through the second conductor 250 is opposite to the directions 340 and 360 of other currents flowing adjacent to the second layer 102 .
  • the direction of current through any electrical path may be opposite to all directions of current flowing through other adjacent electrical paths 'up, down, left and right'.
  • the parasitic inductance generated thereby may be effectively removed.
  • FIG. 5 is a diagram illustrating a PCB to which a multilayer circuit structure according to an embodiment of the present invention is applied.
  • a PCB to which the first layer 101 and the second layer 102 are applied is illustrated. It can be seen that the conductors are formed at the upper end and lower end of the first layer 101 so that a current in a direction opposite to that of the first main current flows, respectively. In addition, it can be seen that the conductors are formed at the upper end and the lower end of the second layer 102 so that a current in the opposite direction to the second main current flows, respectively, and are formed so as to be symmetrical to the conductor forming direction of the first layer 102 . .
  • 6 and 7 are simulation results of a multilayer circuit structure according to an embodiment of the present invention.
  • 6 and 7 show the turn-off and turn-on of the double pulse test for the case where the multilayer circuit structure 100 according to the present invention is applied and when not, respectively. on) is a graph showing the waveform.
  • the voltage overshoot between the drain and the source across the switch decreases from 275 [V] to 243 [V] compared to the case where it is not. , it can be seen that the undershoot of the current also decreased in size from -4.3 [A] to -3.0 [A].
  • loops having opposite directions of current are formed in the layers adjacent to the top, bottom, left, and right, respectively, to increase the cancellation of magnetic flux, and consequently, the parasitic inductance can be minimized. there is.
  • the first layer 101 and the second layer 102 may be alternately stacked.
  • the first layer 101 , the second layer 102 , and the first layer 101 may be sequentially stacked.
  • the first layer 101 , the second layer 102 , the first layer 201 , and the second layer 102 may be sequentially stacked.
  • the multilayer circuit structure according to the present invention has been described with the multilayer PCB as an example in FIG. 2 , the present invention may be applied to both a stacked bus bar and a multilayer circuit structure in which parasitic inductance is generated. Therefore, it is obvious that the scope of the present invention is not limited to the stacked type PCB.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 적층형 회로 구조체에 대한 것으로서, 보다 상세하게는 기생 인덕턴스 감소를 위한 적층형 회로 구조체에 대한 것이다. 본 발명의 일 실시 예에 따른 적층형 회로 구조체는, 제1 도체가 형성된 제1 레이어 및 제1 도체에 대응되는 위치에 형성된 제2 도체가 형성된 제2 레이어를 포함하되, 제1 도체에 흐르는 전류의 방향은 제2 도체에 흐르는 전류의 방향과 반대일 수 있다. 본 발명에 따른 적층형 회로 구조체는 반대 방향으로 전류가 흐르는 다수의 전기적 경로를 형성하여 기생 인덕턴스를 효과적으로 감소시킬 수 있다.

Description

기생 인덕턴스 감소를 위한 적층형 회로 구조체
본 발명은 적층형 회로 구조체에 대한 것으로서, 보다 상세하게는 기생 인덕턴스 감소를 위한 적층형 회로 구조체에 대한 것이다.
전력전자 시스템에 사용되는 스위치 회로는 높은 항복 전압(breakdown voltage), 통상 오프(normally off)의 동작 특성, 낮은 온(on) 저항, 높은 전류 특성, 고속 스위칭을 필요로 한다. 특히 고속 스위칭이 가능한 스위치 회로가 사용되면, 전력전자 시스템의 인덕터 및 커패시터의 크기가 감소될 수 있다. 통상 온(normally on)의 동작 특성을 갖는 소자를 이용하여 스위치 회로가 제조되면, 낮은 제조 비용과 작은 사이즈로 인해 높은 전류 특성을 갖는 스위치 회로가 제조될 수 있다. 따라서, 낮은 항복 전압과 통상 오프의 동작 특성을 갖는 소자 및 높은 항복 전압과 통상 온의 동작 특성을 갖는 소자를 조합한 스위치 회로가 연구되고 있다.
그런데, 복수의 소자들을 이용하여 스위치 회로가 제조되면, 복수의 소자들의 연결에 의해 기생 인덕턴스가 발생한다. 기생 인덕턴스는 스위치 회로의 동작 속도를 저해하는 주요한 원인이 된다. 종래의 적층형 기판 구조체는 복수의 레이어(Layer)가 적층되고, 각 레이어에 형성된 소자들이 전기적으로 연결되어 하나의 루프(Loop)가 형성되도록 구성될 수 있다. 이때, 루프에 포함된 소자들 중 하나 이상이 고속으로 스위칭되면서 주변의 도선에 기생 인덕턴스가 유도될 수 있다. 유도된 기생 인덕턴스는 소자의 스위칭 동작 속도를 저해하는 등 회로 동작에 부정적인 영향을 끼치게 된다. 특히 빠른 스위칭이 가능한 WBG(Wide Band Gap) 전력 반도체의 사용을 위해서는 기생 인덕턴스 저감은 필수적이다.
본 발명은 기생 인덕턴스를 효과적으로 감소시킬 수 있는 적층형 회로 구조체를 제공하고자 한다.
본 발명의 일 실시 예에 따른 적층형 회로 구조체는, 제1 도체가 형성된 제1 레이어; 및 상기 제1 도체에 대응되는 위치에 형성된 제2 도체가 형성된 제2 레이어;를 포함하되, 상기 제1 도체에 흐르는 전류의 방향은 상기 제2 도체에 흐르는 전류의 방향과 반대일 수 있다.
실시예에 따라, 상기 제1 레이어의 제1 주 전류 방향은 상기 제1 도체에 흐르는 전류의 방향과 반대이고, 상기 제2 레이어의 제2 주 전류 방향은 상기 제1 도체에 흐르는 전류의 방향과 동일할 수 있다.
실시예에 따라, 상기 제1 도체의 내부에는 2개의 비아가 형성되고, 상기 제2 도체의 인접한 외부에는 2개의 비아가 형성되며, 상기 제1 도체 및 상기 제2 도체는 상기 비아들을 통해 전기적으로 연결될 수 있다.
실시예에 따라, 제2 도체는 철(凸) 모양으로 형성되고, 상기 제2 도체의 상기 철(凸) 모양의 돌출 부위 외부 양 옆에 비아들이 형성될 수 있다.
실시예에 따라, 제1 도체는 철(凸) 모양으로 형성되고, 상기 제1 도체의 상기 철(凸) 모양의 돌출되지 않은 부위 내부 양 단에 비아들이 형성될 수 있다.
실시예에 따라, 상기 제1 도체 및 상기 제2 도체의 철(凸) 모양은 상호 대칭적으로 배치될 수 있다.
실시예에 따라, 상기 제1 레이어에는 제3 도체가 더 형성되고, 상기 제2 레이어에는 상기 제3 도체에 대응되는 위치에 제4 도체가 더 형성되며, 상기 제3 도체에 흐르는 전류의 방향은 상기 제1 도체에 흐르는 전류의 방향과 동일하고, 상기 제4 도체에 흐르는 전류의 방향과 반대일 수 있다.
실시예에 따라, 상기 제1 도체와 상기 제3 도체는 이격되어 형성되고, 상기 제1 도체와 상기 제3 도체에 흐르는 전류의 방향은 동일하며, 상기 제1 도체와 상기 제3 도체 사이에 흐르는 전류의 방향은 상기 제1 도체에 흐르는 전류의 방향과 반대일 수 있다.
실시예에 따라, 상기 제2 도체와 상기 제4 도체는 이격되어 형성되고, 상기 제2 도체와 상기 제4 도체에 흐르는 전류의 방향은 동일하며, 상기 제2 도체와 상기 제4 도체 사이에 흐르는 전류의 방향은 상기 제2 도체에 흐르는 전류의 방향과 반대일 수 있다.
본 발명에 따른 적층형 회로 구조체는 반대 방향으로 전류가 흐르는 다수의 전기적 경로를 형성하여 기생 인덕턴스를 효과적으로 감소시킬 수 있다.
특히 본 발명에 따른 적측형 회로 구조체의 복수의 루프는 인접한 상하좌우에 흐르는 전류의 방향이 모두 다르게 형성되므로 기생 인덕턴스를 효과적으로 감소시킬 수 있다.
본 개시의 기술적 사상에 따른 실시예들이 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 적층형 회로 구조체를 설명하기 위한 회로도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 적층형 회로 구조체에 철(凸) 형상의 도체가 형성된 경우를 예시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 적측형 회로 구조체에 형성된 루프들의 전류 방향을 예시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 적층형 회로 구조체가 적용된 PCB를 예시한 도면이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 적층형 회로 구조체에 대한 시뮬레이션 결과이다.
본 발명의 기술적 사상에 따른 예시적인 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 기술적 사상의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들면, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다.
여기에서 사용된 '및/또는' 용어는 언급된 부재들의 각각 및 하나 이상의 모든 조합을 포함한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 기술적 사상에 의한 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 적층형 회로 구조체를 설명하기 위한 회로도이고, 도 2 및 도 3은 본 발명의 일 실시예에 따른 적층형 회로 구조체에 철(凸) 형상의 도체가 형성된 경우를 예시한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층형 회로 구조체(100)는 적층형 PCB로서, 전원(110), 제1 레이어(101) 및 제2 레이어(102)를 포함할 수 있다.
전원(110)은 적층형 회로 구조체(100)와 연결되어 적층형 회로 구조체(100)에 전력을 공급할 수 있다. 예를 들어, 전원(110)은 제1 레이어(101)와 제2 레이어(102)에 형성된 전기적 경로에 전류를 공급할 수 있다. 즉, 전원(110)에서 출력된 전류는 제1 레이어(101)를 거쳐 제2 레이어(102)에 공급될 수 있다. 이때, 제1 레이어(101)에는 하나 이상의 도체가 형성될 수 있고, 인접한 각 도체에 흐르는 전류의 방향은 서로 반대 방향에 상응할 수 있다. 또한, 제2 레이어(102)에는 하나 이상의 도체가 형성될 수 있고, 인접한 각 도체에 흐르는 전류의 방향은 서로 반대 방향에 상응할 수 있다.
이하, 도 2를 참조하여 제1 레이어(101) 및 제2 레이어(102)에 형성된 도체 및 각 도체의 전류 흐름에 대해 구체적으로 설명한다.
도 2를 참조하면, 2개의 도체, 즉 제1 도체(210) 및 제2 도체(220)가 이격되어 형성된 제1 레이어(101)가 예시된다. 제1 레이어(101) 자체도 도체일 수 있지만, 제1 도체(210) 및 제2 도체(220)와 구별하기 위하여 '도체'라고 호칭하지 않는다.
제1 레이어(101)에는 형성된 도체 1개 당 2개 이상의 비아(via)가 형성될 수 있다. 도 2의 예시에서, 제1 도체(210) 내부에는 제1 비아(230-1) 및 제2 비아(230-2)가 형성되고, 제1 도체(210)에 인접한 외부에는 제3 비아(240-1) 및 제4 비아(240-2)가 형성된 경우가 예시된다. 또한, 제2 도체(220)에도 내부에 2개, 인접한 외부에 2개, 총 4개의 비아가 형성된 경우가 예시된다. 즉, 도 2에는 도체 1개 당 4개의 비아가 형성된 경우가 예시된다.
제1 레이어(101)에 별도의 도체가 형성되어 있지 않다면, 제1 레이어(101)에 흐르는 전류의 방향(도 2에서는 1점쇄선의 화살표 방향)(이하, 제1 주(主) 전류 방향이라 칭함)은 모두 동일할 것이다. 하지만, 제1 레이어(101)는 제1 주 전류 방향과 반대 향(도 2에서는 2점쇄선의 화살표 방향)으로 전류가 흐르도록 형성된 제1 도체(210) 및 제2 도체(220)를 포함한다.
또한, 도 2를 참조하면, 제1 레이어(101)와 마찬가지로 제2 레이어(102)에도 2개의 도체, 즉 제3 도체(250) 및 제4 도체(260)가 이격되어 형성된 경우가 예시된다. 제2 레이어(102) 자체도 도체일 수 있지만, 제3 도체(250) 및 제4 도체(260)와 구별하기 위하여 '도체'라고 호칭하지 않는다.
제2 레이어(102)에는 형성된 도체 1개 당 2개 이상의 비아(via)가 형성될 수 있다. 도 2의 예시에서, 제3 도체(250) 내부에는 제5 비아(270-1) 및 제6 비아(270-2)가 형성되고, 제3 도체(250)에 인접한 외부에는 제7 비아(280-1) 및 제8 비아(280-2)가 형성된 경우가 예시된다. 또한, 제4 도체(260)에도 내부에 2개, 인접한 외부에 2개, 총 4개의 비아가 형성된 경우가 예시된다.
한편, 제1 도체(210) 내지 제4 도체(260)는 철(凸) 형상으로 형성될 수 있다. 이때, 제1 도체(210) 내지 제4 도체(260) 각각의 인접한 외부에 형성된 2개의 비아는 철(凸) 모양의 돌출 부위 양 옆에 형성될 수 있다. 또한, 제1 도체(210) 내지 제4 도체(260) 각각의 내부에는 돌출되지 않은 부위의 양단 부분에 형성될 수 있다. 따라서, 개별 도체(210, 220, 250, 260)의 돌출 부위 외부 양 옆과 돌출되지 않은 부위의 양단 부분에는 4개의 비아가 형성될 수 있다.
또한, 동일한 레이어(101)에 형성된 도체들은 동일한 방향으로 배치될 수 있다. 즉, 제1 도체(210)의 돌출 부위의 방향과 제2 도체(220)의 돌출 부위의 방향은 서로 동일할 수 있다. 또한, 제3 도체(250)의 돌출 부위의 방향과 제4 도체(260)의 돌출 부위의 방향은 서로 동일할 수 있다.
반면, 상이한 레이어(101)에 형성된 도체들은 서로 대칭되는 방향으로 배치될 수 있다. 즉, 제1 도체(210)의 돌출 부위의 방향과 제3 도체(250)의 돌출 부위의 방향은 서로 반대 방향일 수 있고, 제2 도체(220)의 돌출 부위의 방향과 제4 도체(260)의 돌출 부위의 방향은 서로 반대 방향일 수 있다. 제1 도체(210)와 제3 도체(250)(또는 제2 도체(220)와 제4 도체(260))는 대칭적으로 형성될 수 있는 것이다. 각 도체의 철(凸) 모양의 내 외부에 형성된 비아가 상응하는 다른 도체의 비아와 용이하게 연결될 수 있도록 대칭적으로 형성한 것이다.
이하, 제1 레이어(101) 및 제2 레이어(102)의 전류의 흐름에 대해 설명한다.
제1 레이어(101)에 별도의 도체가 형성되어 있지 않다면, 제1 레이어(101)에 흐르는 전류의 방향(도 2에서는 1점쇄선의 화살표 방향)(이하, 제1 주(主) 전류 방향이라 칭함)은 모두 동일할 것이다. 하지만, 제1 레이어(101)는 제1 주 전류 방향과 반대 향(도 2에서는 2점쇄선의 화살표 방향)으로 전류가 흐르도록 형성된 제1 도체(210) 및 제2 도체(220)를 포함한다. 또한, 제1 도체(210)와 제2 도체(220)는 이격되어 형성되어 있으므로, 제1 도체(210) 및 제2 도체(220) 사이에는 제1 주 전류 방향에 상응하는 전류가 흐를 수 있다.
또한, 제2 레이어(102)에 별도의 도체가 형성되어 있지 않다면, 제2 레이어(102)에 흐르는 전류의 방향(도 2에서는 2점쇄선의 화살표 방향)(이하, '제2 주(主) 전류 방향'이라 칭함)은 모두 동일할 것이다. 하지만, 제2 레이어(102)는 제2 주 전류 방향과 반대 방향(도 2에서는 1점쇄선의 화살표 방향으로서, 제1 주 전류 방향과 동일함)으로 전류가 흐르도록 형성된 제3 도체(250) 및 제4 도체(260)를 포함한다. 또한, 제3 도체(250)와 제4 도체(260)는 이격되어 형성되어 있으므로, 제3 도체(250) 및 제4 도체(260) 사이에는 제2 주 전류 방향에 상응하는 전류가 흐를 수 있다.
즉, 제1 레이어(101)에 흐르는 주(主) 전류 중 일부는 제4 비아(240-2), 제7 비아(280-1), 제3 도체(250), 제8 비아(280-2) 및 제3 비아(240-1)를 순차적으로 거쳐서 제1 주 전류 방향으로 흐를 수 있다. 즉, 제1 레이어(101)에 흐르는 주(主) 전류 중 일부는 제2 레이어(102)를 거쳐서 다시 제1 레이어(101)로 돌아올 수 있는 것이다. 마찬가지로, 제1 레이어(101)에 흐르는 주(主) 전류 중 일부는 제2 도체(220)의 돌출 부위 외부에 형성된 비아들 및 제4 도체(260)의 내부에 형성된 비아들을 통해 제2 레이어(102)의 제4 도체(260)에서 흐른 뒤 다시 제1 레이어(101)로 돌아올 수 있다.
또한, 제2 레이어(102)에 흐르는 주(主) 전류 중 일부는 제6 비아(270-2), 제1 비아(230-1), 제1 도체(210), 제2 비아(230-2) 및 제5 비아(270-1)를 순차적으로 거쳐서 제2 주 전류 방향으로 흐를 수 있다. 즉, 제2 레이어(102)에 흐르는 주(主) 전류 중 일부는 제1 레이어(101)를 거쳐서 다시 제2 레이어(102)로 돌아올 수 있는 것이다. 마찬가지로, 제2 레이어(102)에 흐르는 주(主) 전류 중 일부는 제4 도체(260)의 돌출 부위 외부에 형성된 비아들 및 제2 도체(220)의 내부에 형성된 비아들을 통해 제1 레이어(101)의 제2 도체(220)에서 흐른 뒤 다시 제2 레이어(102)로 돌아올 수 있다.
도 3은 제1 레이어(101) 및 제2 레이어(102)의 전류 흐름을 평면에서 도시한 도면이다. 도 3을 참조하면, 제1 레이어(101)의 제1 주 전류 방향은 아래에서 위로 향하는 방향이며, 제2 레이어(102)의 제2 주 전류 방향은 제1 주 전류 방향과 반대인 위에서 아래로 향하는 방향일 수 있다.
또한, 제1 레이어(101)에 형성된 제1 도체(210)에는 제2 주 전류 방향과 동일한 방향(310)으로 전류가 흐르고, 제2 레이어(102)에 형성된 제3 도체(250)에는 제1 주 전류 방향과 동일한 방향(330)으로 전류가 흐르고 있음을 확인할 수 있다.
도 4는 본 발명의 일 실시예에 따른 적측형 회로 구조체에 형성된 루프들의 전류 방향을 예시한 도면이다.
도 2에는 제1 레이어(101) 및 제2 레이어(102)의 사시 도면이 예시되었고, 도 3에는 제1 레이어(101) 및 제2 레이어(102)의 평면 도면이 예시되었으며, 도 4에는 제1 레이어(101) 및 제2 레이어(102)의 단면이 예시된다. 도 4를 참조하면, 제1 도체(210)에 흐르는 전류의 방향(310)은 제1 레이어(101) 상에서 인접하여 흐르는 다른 전류의 방향(320, 350)과 반대임을 확인할 수 있다. 또한, 제1 도체(210)에 흐르는 전류의 방향(310)은 제2 레이어(102) 상에서 인접하여 흐르는 전류, 즉 제3 도체(250)에 흐르는 전류의 방향(330)과도 반대임을 확인할 수 있다. 마찬가지로, 제2 도체(250)에 흐르는 전류의 방향(330)은 제2 레이어(102) 상에서 인접하여 흐르는 다른 전류의 방향(340, 360)과도 반대임을 확인할 수 있다.
즉, 임의의 전기적 경로를 통해 전류의 방향은 '상하좌우' 인접한 다른 전기적 경로를 통해 흐르는 전류의 방향 전부와 반대 방향일 수 있다.
이에 의하여 본 발명의 일 실시예에 따른 적층형 회로 구조체와 연결된 전력 반도체 스위치 소자(미도시)가 고속으로 스위칭 동작을 수행하여도 이에 의해 발생되는 기생 인덕턴스가 효과적으로 제거될 수 있을 것이다.
도 5는 본 발명의 일 실시예에 따른 적층형 회로 구조체가 적용된 PCB를 예시한 도면이다.
도 5를 참조하면, 제1 레이어(101) 및 제2 레이어(102)가 적용된 PCB가 예시된다. 제1 레이어(101)의 상단부 및 하단부에 각각 도체들이 제1 주 전류 방향과 반대 방향의 전류가 흐르도록 형성된 것을 확인할 수 있다. 또한, 제2 레이어(102)의 상단부 및 하단부에 각각 도체들이 제2 주 전류 방향과 반대 방향의 전류가 흐르도록 형성되되, 제1 레이어(102)의 도체 형성 방향에 대칭되도록 형성된 것을 확인할 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 적층형 회로 구조체에 대한 시뮬레이션 결과이다.
도 6과 도 7은 본 발명에 따른 적층형 회로 구조체(100)가 적용된 경우와 그렇지 않은 경우 각각에 대한 더블 펄스 테스트(double pulse test)의 턴-오프(turn-off)와 턴-온(turn-on) 파형을 나타낸 그래프다.
도 6을 참조하면, 본 발명에 따른 적층형 회로 구조체(100)가 적용되면 그렇지 않은 경우에 비하여 스위치 양단 드레인과 소스 사이의 전압 오버슈트(overshoot)가 275[V]에서 243[V]로 감소하고, 전류의 언더슈트(undershoot)또한 -4.3[A]에서 -3.0[A]로 크기가 감소한 것을 확인할 수 있다.
또 7을 참조하면, 스위치가 턴-온(turn-on)될 때, 본 발명에 따른 적층형 회로 구조체(100)가 적용되면 그렇지 않은 경우에 비하여 스위치 양단 드레인과 소스 사이의 전압 언더슈트(undershoot)가 -100[V]에서 -69[V]로 크기가 감소하고, 전류의 오버슈트(overshoot) 또한 38.6[A]에서 38.4[A]로 크기가 감소한 것을 확인할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 적층형 회로 구조체에는 전류의 방향이 반대인 루프가 상하좌우 인접한 레이어에 각각 형성되어 자속의 상쇄를 증가시킬 수 있으므로, 결과적으로 기생 인덕턴스를 최소화할 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
즉, 상술한 예시에서는 레이어가 2개인 경우(즉, 제1 레이어(101) 및 제2 레이어(102))를 예시로 설명하였으나, 레이어는 3개 이상으로 형성될 수도 있다. 이 경우, 제1 레이어(101)와 제2 레이어(102)는 교차적으로 적층될 수 있다. 예를 들어, 레이어가 3개로 형성된 경우, 제1 레이어(101), 제2 레이어(102) 및 제1 레이어(101)가 순서대로 적층될 수 있다. 다른 예를 들어, 레이어가 4개로 형성된 경우, 제1 레이어(101), 제2 레이어(102), 1 레이어(201) 및 제2 레이어(102)가 순서대로 적층될 수 있다.
또한, 도 2에서는 적층형 PCB를 예시로 본 발명에 따른 적층형 회로 구조체에 대해 설명하였으나, 본 발명은 적층형 버스바(Bus Bar), 기타 기생 인덕턴스가 생성되는 적층형 회로 구조체에 모두 적용될 수 있다. 따라서 본 발명의 권리범위는 적층형 PCB에 한정되지 않음이 자명하다.

Claims (9)

  1. 제1 도체가 형성된 제1 레이어; 및
    상기 제1 도체에 대응되는 위치에 형성된 제2 도체가 형성된 제2 레이어;
    를 포함하되,
    상기 제1 도체에 흐르는 전류의 방향은 상기 제2 도체에 흐르는 전류의 방향과 반대인, 적층형 회로 구조체.
  2. 제1항에 있어서,
    상기 제1 레이어의 제1 주 전류 방향은 상기 제1 도체에 흐르는 전류의 방향과 반대이고,
    상기 제2 레이어의 제2 주 전류 방향은 상기 제1 도체에 흐르는 전류의 방향과 동일한, 적측형 회로 구조체.
  3. 제1항에 있어서,
    상기 제1 도체의 내부에는 2개의 비아가 형성되고, 상기 제2 도체의 인접한 외부에는 2개의 비아가 형성되며, 상기 제1 도체 및 상기 제2 도체는 상기 비아들을 통해 전기적으로 연결되는, 적층형 회로 구조체.
  4. 제3항에 있어서,
    제2 도체는 철(凸) 모양으로 형성되고, 상기 제2 도체의 상기 철(凸) 모양의 돌출 부위 외부 양 옆에 비아들이 형성되는, 적층형 회로 구조체.
  5. 제4항에 있어서,
    제1 도체는 철(凸) 모양으로 형성되고, 상기 제1 도체의 상기 철(凸) 모양의 돌출되지 않은 부위 내부 양 단에 비아들이 형성되는, 적층형 회로 구조체.
  6. 제5항에 있어서,
    상기 제1 도체 및 상기 제2 도체의 철(凸) 모양은 상호 대칭적으로 배치되는, 적층형 회로 구조체.
  7. 제1항에 있어서,
    상기 제1 레이어에는 제3 도체가 더 형성되고,
    상기 제2 레이어에는 상기 제3 도체에 대응되는 위치에 제4 도체가 더 형성되며,
    상기 제3 도체에 흐르는 전류의 방향은 상기 제1 도체에 흐르는 전류의 방향과 동일하고, 상기 제4 도체에 흐르는 전류의 방향과 반대인, 적층형 회로 구조체.
  8. 제7항에 있어서,
    상기 제1 도체와 상기 제3 도체는 이격되어 형성되고, 상기 제1 도체와 상기 제3 도체에 흐르는 전류의 방향은 동일하며, 상기 제1 도체와 상기 제3 도체 사이에 흐르는 전류의 방향은 상기 제1 도체에 흐르는 전류의 방향과 반대인, 적층형 회로 구조체.
  9. 제8항에 있어서,
    상기 제2 도체와 상기 제4 도체는 이격되어 형성되고, 상기 제2 도체와 상기 제4 도체에 흐르는 전류의 방향은 동일하며, 상기 제2 도체와 상기 제4 도체 사이에 흐르는 전류의 방향은 상기 제2 도체에 흐르는 전류의 방향과 반대인, 적층형 회로 구조체.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060008545A (ko) * 2004-07-21 2006-01-27 삼성전기주식회사 적층형 세라믹 캐패시터
US7994885B2 (en) * 2005-02-04 2011-08-09 Industrial Technology Research Institute High-frequency switch in multi-layer substrate
KR20120054665A (ko) * 2009-10-08 2012-05-30 콸콤 인코포레이티드 3차원 인덕터 및 변압기
KR20130041558A (ko) * 2011-10-17 2013-04-25 숭실대학교산학협력단 멀티 트랜지스터
KR20150102983A (ko) * 2012-12-31 2015-09-09 이피션트 파워 컨버젼 코퍼레이션 다층 반도체 소자를 위한 기생 인덕턴스 감소 회로기판 레이아웃 디자인

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060008545A (ko) * 2004-07-21 2006-01-27 삼성전기주식회사 적층형 세라믹 캐패시터
US7994885B2 (en) * 2005-02-04 2011-08-09 Industrial Technology Research Institute High-frequency switch in multi-layer substrate
KR20120054665A (ko) * 2009-10-08 2012-05-30 콸콤 인코포레이티드 3차원 인덕터 및 변압기
KR20130041558A (ko) * 2011-10-17 2013-04-25 숭실대학교산학협력단 멀티 트랜지스터
KR20150102983A (ko) * 2012-12-31 2015-09-09 이피션트 파워 컨버젼 코퍼레이션 다층 반도체 소자를 위한 기생 인덕턴스 감소 회로기판 레이아웃 디자인

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