KR20120054665A - 3차원 인덕터 및 변압기 - Google Patents

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Abstract

3차원 온-칩 인덕터, 변압기, 무선 주파수 증폭기가 개시된다. 무선 주파수 증폭기는 한쌍의 변압기 및 트랜지스터를 포함한다. 변압기들은 적어도 두 개의 유도적으로 결합한 인덕터들을 포함한다. 인덕터들은 제1 금속 레이어의 다수의 세그먼트들(704), 제2 금속 레이어의 다수의 세그먼트들(706), 제1 인덕터 입력(708), 제2 인덕터 입력(710), 및 제1 인덕터 입력 및 상기 제2 인덕터 입력 사이의 연속적인 비-교차 경로를 형성하기 위해 ,제1 금속 레이어의 다수의 세그먼트들, 제2 금속 레이어의 다수의 세그먼트들을 연결하는 다수의 스루 실리콘 비아들(702)을 포함한다. 인덕터들은 대칭 또는 비대칭 기하학구조를 가질 수 있다. 제1 금속 레이어는 칩의 BEOL 섹션의 금속 레이어일 수 있다. 제2 금속 레이어는 칩의 재분포 설계 레이어에 위치할 수 있다.

Description

3차원 인덕터 및 변압기{THREE DIMENSIONAL INDUCTOR AND TRANSFORMER}
본 개시내용은 일반적으로 집적 회로 디바이스들에 관한 것이고, 더 구체적으로, 비아(via)들을 통해 사용하는 집적 회로 디바이스에서 구현되는 인덕터들 및 변압기들에 관한 것이다.
인덕터들 및 변압기들은 무선 주파수(RF) 집적 회로 애플리케이션들을 포함하는 넓은 범위의 집적 회로 애플리케이션들에서 사용된다. 온-칩 인덕터는 자신을 통과하는 전류에 의해 형성된 자기장 내에 에너지를 저장할 수 있는 수동 전기 컴포넌트이다. 인덕터는 하나 이상의 "턴들(turns)"을 포함하는 코일과 같은 모양의 전도체일 수 있다. 턴들은 인덕터 턴들 내에 "유도성" 영역에서 도체의 각 회전을 통해 흐르는 전류에 의해 유도된 자기장 플럭스(flux)를 집중시킨다. 턴들의 수와 턴들의 크기는 인덕턴스에 영향을 미친다.
결합된(coupled) 자속(magnetic flux)을 가지는 두 개의(혹은 이상) 인덕터들은 변압기를 형성한다. 변압기는 전기 에너지를 유도적으로 결합된 도체들 ― 일반적으로 변압기를 형성하는 인덕터들의 코일들 또는 턴들 ― 을 통해 하나의 회로에서 다른 회로로 전달하는 디바이스이다. "주" 인덕터 또는 제1 인덕터의 변화하는 전류는 제2 또는 "보조" 인덕터의 변화하는 전압을 유도한다. 부하가 제2 인덕터에 결합되어 있다면, 전류는 제2 인덕터 내에서 흐를 것이고 전기 에너지는 주 회로로부터 변압기를 통하여 부하로 흐를 것이다.
집적 회로 다이(die)들 및 회로 패키지들에서 구현된 기존 인덕터들은 몇 가지 단점들을 가질 수 있다. 이 인덕터들은 인덕터 턴들을 형성하기 위해 전도성 레이어들 내의 헬리컬(helical) 또는 나선형(spiral) 트레이스들을 형성하는 것에 의해 만들어질 수 있다. 어떤 경우에는, 이 트레이스(trace)들은 높은 인덕턴스를 달성하기 위해 인접 레이어들의 트레이스들에 결합될 수 있다. 불행하게도, 인덕터들은 과도한 금속층 리소스들을 소모할 수 있고 바람직하지 않은 스케일링 없이 충분한 전류 용량 또는 충분히 높은 품질 계수를 제공하지 않을 수 있다. 게다가, 인덕터들의 유도성 영역들은 패키지 기판 및 회로 다이의 다른 트레이스 레이어들과 관련하여 실질적으로 평행(parallel)하기 때문에, 그들은 불리한(unfavorable) 전자기 간섭(EMI) 효과들을 집적 회로 내의 다른 컴포넌트들에 미칠 수 있고 그리고/또는 그들의 인덕터 특성들은 기판 또는 회로 다이 내의 인접한 도체들에 의해 부정적으로 영향받을 수 있다.
도 1은 세 섹션들을 포함하는 CMOS 기술의 크로스-섹션을 도시한다 : 재분포 설계 레이어(RDL) 섹션(102), 프론트-엔드-라인(FEOL) 섹션(104), 그리고 백-엔드-라인(BEOL) 섹션(106). FEOL 섹션(104)은 기판(108)을 포함하고 BEOL 섹션(106)은 다수의 금속 레이어들(M1-Mn)을 포함한다. FEOL 섹션(104)의 높이 또는 두께(114)는 보통 BEOL 섹션(106)의 높이 또는 두께(110)보다 훨씬 크다. 기판(108)에 인접한 BEOL 섹션(106)의 금속 레이어들은 디바이스들 사이의 상호연결들을 위해 사용되고, 기존 인덕터들은 주변 레이어들에 원치않는 커플링을 유도할 수 있다. 따라서, 상호연결들을 위한 공간을 제공하고 기존 인덕터들에 의한 원치않는 커플링을 최소화하기 위해, 기판(108)에서 떨어진 BEOL 섹션(106)의 인덕터 가능한 높이(112)는 BEOL 섹션(106)의 총 높이(110)보다 작다. 기존에 온-칩 인덕터들은 BEOL 섹션(106)의 하나 이상의 금속 레이어들(M1-Mn)의 2차원 기하학구조를 사용하여 일반적으로 제작된다.
두 입력 포트들(202, 204)을 가지는 예시적 대칭 한-턴 인덕터(200)의 상면도(top-view)가 도 2에서 도시된다. 대칭 인덕터(200)는 대칭 라인(206)에 의해 분리되어 대칭 라인(206)의 한쪽 상의 인덕터(208)의 첫 번째 절반은 대칭 라인(206)의 다른 한쪽 상의 인덕터(210)의 두 번째 절반과 동일한 크기들을 가질 수 있다. 그러나 인덕턴스 값은 인덕터를 형성하기 위해 사용되는 금속 라인의 총길이에 비례하기 때문에, 대칭 인덕터(200)의 한-턴 인덕터 기하학구조은 오직 한 턴만을 가지므로 인덕턴스 단점을 가진다. 추가적인 턴들 또는 금속 길이는 인덕턴스 값을 증가시킬 수 있다.
기존의 온-칩 인덕터 및 트랜지스터 사이의 크기 비율은 BEOL 금속 레이어의 인덕터에 의해 소모될 수 있는 상대적으로 과도한 금속 레이어 자원들의 appreciation을 제공할 수 있다. 기존의 온-칩 인덕터는 300㎛*300㎛ 또는 90,000 ㎛2의 영역을 차지할 수 있다. 반대로, 사용가능한 기능 크기를 사용하여 트랜지스터는 0.09 ㎛2의 영역을 차지할 수 있다. 따라서 인덕터 및 트랜지스터에 의해 소모되는 공간 사이의 칩 사이즈 비율은 1,000,000:1이다. 게다가, CMOS 기술 스케일링으로 인하여, 수동 디바이스들을 위한 BEOL이 스케일링되지 않고 반면에 능동 디바이스들을 위한 FEOL은 스케일링되기 때문에 mm2 당 칩 비용은 계속해서 증가한다. 따라서, 인덕터 또는 변압기의 칩 비용은 매우 높고 더 많은 첨단 기술 노드들, 예를 들어 45nm 또는 32nm에서 증가할 가능성이 높다.
전형적인 나선형 멀티-턴 인덕터(300)의 상면도는 도 3에서 도시된다. 나선형 구조는 인덕턴스 값을 증가하는데 사용될 수 있다. 나선형 멀티-턴 인덕터(300)는 한-턴 인덕터(200)와 같은 대칭은 없지만 증가된 총 시리즈 금속 길이로 인해 증가된 인덕턴스 값을 가진다. 대칭의 결여는 인덕터(300)의 입력에 극성을 제공한다. 인덕터(300)의 인덕턴스 값이 인덕터(300)를 형성하는데 사용되는 총 시리즈 금속 길이에 비례하므로, 인덕턴스 값은 인덕터 턴들을 형성하는 금속 도체의 폭, 턴들 사이의 공간, 금속 도체의 직경 및 나선의 턴들의 수에 의해 영향을 받는다. 인덕터(300)에 대한 입력들은 인덕터 구조의 같은 편에 일반적으로 데리고 와진다. 나선형 멀티-턴 인덕터(300)는 멀티-턴 나선형 부분(302), 나선형 엔드 포인트(308)로부터 제1 입력(304)과 인덕터(300)의 같은 측면으로 이끌어낸 제1 입력(304) 및 제2 입력(306)을 포함한다. 리드(lead)(310)는 제2 입력을 인덕터(300)의 나선형 끝 지점(308)으로부터 가지고 오는데 사용된다. 이 구성에서, 멀티-턴 인덕터(300)는 한-턴 인덕터(200)와 비교하여 몇몇 단점을 가진다. 멀티 턴 인덕터(300)는 두 금속 레이어들을 필요로 한다: 인덕턴스를 높이기 위한 나선형 부분(302) 및 제1 입력(304)에 대한 하나의 금속 레이어; 및 제2 입력(306)을 나선 끝 지점(308)에서 끌어내기 위한 리드(310)에 대한 제2 금속 레이어. 대조적으로, 한-턴 인덕터(200)는 한 금속 레이어 상에 구현될 수 있다. 나선형 멀티-턴 인덕터(300)는 또한 레이어들 간의 용량성 커플링을 일으킬 수 있는 리드(310)와 교차(cross)하는 자신의 멀티-턴 부분(302)으로 인한 오버랩 영역들(312 및 314)을 가진다. 이 오버랩 영역들(312, 314)의 용량성 커플링은 인덕터(300)의 성능을 저하할 수 있다.
금속 레이어들(M1-Mn)도 디바이스들 사이의 상호연결들 및 인덕터들(200 및 300)과 같은 인덕터들을 만드는 외의 다른 목적들을 위해 사용되기 때문에, 인덕터 가능한 높이(112)는 BEOL 섹션(106)의 총 높이(110)보다 적다. 인덕터들의 이러한 유형들은 또한 주변의 레이어들로 원치 않는 커플링을 유도할 것이다. 기판에 대한 커플링을 낮추기 위해, 인덕터들의 이러한 유형들은 일반적으로 상부 금속 레이어들에 부착된다. 게다가, 인덕터들(200 또는 300)과 동일한 금속 레이어에 있는 다른 디바이스들 또는 상호연결들은 인덕터로부터 격리 거리, 예를 들어 100 미크론들로 분리되어 인덕터 및 나머지 디바이스들 또는 상호연결들 사이의 마그네틱 커플링을 방지한다. 이 격리 거리는 인덕터들 자기장에서 회로들의 필요한 격리에 의해 결정되고, 인덕터에 의해 소모되는 영역에 더해지고, 따라서 다이의 비용을 증가시킨다.
인덕터의 총 금속 길이를 더 증가시키기 위한 기존의 방법은 금속 시리즈 스태킹이다. 도 4는 BEOL 섹션(106)의 금속 레이어들(M1-Mn)에서 형성되는 세 가지 다른 금속 레이어들(402, 404, 406)을 포함하는 인덕터(400)를 도시한다. 금속 레이어들(402, 404)은 거리(412) 만큼 떨어져 있고, 금속 레이어들(404 및 406)은 거리(414) 만큼 떨어져 있다. 금속 레이어들(402, 404, 406)은 수직 커넥터들(408, 410)에 의해 시리즈로 연결되어 있다. 3-레이어 인덕터(400)는 금속 레이어(402) 위에 제1 입력(416)을 가지고 금속 레이어(406) 위에 제2 입력(418)을 가진다. 제2 입력(418)은 도 3에서 도시된 리드(310)와 유사한 다른 레이어에 금속 리드를 사용하여 제1 입력(416)과 인덕터 구조의 동일한 측면으로 이끌어질 수 있다. 금속 레이어들(402, 404, 406) 사이의 거리들(412, 414)은 각각의 금속 레이어들(402, 404, 406) 상의 나선 형태들(예를 들어 200um의)의 직경에 비해 매우 작다(예를 들어 2-3um). 따라서, 수직 커넥터들(408 및 410)의 길이들은 전체 인덕터 길이의 무시 가능한 정도에 기여할 뿐이다. 인덕터(400)의 총 금속 길이는 인덕터의 총 금속 길이(300)보다 대략 3배 이상이다. 그러나, 세 가지 레이어 인덕터(400)는 인덕터(300)의 인덕턴스 값의 3배 보다는 통상 작은 값을 가지는데, 총 인덕턴스는 여러 레이어들 간의 자기장 상쇄로 감소하기 때문이다. 따라서, 금속 스태킹을 사용하여 인덕턴스 값을 증가시키기 위한 능력은 BEOL 섹션(106)의 프로세스 제약조건들로 인하여 제한된다.
위의 인덕터 구성들의 임의의 구성에 대해 주의해야 할 것은, 인덕턴스는 총 금속 도체 길이의 함수라는 점이다. 따라서 인덕터 크기는 기술에 관계없이 동일하다. 이 인덕터들에 대해 사용되는 각 금속 레이어는 대안적으로 수십억 개 이상의 트랜지스터들을 위한 공간을 제공할 수 있다. 게다가, 인덕터들의 유도성 영역들은 다른 트레이스 레이어들과 관련하여 실질적으로 평행(parallel)하기 때문에, 그들은 불리한 전자기 간섭(EMI)을 집적 회로 내의 다른 컴포넌트들에 미칠 수 있고 그리고/또는 그들의 인덕터 특성들은 인접 도체들에 의해 부정적으로 영향받을 수 있다.
인덕터들에 대한 이러한 이슈들은 둘 이상의 인덕터들로 구성되는 변압기들의 경우에는 곱하여진다(multiplied). 칩의 BEOL 섹션에서 변압기(500)의 전형적인 구현은 도 5에서 도시된다. 칩은 변압기(500)가 구현되는 BEOL 섹션(502) 및 FEOL 섹션(504)을 포함한다. FEOL 섹션(504)은 기판(506) 및 능동 칩 디바이스가 일반적으로 위치하는 도핑 및 기타 목적들을 위하여 기판(506) 위에 증착되는 다양한 상위 레이어들을 포함한다. 변압기(500)는 유도 결합되는 제1 인덕터(510) 및 제2 인덕터(512)를 포함한다. 이 구현에서, BEOL 섹션(502)의 금속 레이어들은 점진적으로 두꺼워져 제1 인덕터(512) 및 제2 인덕터(512)의 인덕턴스 값들을 조정한다. 명확성을 위해, 도 5의 오른쪽은 변압기(500)의 심볼 표현을 도시한다. 제1 인덕터(510)는 칩 상의 회로에 연결하기 위한 제1 입력(P1) 및 접지에 연결되는 제2 입력을 갖는다. 제2 인덕터(512)는 칩상의 다른 회로에 연결하기 위한 제1 입력(P2) 및 접지에 또한 연결되는 제2 입력을 갖는다. 심볼 표현은 제1 인덕터(510) 및 제2 인덕터(512) 사이의 변압기(500)의 유도성 커플링을 또한 도시한다. 위에 설명된 인덕터들과 마찬가지로, 이 변압기 구현은 매우 비용이 많이 드는 상당한 크기의 영역을 차지한다.
따라서, 적은 공간에 높은 인덕턴스 값들을 만들 수 있는 집적회로들 및 변압기들의 사용에 대한 새로운 유형의 인덕터를 갖는 것이 바람직하고, 이는 소형 피처 크기 발전들을 이용할 수 있거나, 또는 집적 회로 내의 다른 컴포넌트들 상에 적은 전자기 간섭들을 가질 수 있다.
스루 실리콘 비아들(TSV)을 사용하는 3차원 온-칩 인덕터가 집적 회로들 및 변압기들에서 사용될 수 있다. 3차원 온-칩 인덕터는 적은 공간에서 높은 인덕턴스를 형성할 수 있고 따라서 소중한 온-칩 자원들을 많이 해방할 수 있다. 3차원 온-칩 인덕터는 새로운 기술들을 이용한 소형 피처 크기 발전들 및 크기 축소를 이용할 수 있다. 3차원 온-칩 인덕터는 TSV들의 집적(integration)으로 인해 수직 양상을 갖고 집적 회로 내에 다른 컴포넌트들에 대한 낮은 전자기 간섭 효과들을 갖는다: 3차원 온-칩 인덕터의 TSV들도 주변 컴포넌트에 대한 전자기 간섭 효과들을 줄이기 위해 차폐될 수 있다.
3차원 온-칩 인덕터는 제1 금속 레이어의 다수의 세그먼트들, 제2 금속 레이어의 다수의 세그먼트들, 제1 인덕터 입력, 제2 인덕터 입력, 및 제1 금속 레이어의 다수의 세그먼트들 및 제2 금속 레이어의 다수의 세그먼트들을 결합하는 다수의 스루 실리콘 비아(through silicon via)들을 포함한다. 다수의 스루 실리콘 비아들 및 세그먼트들은 제1 인덕터 입력 및 제2 인덕터 입력 사이에 연속적인, 비-교차 경로를 형성한다. 제1 금속 레이어는 칩의 BEOL(back-end-of-line) 섹션에 위치할 수 있다. 제2 금속 레이어는 상기 칩의 재분포 설계 레이어 섹션에 위치할 수 있다.
3차원 온-칩 인덕터는 대칭 또는 비대칭 기하학구조를 가질 수 있다. 대칭 기하학구조에서, 제1 및 제2 인덕터 입력들은 상기 제1 금속 레이어 및 제2 금속 레이어 중 하나에 위치하고, 온-칩 인덕터는 상기 제1 및 제2 인덕터 입력들 사이를 지나는 대칭 라인 주위에 대칭 기하학구조를 가진다. 비대칭 기하학 구조에서, 제1 인덕터 입력은 상기 제1 금속 레이어 및 상기 제2 금속 레이어 중 하나에 위치하고, 상기 제2 인덕터 입력은 다른 금속 레이어에 위치한다.
다수의 스루 실리콘 비아들은 일반(regular) 배열 패턴으로 분포될 수 있다. 스루 실리콘 비아들의 상기 일반 배열 패턴은 다수의 접지된 스루 실리콘 비아들을 포함하는 경계에 의해 둘러싸일 수 있고, 상기 다수의 접지된 스루 실리콘 비아들은 접지에 결합되어 있다. 이 접지된 스루 실리콘 비아들은 칩의 주변 디바이스들의 인덕터에 의한 전자기 간섭을 크게 줄일 수 있다.
3차원 온-칩 변압기도 개시된다. 3차원 온-칩 변압기는 제1 온-칩 인덕터 및 제2 온-칩 인덕터를 포함한다. 상기 제1 및 제2 온-칩 인덕터들 각각은, 제1 금속 레이어의 다수의 제1 세그먼트들, 제2 금속 레이어의 다수의 제2 세그먼트들, 제1 인덕터 입력, 제2 인덕터 입력, 제1 인덕터 입력 및 제2 인덕터 입력 사이에 연속적인, 비-교차 경로를 형성하기 위해 상기 다수의 제1 세그먼트들 및 상기 다수의 제2 세그먼트들을 결합시키는 다수의 스루 실리콘 비아들을 포함한다. 제1 온-칩 인덕터는 제2 온-칩 인덕터에 유도적으로 결합하고, 상기 제1 온-칩 인덕터는 상기 제2 온-칩 인덕터에 접지를 통하는 것을 제외하고 물리적으로 결합하지 않는다. 제1 및 제2 인덕터 입력들은 상기 제1 금속 레이어 및 상기 제2 금속 레이어에 위치할 수 있다. 제1 금속 레이어는 상기 칩의 BEOL 섹션의 금속 레이어들 중 하나일 수 있다. 상기 제2 금속 레이어는 칩의 재분포 설계 레이어에 위치할 수 있다. 상기 제1 온-칩 인덕터의 상기 다수의 스루 실리콘 비아들은 일반 배열 패턴으로 분포될 수 있고, 상기 제2 온-칩 인덕터의 상기 다수의 스루 실리콘 비아들은 일반 배열 패턴으로 분포될 수 있다. 스루 실리콘 비아들도 주변 디바이스들에 대한 전자기 간섭을 줄이기 위해 차폐될 수 있다.
3차원 온-칩 무선 주파수 증폭기도 개시된다. 3차원 온-칩 무선 주파수 증폭기는 제1 온-칩 변압기, 제2 온-칩 변압기, 제1 온-칩 트랜지스터를 포함한다. 제1 온-칩 변압기는 제1 온-칩 인덕터 및 제2 온-칩 인덕터를 포함한다. 제2 온-칩 변압기는 제3 온-칩 인덕터 및 제4 온-칩 인덕터를 포함한다. 제1 온-칩 트랜지스터는 게이트, 드레인, 소스를 포함한다. 상기 제1, 제2, 제3 및 제4 온-칩 인덕터들 각각은 제1 금속 레이어의 다수의 제1 세그먼트들, 제2 금속 레이어의 다수의 제2 세그먼트들, 제1 인덕터 입력, 제2 인덕터 입력, 및 제1 인덕터 입력 및 상기 제2 인덕터 입력 사이의 연속적인, 비-교차 경로를 형성하기 위해 상기 다수의 제1 세그먼트들 및 상기 다수의 제2 세그먼트들을 결합하는 다수의 스루 실리콘 비아들을 포함한다. 상기 제1 온-칩 인덕터는 상기 제2 온-칩 인덕터와 유도적으로 결합하고, 상기 제3 온-칩 인덕터는 상기 제4 온-칩 인덕터와 유도적으로 결합하고, 그리고 상기 제1, 제2, 제3 및 제4 온-칩 인덕터들은 접지를 통하는 것을 제외하고 상호 물리적으로 연결되지 않는다. 제2 온-칩 인덕터의 제1 인덕터 입력은 제1 온-칩 트랜지스터의 게이트에 결합된다. 제3 온-칩 인덕터의 제1 인덕터 입력은 제1 온-칩 트랜지스터의 드레인에 결합된다. 제1, 제2, 제3 및 제4 온-칩 인덕터들의 제2 인덕터 입력은 접지에 결합된다. 온-칩 트랜지스터의 소스는 접지에 결합된다. 제1 및 제2 인덕터 입력들은 제1 금속 레이어 및 제2 금속 레이어 중 하나에 위치할 수 있다. 제1 금속 레이어는 칩의 BEOL 섹션의 금속 레이어일 수 있다. 제2 금속 레이어는 칩의 재분포 설계 레이어에 위치할 수 있다. 각 온-칩 인덕터들의 다수의 스루 실리콘 비아들은 일반적인 배열 패턴으로 분포될 수 있고 차폐될 수 있다.
3차원 온-칩 증폭기는 또한 제5 인덕터, 제6 인덕터, 및 게이트, 드레인, 소스를 포함하는 제2 온-칩 트랜지스터를 포함할 수 있다. 상기 제2 온-칩 트랜지스터의 상기 게이트는 상기 제1 온-칩 트랜지스터의 상기 드레인에 결합될 수 있다; 제2 온-칩 트랜지스터의 드레인은 제3 온-칩 인덕터의 제1 인덕터 입력에 결합할 수 있다. 제2 온-칩 트랜지스터의 소스는 접지에 결합될 수 있다; 상기 제5 및 제6 온-칩 인덕터들의 상기 제1 인덕터 입력들은 공급 전압에 연결되고; 상기 제5 온-칩 인덕터의 상기 제2 인덕터 입력은 상기 제1 온-칩 트랜지스터의 상기 드레인에 결합되고; 그리고 상기 제6 온-칩 인덕터의 상기 제2 인덕터 입력은 상기 제2 온-칩 트랜지스터의 상기 드레인에 결합될 수 있다. 제5 및 제6 온-칩 인덕터들 각각은 제1 금속 레이어의 다수의 제1 세그먼트들, 제2 금속 레이어의 다수의 제2 세그먼트들 및 제5 및 제6 온-칩 인덕터들 각각의 상기 제1 인덕터 입력 및 상기 제2 인덕터 입력 사이의 연속하는, 비-교차 경로를 형성하기 위해 상기 다수의 제1 세그먼트들 및 상기 다수의 제2 세그먼트들을 결합하는 다수의 스루 실리콘 비아들을 포함한다. 상기 제5 인덕터의 상기 제1 및 제2 인덕터 입력들은 상기 제1 금속 레이어 및 상기 제2 금속 레이어 중 하나에 위치한다. 제6 인덕터의 제1 및 제2 인덕터 입력들은 제1 금속 레이어 및 상기 제2 금속 레이어 중 하나에 위치한다
본 개시내용의 더 완전한 이해를 위해, 다음의 상세한 설명 및 첨부되는 도면에 대해 참조가 현재 이루어진다.
도 1은 CMOS 디바이스의 단면의 개략도이다.
도 2는 대칭 2차원 인덕터의 개략 상면도이다.
도 3은 나선, 비대칭 2차원 인덕터의 개략 상면도이다.
도 4는 3-레이어 나선형, 비대칭 2차원 인덕터의 개략 사시도이다.
도 5는 변압기를 포함하는 CMOS 디바이스의 개략 상면도이다.
도 6은 라인 섹션의 백엔드의 제1 금속 레이어의 도체 세그먼트들을 RDL 섹션의 도체 세그먼트들에 연결하는 실리콘 비아들을 통해 도시하는 CMOS 디바이스의 단면의 개략 전면도이다.
도 7은 대칭 3차원 온-칩 인덕터의 개략 상면도이다.
도 8은 대칭을 도시하는 도 7의 대칭 3차원 인덕터의 간소화된 2차원 상면도이다.
도 9는 도 7의 대칭 3차원 온-칩 인덕터의 개략 사시도이다.
도 10은 칩의 기판의 회로에 대한 자신의 커플링을 도시하는 비대칭 3차원 온-칩 인덕터의 개략 사시도이다.
도 11은 두 개의 다이들을 서로 연결하기 위한 3차원 다이 스태킹 기법들을 도시한다.
도 12는 변압기를 도시한다.
도 13은 3차원 온-칩 변압기의 구조 사시도이다.
도 14는 무선 주파수 증폭기를 도시한다.
도 15는 3차원 온-칩 무선 주파수 증폭기의 개략 사시도이다.
도 16은 3차원 인덕터들 및 3차원 변압기들 모두로 구현할 수 있는 2단 증폭기를 도시한다; 그리고
도 17은 3차원 인덕터 변압기 또는 이에 기초한 다른 디바이스들이 이점으로 사용될 수 있는 예시적 무선 통신 시스템을 도시하는 블록 다이어그램이다.
도 1과 마찬가지로, 도 6은 세 섹션들을 포함하는 CMOS 기술(600)의 단면을 도시한다 : 재분포 설계 레이어(RDL) 섹션(602), 라인의 프론트-엔드(FEOL) 섹션(604), 라인의 백-엔드(BEOL) 섹션(606). FEOL 섹션(604)은 능동 디바이스들에 대한 몇몇 상위 레이어들을 갖는 기판(608)을 포함하고 BEOL 섹션(606)은 다수의 금속 레이어들(M1-Mn)을 포함하며 이들 중 일부(610)는 기존의 인덕터들을 위하여 이용가능하다. FEOL 섹션(604)의 높이는 BEOL 섹션(606)의 인덕터들(610)에 사용가능한 높이보다 훨씬 크다. 하나의 비제한 전형적인 실시예에서, FEOL 섹션(604)은 높이가 200um의 차수(order)에 있을 수 있고, 반면에 BEOL 섹션(606)의 인덕터들(610)에 이용가능한 높이는 10um의 차수를 가질 수 있다.
도 6은 다수의 수직 실리콘 관통 전극(TSV)들(622)의 집적(integration)을 포함하는 인덕터(620)의 예시적 실시예의 분해 전면도를 도시한다. 인덕터(620)는 CMOS 기술(600)의 FEOL 섹션(604)에 주로 위치하고 아래 설명과 같이 BEOL 섹션(606) 및 RDL 섹션(602)으로 확장된다. TSV들(622)은 기판(608)을 통과하고 BEOL 섹션(606)의 M1 레이어 및 RDL 섹션(602)을 결합시킨다. TSV 높이(630)는 BEOL 섹션(606)에서 인덕터 가능한 높이(610)보다 50배 이상이 될 수 있다. TSV들(622)은 인덕턴스 값을 증가시키는 인덕터(620)의 총 길이를 증가시키는데, 인덕터 직렬(serialized)-길이는 인덕턴스 값에 직접 비례하기 때문이다. 각각의 TSV 의 상단은 M1 금속 레이어의 금속 세그먼트들(626)을 이용하여 다른 TSV들에 결합되고 각 TSV의 하단은 도 6에서 도시된 3차원 기하학구조의 RDL 섹션(602)의 금속 세그먼트들(624)을 이용하여 다른 TSV들에 결합될 수 있다.
인덕터들(200, 300, 및 400)과 같은 기존의 2차원 온-칩 인덕터 설계들은 인덕터 영역을 증가시킴으로써 인덕턴스 밀도를 높이는 데 제한이 있었는데, BEOL의 금속 레이어들 사이의 거리들을 무시할 수 있기 때문이다. 예를 들어, 각각의 금속 레이어들(402, 404, 406) 상의 나선 모양의 직경은 200-300 ㎛가 될 수 있는 반면에 금속 레이어들(402, 404, 406) 사이의 거리들(412, 414)은 2-3 ㎛가 될 수 있다. 그러므로, 기존의 인덕터 설계는 2차원 최적화에 효과적으로 제한된다. 인덕터 설계에서 TSV들의 집적으로, TSV들의 수직 높이, 예를 들어 200 ㎛, 및 TSV들을 연결하는 세그먼트들의 수평 피치, 예를 들어 20 ㎛,가 모두 중요할 수 있다. 그러므로, TSV 인덕터들은 3차원으로 설계되고 최적화될 수 있다.
TSV 인덕터들도 대칭 기하학구조을 실질적으로 표시할 수 있다. 도 7은 예시적 인덕터(700)의 상면도를 도시한다. 인덕터(700)는 기판을 통과하는 다수의 TSV들(702), BEOL 섹션의 M1 레이어의 다수의 M1 세그먼트들(704), 및 RDL 섹션의 다수의 RDL 세그먼트들(706)을 포함한다. 인덕터(700)도 한 쌍의 인덕터 입력들(708, 710)을 포함한다. 인덕터(700)가 3차원으로 설계된 것을 참고한다; 그래서 M1 세그먼트들(704) 및 RDL 세그먼트들(706)은 TSV들(702)이 통과하는 FEOL 섹션의 높이 또는 두께에 의해 수직으로 분리된다. 인덕터(700)는 대칭 설계를 가진다. 도 8은 인덕터 입력들(708, 710) 사이를 통과하는 중심선 주변의 인덕터(700)의 대칭을 표시하기 위해 인덕터(700)의 단순화된 2차원 형상(800)을 도시한다.
따라서 이 3차원 TSV 인덕터는 인덕턴스 밀도와 대칭 기하학구조의 이점을 제공할 수 있다. 3차원 인덕터는 RDL 및 M1 인터커넥터들과의 일반 TSV 배열의 대칭 연결 및 인덕터 입력들의 대칭 위치에 의한 대칭 구조를 가질 수 있다. 인덕턴스 밀도도 TSV들의 수직 높이에 의해 증가된다.
도 9는 기판을 통과하는 다수의 TSV들(702), BEOL 섹션의 M1 레이어의 다수의 M1 세그먼트들(704), RDL 섹션의 다수의 RDL 세그먼트들(706), 및 인덕터 입력들(708, 710)의 쌍을 포함하는 인덕터(700)의 3차원 뷰를 도시한다. TSV 높이들 및 세그먼트 길이들은 스케일로 보여지지 않는다는 것을 주의해야 한다. 전형적인 TSV 높이들은 50 ㎛ 또는 200 ㎛를 포함할 수 있고, 전형적인 커넥터 길이들은 20 ㎛ 또는 50 ㎛가 될 수 있다. 주변 디바이스들과의 간섭을 최소화하기 위해, 인덕터(700)는 접지에 연결된 비슷한 간격의 평행(square)한 TSV들에 의해 둘러싸일 수 있다. 전자기 간섭을 최소화하는 것으로 아려진 다른 방법들도 사용될 수 있다.
제한이 아닌 예시로서, 인덕터(700)의 구조를 갖는 전형적인 인덕터는 100 ㎛의 TSV 높이, 20 ㎛의 TSV 직경, 20 ㎛ 길이의 M1 및 RDL 세그먼트들을 가질 수 있다. 인덕터(700)는 64개의 TSV들, 32개의 M1 세그먼트들 및 31개의 RDL 세그먼트들을 갖는다. 따라서, 위의 전형적인 차원들을 갖는 실시예는 64*100 + (32+31)*20 um의 7.66 mm와 동일한 총 인덕터 길이를 가지며; 약 90um x 90um의 수평 단면을 가진다. 이 실시예의 인덕턴스 값은 약 12nH이다. 대조적으로, 200um x 200um의 전형적인 수평 단면을 갖는 도 3의 선형 인덕터(300)는 3차원 TSV 인덕터의 4배 이상의 영역을 차지하고, 트레이스 두께 및 간격에 따라, 약 0.64nH의 인덕턴스를 일반적으로 갖는다.
도 10은 대안적인 비-대칭 인덕터(1000)의 3차원 뷰를 도시한다. 인덕터(1000)는 다수의 TSV들(1002), BEOL 섹션의 M1 레이어의 다수의 M1 세그먼트(1006)들(아래), 및 RDL 섹션의 다수의 RDL 세그먼트들(1004)을 포함한다. 인덕터(1000)는 또한 BEOL 섹션의 제1 인덕터 입력(1008) 및 제2 인덕터 입력(1010)을 포함한다. 도 10의 상단 부분은 칩으로터 제거된 인덕터(1000)를 도시하고, 도면의 아래 부분은 인덕터 입력들(1008, 1010)에의 연결들을 도시한다. 제1 인덕터 입력(1008)은 TSV(1012)에 연결되고, 제2 인덕터 입력(1010)은 TSV(1014)에 연결된다. 인덕터(1000)가 비대칭 나선형 모양을 가진다는 것을 주의한다. 인덕터 입력들(1008, 1010)은 기판(1016)의 회로(1018)에 연결되어 있다. TSV들(1002)도 기판(1016)을 통과한다. M1 세그먼트들(1006)은 BEOL 섹션의 M1 레이어에 있고 적어도(at least) 중앙 TSV(1014)에 연결된 인덕터 입력(1010)은 BEOL 섹션의 다른 금속 레이어에 있다. 그 다음에 회로(1018)는 BEOL 섹션에서 하나 이상의 금속 레이어들에 결합될 수 있다.
도 11은 인덕터들 및 변압기들로 높은 밀도를 얻기 위한 3차원 다이 스태킹의 방법을 도시한다. 다이 스태킹 기법은 도 11의 왼쪽 상단에 있는 블록(100)의 제1 다이(1100), 및 도 11의 우측에 있는 블록(105)의 제2 다이(1150)로 시작한다.
제1 다이(1100)는 BEOL 섹션(1102) 및 FEOL 섹션(1104)를 포함한다. FEOL 섹션(1104)은 다수의 능동 디바이스들이 구현되는 상부 레이어들(1110) 및 기판(1108)을 포함한다. BEOL 섹션(1102)은 기판(1108)에 가장 가까운 제1 금속 레이어(1112) 및 기판(1108)으로부터 가장 먼 상부 금속 레이어(1106)를 포함하고, 여기에서 적어도 하나의 금속 레이어는 인덕터를 포함한다. BEOL 섹션(1102)는 제1 다이(1100)의 전면(FS)에 있고 FEOL 섹션(1104)의 기판(1108)은 현재 제1 다이(1100)의 후면(BS)에 있다.
블록(101)은 상위 레이어들(1110)을 통해 트렌치된(trenched) 스루 실리콘 비아(TSV)(1120) 및 FEOL 섹션(1104)의 기판의 부분(1108)을 도시한다. 이 블록에서, 기판(1108)은 t1의 두께를 가진다. TSV(1120)의 상단은 BEOL 섹션(1102)의 제1 금속 레이어(1112)에 연결되어 있다.
블록(102)은 기판 두께감소(thining) 이후 제1 다이(1100)를 도시한다. 기판 두께감소 프로세스는 기판(1108)의 두께를 t1의 두께로부터 t2의 두께로 감소시킨다. 기판 두께감소 프로세스는 기판(1108)의 하단에서 TSV(1120)의 하단 끝부분을 노출한다.
블록(103)은 기판(1108)의 바닥에 RDL 레이어(1130)의 추가 이후 제1 다이(1100)을 도시한다. RDL 섹션(1130)은 지금 제1 다이(1100)의 후면에 있다. RDL 섹션(1130)은 다이(1100)의 후면에 있는 신호 입력(1132)으로 연결하는 도체들을 포함하여 TSV(1120)의 하단 끝을, 신호 입력(1132)으로부터 RDL 섹션(1130) 및 TSV(1120)을 통해 BEOL 섹션(1102)의 제1 금속 레이어(1112)까지의 전도성 경로를 형성한다.
블록(104)은 제1 다이(1100)의 플리핑(flipping)을 도시하며 제1 다이(1100)의 전면에 있는 BEOL 섹션(1102)의 금속 레이어들은 현재 하단에 있고, 제1 다이(1100)의 후면에 있는 RDL 섹션(1130)은 현재 상단에 있다.
블록(105)는 BEOL 섹션(1152) 및 FEOL 섹션(1154)를 포함하는 제2 다이(1150)을 보여준다. BEOL 섹션(1152)은 기판(1158)으로부터 가장 먼 상부 금속 레이어(1156)을 포함하는 다수의 금속 레이어들을 포함하고, 여기서 적어도 하나의 금속 레이어는 인덕터를 포함한다. FEOL 섹션(1154)은 다수의 능동 디바이스들이 구현되는 상부 레이어들(1160) 및 기판(1158)을 포함한다. BEOL 섹션(1152)은 제2 다이(1150)의 프론트 사이드(FS)에 있고 FEOL 섹션(1154)의 기판(1158)은 제2 다이(1150)의 후면(BS)에 있다.
블록(106)은 제2 다이(1150)의 플리핑을 도시하며, 이로 인해 제2 다이(1150)의 전면에 있는 BEOL 섹션(1152)의 금속 레이어들은 현재 하단에 있고, 제2 다이(1150)의 후면에 있는 기판(1158)은 현재 상단에 있다.
블록(107)은 마이크로-범프(1140)를 사용하여 제2 다이(1150)의 전면의 제1 다이(1100)의 후면에 대한 연결을 보여준다. 마이크로-범프(1140)는 제1 다이(1100)의 후면에 있는 RDL 섹션(1130)의 신호 입력(1132)을 제2 다이(1150)의 전면에 있는 BEOL 섹션(1152)의 상부 금속 레이어(1156)에 결합시키는 전도성 경로를 제공한다.
따라서, 이 3차원 다이 스태킹 기법은 금속 범프(1140)를 통해 그리고 제1 다이(1100)의 TSV(1120) 및 RDL 섹션(1130)을 통해 제2 다이(1150)의 상단 금속 레이어들(1156)의 인덕터 및 변압기를 제1 다이(1100)의 제1 금속 레이어(1110)에 결합하는데 사용될 수 있는 전도성 경로를 제공한다.
도 12는 제1 인덕터(1202) 및 제2 인덕터(1204)를 포함하는 변압기(1200)를 도시한다. 인덕턴스 값은 주로 인덕터 길이에 비례하고 변압기는 두 개의 인덕터들 및 전자기 커플링 구조를 위한 더 많은 칩 면적을 필요로 한다. 제1 인덕터(1202)는 제1 입력(1208) 및 제2 입력(1210)을 가지고, 제1 입력(1208)은 기본 회로(표시되지 않음)에 결합될 수 있고 제2 인덕터 입력(1210)은 접지에 결합되어 있다. 제2 인덕터(1204)는 제1 입력(1212) 및 제2 입력(1214)을 갖는다; 제1 입력(1212)은 부하(표시되지 않음)로 결합될 수 있고 제2 인덕터 입력(1214)은 접지에 결합되어 있다. 제1 인덕터(1202)는 제2 인덕터(1204)로부터 두 인덕터들 사이의 전자기 커플링(1206)을 촉진하는 방향으로 물리적으로 분리되어, 제1 인덕터(1202)의 변화하는 전류는 에너지가 기본 회로로부터 변압기(1200)를 통하여 부하로 흐르도록 야기하는 제2 인덕터(1204)의 변화하는 전압을 유도한다. 상이한 재료들은 변압기(1200) 내에서 커플링 계수를 향상시키는데 사용될 수 있는데, 예를 들면 강자성 재료들이다. 커플링 계수를 향상시킬 수 있는 몇몇 전형적인 강자성 재료들은 니켈, 코발트, 철, 무(mu)-금속을 포함한다.
도 13은 스루 실리콘 비아(TSV)들을 포함하는 인덕터들을 사용하는 변압기(1300)의 전형적인 구현을 도시한다. 변압기(1300)는 제1 인덕터(1310) 및 제2 인덕터(1320)를 포함한다. 제1 인덕터(1310) 및 제2 인덕터(1320)는 각각 연속적인 경로를 형성하기 위해 BEOL 섹션의 M1 레이어의 M1 세그먼트들(1306)에 의해 위쪽 끝에서 그리고 RDL 섹션의 RDL 세그먼트들(1304)에 의해 아래쪽 끝에서 결합되는 칩(예를 들어 도6 참조)의 기판을 통과하는 다수의 TSV들(1302)을 포함한다. 제1 인덕터(1310)는 제1 입력(1312) 및 제2 입력(1314)을 가지고, 제1 입력(1312)은 기본 회로(표시되지 않음)에 결합될 수 있고 제2 인덕터 입력(1314)은 접지에 결합된다. 제2 인덕터(1320)는 제1 입력(1322) 및 제2 입력(1324)을 가지고, 제1 입력(1322)은 부하(표시되지 않음)에 결합될 수 있고 제2 인덕터 입력(1324)은 접지에 결합된다. 제1 인덕터(1310)는 두 인덕터들 사이의 전자기 커플링을 촉진하는 방식으로 유전 물질에 의해 제2 인덕터(1320)로부터 물리적으로 분리된다. 기판을 통과하는 TSV들은 인덕턴스 값을 증가시키는 인덕터 길이를 증가시킨다. 연속 경로의 RDL 및 M1 세그먼트들에 의한 TSV들의 대안적 연결은 온-칩 인덕터를 형성하고, 이러한 TSV 인덕터의 쌍은 변압기를 형성한다.
변압기의 전형적인 애플리케이션은 도 14에서 도시된, RF 집적 회로들에 사용될 수 있는, 무선 주파수(RF) 증폭기(1400)이다. RF 증폭기(1400)는 트랜지스터(1406)에 의해 함께 결합된 제1 변압기(1402) 및 제2 변압기(1404)를 포함한다. 트랜지스터(1406)는 게이트(1410), 소스(1412) 및 드레인(1414)을 갖는다. 트랜지스터(1406)의 소스(1412)는 접지에 결합된다.
제1 변압기(1402)는 제2 인덕터(1422)에 유도적으로 결합되는 제1 인덕터(1420)를 포함한다. 제1 인덕터(1420)는 제1 입력(1424) 및 제2 입력(1426)을 가지고, 제1 입력(1424)은 RF 입력에 결합될 수 있고 제2 인덕터 입력(1426)은 접지에 결합된다. 제2 인덕터(1422)는 제1 입력(1428) 및 제2 입력(1430)을 가진다; 제1 입력(1428)은 트랜지스터(1406)의 게이트(1410)에 결합되고 제2 인덕터 입력(1430)은 접지에 결합된다.
제2 변압기(1404)는 제4 인덕터(1442)에 유도적으로 결합된 제3 인덕터(1440)을 포함한다. 제3 인덕터(1440)는 제1 입력(1444) 및 제2 입력(1446)을 갖는다; 제1 인덕터 입력(1444)은 트랜지스터(1406)의 드레인(1414)에 결합되고 제2 인덕터 입력(1446)은 접지에 결합된다. 제4 인덕터(1442)는 제1 입력(1448) 및 제2 입력(1450)을 가진다; 제1 입력(1448)은 RF 출력으로서 사용될 수 있고 제2 인덕터 입력(1450)은 접지에 결합된다. 변압기들(1402, 1404)은 자신들의 인덕터들 사이의 턴 비율들에 의한 임피던스 변환 및 신호 커플링의 역할들을 수행한다.
도 15는 스루 실리콘 비아(TSV)들을 포함하는 인덕터들을 사용하는 RF 증폭기(1500)의 전형적인 구현을 도시한다. RF 증폭기(1500)는 트랜지스터(1506)에 의해 함께 결합된 제1 변압기(1502) 및 제2 변압기(1504)를 포함한다. 트랜지스터(1506)는 게이트(1510), 소스(1512) 및 드레인(1514)을 갖는다. 트랜지스터(1506)의 소스(1512)는 접지에 결합된다.
제1 변압기(1502)는 제2 인덕터(1522)에 유도적으로 결합되는 제1 인덕터(1520)를 포함한다. 제1 인덕터(1520) 및 제2 인덕터(1522) 각각은 연속적인 경로를 형성하기 위해 TSV들이 BEOL 섹션의 M1 레이어의 M1 세그먼트들에 의해 위쪽 끝에서 그리고 RDL 섹션의 RDL 세그먼트들에 의해 아래쪽 끝에서 결합되는 칩의 기판을 통과하는 다수의 TSV들을 포함한다(예를 들어 도 12 참조). 제1 인덕터(1520)는 제1 입력(1524) 및 제2 입력(1526)을 가지고, 제1 입력(1524)은 RF 입력에 결합될 수 있고 제2 입력(1526)은 접지에 결합된다. 제2 인덕터(1522)는 제1 입력(1528) 및 제2 입력(1530)을 가지고, 제1 입력(1528)은 트랜지스터(1506)의 게이트(1510)에 결합되고 제2 인덕터 입력(1530)은 접지에 결합된다.
제2 변압기(1504)는 제2 인덕터(1542)에 유도적으로 결합되는 제3 인덕터(1540)를 포함한다. 제3 인덕터(1540) 및 제4 인덕터(1542) 각각은 연속적인 경로를 형성하기 위해 TSV들이 BEOL 섹션의 M1 레이어의 M1 세그먼트들에 의해 위쪽 끝에서 그리고 RDL 섹션의 RDL 세그먼트들에 의해 아래쪽 끝에서 결합되는 칩의 기판을 통과하는 다수의 TSV들을 포함한다(예를 들어 도13 참조). 제3 인덕터(1540)는 제1 입력(1544) 및 제2 입력(1546)을 가지고, 제1 입력(1544)은 트랜지스터(1506)의 드레인(1514)에 결합될 수 있고 제2 입력(1546)은 접지에 결합된다. 제4 인덕터(1542)는 제1 입력(1548) 및 제2 입력(1550)을 가지고, 제1 입력(1548)은 RF 출력으로 사용될 수 있고 제2 인덕터 입력(1550)은 접지에 결합된다.
TSV들을 사용하는 인덕터들 및 변압기들은 다양한 다른 애플리케이션들에서 사용될 수 있고, 다른 예는 도 16에서 도시된 2단 증폭기(1600)이다. 증폭기(1600)는 제1 변압기(1602) 및 제2 변압기(1604)를 포함하고, 둘 다 위에 설명된 TSV 인덕터들을 포함할 수 있다. 제1 변압기(1602) 및 제2 변압기(1604)는 제1 트랜지스터(1606) 및 제2 트랜지스터(1608)를 통하여 함께 결합된다. 제1 트랜지스터(1606)는 게이트(1662), 드레인(1664), 소스(1666)를 포함한다. 제2 트랜지스터(1608)는 게이트(1682), 드레인(1684), 소스(1686)를 포함한다. 제1 트랜지스터(1606)의 드레인(1664)은 제1 인덕터(1610)를 통하여 공급전압(VDD)에 결합되고, 제2 트랜지스터(1608)의 드레인(1684)은 제2 인덕터를 통하여 공급 전압(VDD)에 연결된다. 제1 인덕터(1610) 또는 제2 인덕터(1612)는 또한 위에 설명된 TSV 인덕터가 될 수 있다.
제1 변압기(1602)는 제2 인덕터(1622)에 유도적으로 결합되는 제1 인덕터(1620)을 포함한다. 제1 인덕터(1620)는 제1 입력(1624) 및 제2 입력(1626)을 갖는다. 제2 인덕터(1622)는 제1 입력(1628) 및 제2 입력(1630)을 갖는다. 제1 인덕터(1620)의 제1 입력(1624)은 증폭기(1600)에 대한 신호 입력에 결합된다. 제2 인덕터(1624)의 제1 입력(1628)은 제1 커패시터(1632)를 통하여 제1 트랜지스터(1606)의 게이트(1662)에 결합된다. 제1 인덕터(1620)의 제2 인덕터 입력(1626) 및 제2 인덕터(1622)의 제2 입력(1630)은 모두 접지에 결합된다.
제1 트랜지스터(1606)의 게이트(1662)는 또한 저항(1634)를 통하여 공급 전압(VDD)에 결합된다. 제2 트랜지스터(1608)의 게이트(1682)는 제1 트랜지스터(1606)의 드레인(1664)에 결합된다. 제1 트랜지스터(1606)의 소스(1666) 및 제2 트랜지스터(1608)의 소스(1686)는 모두 접지에 결합된다.
제2 변압기(1604)는 제2 인덕터(1642)에 유도적으로 결합되는 제1 인덕터(1604)를 포함한다. 제1 인덕터(1640)는 제1 입력(1644) 및 제2 입력(1646)을 갖는다. 제2 입력(1642)은 제1 입력(1648) 및 제2 입력(1650)을 갖는다. 제1 인덕터(1640)의 제1 입력(1644)은 제2 커패시터(1636)를 통하여 제2 트랜지스터(1608)의 드레인(1684)에 결합된다. 제2 인덕터(1642)의 제1 입력(1648)은 2단계 증폭기(1600)의 출력으로 사용될 수 있다. 제1 인덕터(1640)의 제2 입력(1646) 및 제2 인덕터(1642)의 제2 입력(1650)은 모두 접지에 결합된다. 변압기들(1602 및 1604)은 자신들의 인덕터들 사이의 턴 비율에 의한 임피던스 전환 및 신호 커플링의 역할들을 수행한다.
도 17은 다수의 스루 실리콘 비아(TSV)들을 사용하여 구현된 인덕터 또는 변압기의 실시예가 이익으로 사용될 수 있는 전형적인 무선 통신 시스템(1700)을 도시하고, 여기에서 TSV들은 다이의 RDL 섹션의 전도성 세그먼트들 및 BEOL 섹션의 금속 레이어의 전도성 세그먼트들을 사용하여 연속적인 전도성 경로를 형성하기 위해 내부적으로 결합한다. TSV들을 사용하여 구현된 인덕터들은 대칭 또는 비대칭 기하학구조를 가질 수 있다. 도시하기 위한 목적으로, 도 17은 세 원격 유닛들(1720, 1730 및 1750) 및 두 기지국들(1740)을 도시한다. 전형적인 무선 인터넷 통신 시스템들이 더 많은 원격 유닛들 및 기지국들을 가질 수 있음을 인정해야 한다. 원격 유닛들(1720, 1730, 1750) 중 임의의 것은 여기에 개시된 것과 같은 여러 전력 모드들을 지원하는 메모리 전력 관리 시스템을 포함한다. 도 17은 기지국들(1740) 및 원격 유닛들(1720, 1730, 1750)로부터의 순방향 링크 신호들(1780) 및 원격 유닛들(1720, 1730, 1750)로부터 기지국들(1740)로의 역방향 링크 신호들(1790)을 도시한다.
도 17에서, 원격 유닛(1720)은 휴대 전화로서 표시되고, 원격 유닛(1730)은 휴대용 컴퓨터로 표시되고, 그리고 원격 유닛(1750)은 무선 로컬 루프 시스템의 고정 위치 원격 유닛으로 표시된다. 예를 들어, 원격 유닛들은 휴대폰들, 휴대용 개인 통신 시스템(PCS) 유닛들, 퍼스널 데이터 어시스턴스들과 같은 휴대용 데이터 유닛, 또는 미터 판독 장치와 같은 고정 위치 데이터 유닛들일 수 있다. 비록 도 17이 여기에 개시된 여러 파워 모드들을 지원하는 메모리 전력 관리 시스템을 포함할 수 있는 특정 전형적 원격 유닛들을 도시하지만, 메모리 전력 관리 시스템은 이 전형적인 도시된 유닛들에 국한되지 않는다. 실시예들은 여러 전력 모드들의 메모리 전력 관리 시스템이 요구되는 모든 전자 디바이스에 적당하게 사용될 수 있다.
본 발명의 원리들을 집적하는 전형적인 실시예들이 여기 위에 개시되었지만, 본 발명은 개시된 실시예들에만 국한되지는 않는다. 대신에, 이 애플리케이션은 그 일반적인 원리들을 사용하여 발명의 임의의 변형들, 사용들, 또는 적응들을 커버하기 위한 것이다. 나아가, 이 애플리케이션은 청구 범위들의 제한들 내에서 이 발명이 어디에 적용되고 어디에 속하는지 당업계에 알려진 또는 관습적 관행 범위 내에 있는 바와 같이 본 개시물로부터의 이러한 변경(departure)을 커버하도록 의도된다.

Claims (20)

  1. 3차원 온-칩(on-chip) 인덕터로서,
    제1 금속 레이어의 다수의 세그먼트들;
    제2 금속 레이어의 다수의 세그먼트들;
    제1 인덕터 입력 및 제2 인덕터 입력; 및
    제1 인덕터 입력 및 제2 인덕터 입력 사이에 연속적인, 비-교차(non-intersecting) 경로를 형성하기 위해 제1 금속 레이어의 다수의 세그먼트들 및 제2 금속 레이어의 다수의 세그먼트들을 결합(couple)하는 다수의 스루 실리콘 비아(through silicon via)들
    을 포함하는,
    3차원 온-칩 인덕터.
  2. 제 1항에 있어서,
    상기 제1 금속 레이어는 칩의 BEOL(back-end-of-line) 섹션에 위치하는,
    3차원 온-칩 인덕터.
  3. 제 1항에 있어서,
    상기 제2 금속 레이어는 상기 칩의 재분포 설계 레이어(redistributed design layer) 섹션에 위치하는,
    3차원 온-칩 인덕터.
  4. 제 3항에 있어서,
    상기 제1 금속 레이어는 상기 칩의 BEOL 섹션에 위치하는,
    3차원 온-칩 인덕터.
  5. 제 1항에 있어서,
    상기 제1 및 제2 인덕터 입력들은 상기 제1 금속 레이어 및 제2 금속 레이어 중 하나에 위치하고, 상기 온-칩 인덕터는 상기 제1 및 제2 인덕터 입력들 사이를 지나는 대칭 라인 주위에 대칭 기하학구조를 가지는,
    3차원 온-칩 인덕터.
  6. 제 1항에 있어서,
    상기 온-칩 인덕터는 비대칭 기하학구조를 가지는,
    3차원 온-칩 인덕터.
  7. 제 6항에 있어서,
    상기 제1 인덕터 입력은 상기 제1 금속 레이어 및 상기 제2 금속 레이어 중 하나에 위치하고, 상기 제2 인덕터 입력은 제3 금속 레이어에 위치하는,
    3차원 온-칩 인덕터.
  8. 제 1항에 있어서,
    상기 다수의 스루 실리콘 비아들은 일반(regular) 배열 패턴으로 분포되는,
    3차원 온-칩 인덕터.
  9. 제 8항에 있어서,
    스루 실리콘 비아들의 상기 일반 배열 패턴은 접지에 결합된 다수의 스루 실리콘 비아들을 포함하는 경계에 의해 둘러싸인,
    3차원 온-칩 인버터.
  10. 3차원 온-칩 변압기로서,
    제1 온-칩 인덕터 및 제2 온-칩 인덕터를 포함하고,
    상기 제1 및 제2 온-칩 인덕터들 각각은,
    제1 금속 레이어의 다수의 제1 세그먼트들;
    제2 금속 레이어의 다수의 제2 세그먼트들;
    제1 인덕터 입력 및 제2 인덕터 입력 ― 상기 제1 및 제2 인덕터 입력들은 상기 제1 금속 레이어 및 상기 제2 금속 레이어에 위치함 ―; 및
    제1 인덕터 입력 및 제2 인덕터 입력 사이에 연속적인, 비-교차 경로를 형성하기 위해 상기 다수의 제1 세그먼트들 및 상기 다수의 제2 세그먼트들을 결합시키는 다수의 스루 실리콘 비아들을 포함하며,
    상기 제1 온-칩 인덕터는 상기 제2 온-칩 인덕터에 유도적으로 결합하고, 상기 제1 온-칩 인덕터는 상기 제2 온-칩 인덕터에 접지를 통하는 것을 제외하고 물리적으로 결합하지 않는,
    3차원 온-칩 변압기.
  11. 제 10항에 있어서,
    상기 제1 금속 레이어는 상기 칩의 BEOL 섹션에 위치하는,
    3차원 온-칩 변압기.
  12. 제 10항에 있어서,
    상기 제2 금속 레이어는 칩의 재분포 설계 레이어 섹션에 위치하는,
    3차원 온-칩 변압기.
  13. 제 12항에 있어서,
    상기 제1 금속 레이어는 상기 칩의 BEOL 섹션에 위치하는
    3차원 온-칩 변압기.
  14. 제 10항에 있어서,
    상기 제1 온-칩 인덕터의 상기 다수의 스루 실리콘 비아들은 일반 배열 패턴으로 분포되고, 상기 제2 온-칩 인덕터의 상기 다수의 스루 실리콘 비아들은 일반 배열 패턴으로 분포되는,
    3차원 온-칩 변압기.
  15. 제 14항에 있어서,
    상기 제1 및 제2 온-칩 인덕터들의 스루 실리콘 비아들의 일반 배열 패턴의 외부는 접지에 결합된 다수의 스루 실리콘 비아들을 포함하는 경계(perimeter)에 의해 둘러싸여 있고, 상기 제1 및 제2 온-칩 인덕터들의 스루 실리콘 비아들의 일반 배열 패턴의 상기 외부는 상기 제1 및 제2 온-칩 인덕터들 사이의 유도 커플링으로부터 떨어진 상기 제1 및 제2 온-칩 인덕터들의 측면에 있는,
    3차원 온-칩 변압기.
  16. 3차원 온-칩 무선 주파수 증폭기로서,
    제1 온-칩 인덕터 및 제2 온-칩 인덕터를 포함하는 제1 온-칩 변압기;
    제3 온-칩 인덕터 및 제4 온-칩 인덕터를 포함하는 제2 온-칩 변압기;
    게이트, 드레인, 소스를 포함하는 제1 온-칩 트랜지스터를 포함하고,
    상기 제1, 제2, 제3 및 제4 온-칩 인덕터들 각각은
    제1 금속 레이어의 다수의 제1 세그먼트들;
    제2 금속 레이어의 다수의 제2 세그먼트들;
    제1 인덕터 입력 및 제2 인덕터 입력 ― 상기 제1 및 제2 인덕터 입력들은 상기 제1 금속 레이어 및 상기 제2 금속 레이어 중 하나에 위치함 ―; 및
    상기 제1 인덕터 입력 및 상기 제2 인덕터 입력 사이의 연속적인, 비-교차 경로를 형성하기 위해 상기 다수의 제1 세그먼트들 및 상기 다수의 제2 세그먼트들을 결합하는 다수의 스루 실리콘 비아들을 포함하고,
    상기 제1 온-칩 인덕터는 상기 제2 온-칩 인덕터와 유도적으로 결합하고, 상기 제3 온-칩 인덕터는 상기 제4 온-칩 인덕터와 유도적으로 결합하고, 그리고 상기 제1, 제2, 제3 및 제4 온-칩 인덕터들은 접지를 통하는 것을 제외하고 상호 물리적으로 연결되지 않는,
    상기 제1 온-칩 인덕터의 상기 제1 인덕터 입력은 온-칩 무선 주파수 증폭기의 입력에 결합되고; 상기 제2 온-칩 인덕터의 상기 제1 인덕터 입력은 상기 제1 온-칩 트랜지스터의 상기 게이트에 결합하는; 상기 제3 온-칩 인덕터의 제1 인덕터 입력은 상기 제1 온-칩 트랜지스터의 상기 드레인에 결합되고, 상기 제4 온-칩 인덕터의 상기 제1 인덕터 입력은 상기 온-칩 무선 주파수 증폭기의 출력에 결합되고; 상기 제1, 제2, 제3 및 제4 온-칩 인덕터들의 상기 제2 인덕터 입력은 접지에 결합되고; 그리고 상기 제1 온-칩 트랜지스터의 소스는 접지에 결합되는,
    3차원 온-칩 무선 주파수 증폭기.
  17. 제 16항에 있어서,
    상기 제1 금속 레이어는 상기 칩의 BEOL 섹션에 위치하는,
    3차원 온-칩 무선 주파수 증폭기.
  18. 제 16항에 있어서,
    상기 제2 금속 레이어는 상기 칩의 재분포 설계 레이어에 위치하는,
    3차원 온-칩 무선 주파수 증폭기.
  19. 제 16항에 있어서,
    제1 인덕터 입력 및 제2 인덕터 입력을 포함하는 제5 인덕터;
    제1 인덕터 입력 및 제2 인덕터 입력을 포함하는 제6 인덕터; 및
    게이트, 드레인, 소스를 포함하는 제2 온-칩 트랜지스터;
    상기 제2 온-칩 트랜지스터의 상기 게이트는 상기 제1 온-칩 트랜지스터의 상기 드레인에 결합되고, 상기 제2 온-칩 트랜지스터의 상기 드레인은 상기 제3 온-칩 인덕터의 상기 제1 인덕터 입력에 결합되고, 상기 제2 온-칩 트랜지스터의 상기 소스는 접지에 연결되고; 상기 제5 및 제6 온-칩 인덕터들의 상기 제1 인덕터 입력들은 공급 전압에 연결되고; 상기 제5 온-칩 인덕터의 상기 제2 인덕터 입력은 상기 제1 온-칩 트랜지스터의 상기 드레인에 결합되고; 그리고 상기 제6 온-칩 인덕터의 상기 제2 인덕터 입력은 상기 제2 온-칩 트랜지스터의 상기 드레인에 결합되는,
    3차원 온-칩 무선 주파수 증폭기.
  20. 제 19항에 있어서,
    상기 제5 온-칩 인덕터는
    제1 금속 레이어의 다수의 제1 세그먼트들, 제2 금속 레이어의 다수의 제2 세그먼트들, 상기 제5 인덕터의 상기 제1 인덕터 입력 및 상기 제2 인덕터 입력 사이의 연속하는, 비-교차 경로를 형성하기 위해 상기 다수의 제1 세그먼트들 및 상기 다수의 제2 세그먼트들을 결합하는, 다수의 스루 실리콘 비아들 ― 상기 제5 인덕터의 상기 제1 및 제2 인덕터 입력들은 상기 제1 금속 레이어 및 상기 제2 금속 레이어 중 하나에 위치함 ―; 및
    제1 금속 레이어의 다수의 제1 세그먼트들, 제2 금속 레이어의 다수의 제2 세그먼트들 및 상기 제6 인덕터의 상기 제1 인덕터 입력 및 상기 제2 인덕터 입력 사이의 연속적인 비-교차 경로를 형성하기 위해, 상기 다수의 제1 세그먼트들 및 상기 다수의 제2 세그먼트들을 연결하는 다수의 스루 실리콘 비아들을 포함하는, 제 6 온-칩 인덕터 ― 상기 제6 인덕터의 상기 제1 및 제2 인덕터 입력들은 상기 제1 금속 레이어 및 상기 제2 금속 레이어 중 하나에 위치함―;
    를 포함하는,
    3차원 온-칩 무선 주파수 증폭기.
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