TWI556247B - 錯誤容忍穿矽孔介面及其控制方法 - Google Patents

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Description

錯誤容忍穿矽孔介面及其控制方法
本案是有關於一種錯誤容忍穿矽孔介面及其控制方法，且特別是有關於一種應用於三維隨機記憶體之錯誤容忍穿矽孔介面及其控制方法。
三維積體電路為未來晶片設計的重要整合技術之一，將晶粒藉由堆疊方式，並利用穿矽孔技術連接各層晶粒，達到彼此信號相互連結的效果。運用垂直的穿矽孔技術，相較於系統級封裝技術而言，有著更為短且細小的晶粒連接線，因此有利於節能與高速的傳輸運用。此外，藉由穿矽孔技術，不但具備異質性整合優勢，且由於穿矽孔的間隔距離遠低於系統級封裝針腳的間隔距離，因此相較於系統級封裝技術大大降低連接線數量的限制，進而突破資料傳輸頻寬的瓶頸。
三維整合技術已被廣泛使用，在記憶體相關應用上 也是如此。以穿矽孔路徑(through silicon via path,TSV path)為基礎之三維隨機存取記憶體利用穿矽孔介面作為記憶體陣列與外界之間資料存取的傳輸介面。
此類具備高頻寬與高容量之記憶體，適合運用在需要高速運算效能之相關產品上。然而該三維積體電路若要達到能實用化與商品化之標準，如何幫助產品具備高良率是一個重要的議題。相較於傳統二維隨機存取記憶體，這些新興的三維隨機存取記憶體對於維持高良率所需考量之範圍更廣泛。由於被堆疊之上層晶粒的電源、控制訊號及資料傳輸訊號等皆需透過大量的穿矽孔路徑，從底層連接至上面各層晶粒，所以除了確保每層的晶粒本身能正常運作外，貫穿各層的穿矽孔路徑也須確保能夠正常運作，如此才構成一顆完好的三維隨機存取記憶體。
本案係有關於一種錯誤容忍穿矽孔介面及其控制方法。
根據符合本案之一實施例，提出一種錯誤容忍穿矽孔介面。錯誤容忍穿矽孔介面存在於一三維隨機存取記憶體之數個記憶體層中。三維隨機存取記憶體包括N個記憶體層及M個資料存取路徑組(data access path sets,DAPS’s)。各個記憶體層包括K個記憶體陣列。各個資料存取路徑組包括數個穿矽孔路徑(through silicon via paths,TSV paths)。此些穿矽孔路徑連接此 些記憶體層。錯誤容忍穿矽孔介面包括一路徑控制單元及一處理單元。路徑控制單元用以檢測並控制此些資料存取路徑組。當在某一記憶體層發現此些資料存取路徑組之其中之一發生錯誤，處理單元提供至少二容錯存取配置(fault-tolerance access configurations)。此些容錯存取配置不同。於各個容錯存取配置中，其路徑控制單元使此些資料存取路徑組之其中μ個被開啟，以存取該記憶體層之其中之一層的全部記憶體陣列。0<μ<M。
根據符合本案之一實施例，提出一種錯誤容忍穿矽孔介面之控制方法。控制方法包括以下步驟。提供一三維隨機存取記憶體。三維隨機存取記憶體包括N個記憶體層及M個資料存取路徑組(data access path sets,DAPS’s)。各個記憶體層包括K個記憶體陣列。各資料存取路徑組包括數個穿矽孔路徑(through silicon via paths,TSV paths)。此些穿矽孔路徑連接此些記憶體層。錯誤容忍穿矽孔介面存在於各記憶體層中。提供至少二容錯存取配置(fault-tolerance access configurations)。此些容錯存取配置不同。於各個容錯存取配置中，此些資料存取路徑組之其中μ個被開啟，以存取此些記憶體層之其中之一層的全部記憶體陣列。0<μ<M。
根據符合本案之另一實施例，提出一種錯誤容忍穿矽孔介面之控制方法。錯誤容忍穿矽孔介面之控制方法包括以下步驟。提供一三維隨機存取記憶體。三維隨機存取記憶體包括N個記憶體層及M個資料存取路徑組(data access path sets, DAPS’s)。各個記憶體層包括K個記憶體陣列。各個資料存取路徑組包括數個穿矽孔路徑(through silicon via paths,TSV paths)。此些穿矽孔路徑連接此些記憶體層。提供至少二容錯存取配置(fault-tolerance access configurations)。此些容錯存取配置以不同的位址排列方式存取此些記憶體陣列。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施範例，並配合所附圖式，作詳細說明如下：
100‧‧‧錯誤容忍穿矽孔介面
110‧‧‧路徑控制單元
120‧‧‧處理單元
130‧‧‧記憶體控制單元
140‧‧‧選擇單元
C000、C001‧‧‧常態存取配置
C010、C011、C100、C101、C110、C111‧‧‧容錯存取配置
DAPS1、DAPS2、DAPS3、DAPS4、DAPSM‧‧‧資料存取路徑組
MA1、MA2、MA3、MA4、MAK‧‧‧記憶體陣列
ML1、ML2、ML3、ML4、MLn、MLN‧‧‧記憶體層
RM‧‧‧三維隨機存取記憶體
S1‧‧‧控制訊號
第1圖繪示符合本案之三維隨機存取記體及錯誤容忍穿矽孔介面之一實施例示意圖。
第2圖繪示符合本案之錯誤容忍穿矽孔介面一實施例之示意圖。
第3A~3B圖繪示符合本案一實施例之錯誤容忍穿矽孔介面之控制方法之流程圖。
第3C圖繪示符合本案一實施例之2種常態存取配置及6種容錯存取配置之一示例圖。
第4圖繪示符合本案一實施例之4個資料存取路徑組之其中之一發生錯誤時，採用2種容錯存取配置之運作示意圖。
第5圖繪示符合本案一實施例之4個資料存取路徑組之其中之二發生錯誤時，採用4種容錯存取配置之運作示意圖。
第6圖繪示符合本案一實施例之4個資料存取路徑組之其中 之二發生錯誤時，採用2種容錯存取配置之運作示意圖。
第7圖繪示符合本案一實施例之4個資料存取路徑組之其中之二發生錯誤時，採用2種容錯存取配置之另一運作示意圖。
請參照第1圖，其繪示符合本案一實施例之三維隨機存取記體RM及錯誤容忍穿矽孔介面100之示意圖。左側圖式為三維隨機存取記體RM，其簡化了各個資料存取路徑組(data access path set,DAPS)DAPS1、DAPS2、…、DAPSM，右側圖式為三維隨機存取記體RM與錯誤容忍穿矽孔介面100之立體圖。三維隨機存取記憶體RM包括N層記憶體層ML1、ML2、…、MLN及M個資料存取路徑組DAPS1、DAPS2、…、DAPSM。各個記憶體層ML1、ML2、…、MLN包括K個記憶體陣列MA1、MA2、…、MAK。各個資料存取路徑組DAPS1、DAPS2、…、DAPSM包括數個穿矽孔路徑(through silicon via paths,TSV paths)。此些穿矽孔路徑連接此些記憶體層ML1、ML2、…、MLN。當使用常態存取配置(normal access configuration)來存取三維隨機存取記憶體RM時，被存取之該記憶體層其所連接之資料存取路徑組DAPS1、DAPS2、…、DAPSM全被開啟，以存取該記憶體層的記憶體陣列MA1、MA2、…、MAK，而其他未被存取之記憶體層其所連接之資料存取路徑組則全被關閉。由於穿矽孔路徑連接每一個記憶體層ML1、ML2、…、MLN，因此任一層的 記憶體陣列MA1、MA2、…、MAK皆可被存取。使用常態存取配置來存取其資料之三維隨機存取記憶體RM，必須確保每一層的每一組資料存取路徑組DAPS1、DAPS2、…、DAPSM都能正常存取。當三維隨機存取記憶體RM的堆疊層數或是資料存取頻寬增加時，要達成前述條件之難度遽增，進而影響相關產品之整體良率。
請參照第2圖，其繪示符合本案一實施例之錯誤容忍穿矽孔介面100之示意圖。錯誤容忍穿矽孔介面100包括一路徑控制單元110、一處理單元120、一記憶體控制單元130及一選擇單元140。路徑控制單元110用以控制並檢測連接到該記憶體層的資料存取路徑組DAPS1、DAPS2、…、DAPSM。處理單元120用以執行各種處理與規劃程序。記憶體控制單元130用以控制其所在記憶體層之記憶體陣列MA1、MA2、…、MAK。選擇單元140用以選取與安排各個記憶體陣列MA1、MA2、…、MAK之資料存取。一實施例中，選擇單元140之相關功能亦可併入到記憶體控制單元130之設計當中；再者，選擇單元140的功能可視實際應用時之設計條件所需而作相關之選擇與調整。路徑控制單元110、處理單元120、記憶體控制單元130及選擇單元140例如是一晶片、或是一中介層(interposer)、或是一晶片中之部分電路。
當各記憶體層之路徑控制單元110檢測出連接到各該層之資料存取路徑組DAPS1、DAPS2、…、DAPSM之其中之 一發生錯誤時，使用常態存取配置(normal access configuration)將無法維持三維隨機存取記憶體RM其存取到各該記憶體層之記憶體陣列MA1、MA2、…、MAK之資料傳輸頻寬。在本實施例中，存在於各記憶體層之處理單元120可以在連接到各該層的資料存取路徑組DAPS1、DAPS2、…、DAPSM之至少其中之一發生錯誤時，提供各記憶體層適合的容錯存取配置(fault-tolerance access configuration)來維持存取所有記憶體層ML1、ML2、…、MLN之所有記憶體陣列MA1、MA2、…、MAK，並維持三維隨機存取記憶體RM之整體資料傳輸頻寬。
請參照第1及3A~3C圖實施例，第3A~3B圖繪示符合本案一實施例之錯誤容忍穿矽孔介面之控制方法之流程圖，第3C圖(假設上述之三維隨機存取記憶體RM其M=4，K=4)繪示符合本案一實施例之2種常態存取配置C000、C001及6種容錯存取配置C010、C011、C100、C101、C110、C111之一示例圖。上述第2圖之錯誤容忍穿矽孔介面100可以透過第3A、3B圖之控制方法進行運作。在步驟S110、S210中，提供三維隨機存取記憶體RM(如第1圖所示)。在步驟S120、S220中，提供至少二容錯存取配置(fault-tolerance access configurations)(如第3C圖所示)。在常態存取配置C000中，連接到該記憶體層MLn(1nN)的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4皆被關閉(虛線表示未開啟)，以停止三維隨機存取記憶體RM(繪示於第1圖)存取該記憶體層MLn(1nN)之作業。在常態存 取配置C001中，連接到該記憶體層MLn(1nN)的四個資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4被開啟(實線表示已開啟)，以存取該記憶體層MLn(1nN)之全部記憶體陣列MA1、MA2、MA3、MA4。由示例之常態存取配置C001所示，路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS1依位址順序來存取該層的記憶體陣列MA1(由數字0~3所示)；路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS2依位址順序來存取該層的記憶體陣列MA2(由數字0~3所示)；路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS3依位址順序來存取該層的記憶體陣列MA3(由數字0~3所示)；路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS4依位址順序來存取該層的記憶體陣列MA4(由數字0~3所示)。相同數字表示在單位時間內所被同時存取之記憶體陣列內部位置。
當路徑控制單元110檢測出連接到該記憶體層MLn(1nN)的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4之至少其中之一發生錯誤時，處理單元120提供容錯存取配置C010、C011、C100、C101、C110、C111，以使三維隨機存取記憶體RM之存取作業能夠正常進行。以下先以第3C圖(假設上述之三維隨機存取記憶體RM其M=4，K=4)說明容錯存取配置C010、C011、C100、C101、C110、C111在記憶體層MLn(1nN)的示例，再以第4圖例舉說明三維隨機存取記憶體RM(其中 N=2，M=4，K=4)的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4之其中之一發生錯誤時，如何透過容錯存取配置C010、C011正常存取記憶體層ML1、ML2的記憶體陣列MA1、MA2、MA3、MA4，並維持三維隨機存取記憶體RM之整體資料存取頻寬。
在容錯存取配置C010中，路徑控制單元110開啟2個資料存取路徑組DAPS1、DAPS3(虛線表示未開啟，實線表示已開啟)。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS1依位址順序來存取2個記憶體陣列MA1、MA2(例如由數字0~7所示)。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS3依位址順序來存取2個記憶體陣列MA3、MA4(例如由數字0~7所示)。相同數字表示在單位時間內所被同時存取之記憶體陣列內部位置。
在容錯存取配置C011中，路徑控制單元110開啟2個資料存取路徑組DAPS2、DAPS4。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS2依位址順序來存取2個記憶體陣列MA2、MA1(例如由數字0~7所示)。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS4依位址順序來存取2個記憶體陣列MA4、MA3(例如由數字0~7所示)。相同數字表示在單位時間內所被同時存取之記憶體陣列內部位置。
在容錯存取配置C100中，路徑控制單元110開啟1 個資料存取路徑組DAPS1。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS1依位址順序來存取4個記憶體陣列MA1、MA2、MA3、MA4(例如由數字0~15所示)。
在容錯存取配置C101中，路徑控制單元110開啟1個資料存取路徑組DAPS2。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS2依位址順序來存取4個記憶體陣列MA2、MA1、MA4、MA3(例如由數字0~15所示)。
在容錯存取配置C110中，路徑控制單元110開啟1個資料存取路徑組DAPS3。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS3依位址順序來存取4個記憶體陣列MA3、MA4、MA1、MA2(例如由數字0~15所示)。
在容錯存取配置C111中，路徑控制單元110開啟1個資料存取路徑組DAPS4。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS4依位址順序來存取4個記憶體陣列MA4、MA3、MA2、MA1(例如由數字0~15所示)。
如第2圖所示，上述8種存取配置(2種常態存取配置C000、C001及6種容錯存取配置C010、C011、C100、C101、C110、C111)可以透過3位元的控制訊號S1來作選取。
請參照第4圖，其繪示符合本案一實施例之三維隨機存取記憶體RM(其中N=2，M=4，K=4)的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4之其中之一發生錯誤時，記憶體層ML1、ML2分別採用容錯存取配置C011、C010之運作示意 圖。當三維隨機存取記憶體RM的資料存取路徑組DAPS3發生錯誤而使記憶體層ML1無法以常態存取配置C001來正常存取資料時，記憶體層ML1、ML2可以分別透過容錯存取配置C011、C010來進行存取。如第4圖右側所示，記憶體層ML1採取容錯存取配置C011，連接到該層的資料存取路徑組DAPS2、DAPS4被開啟，且路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS2依照位址順序來依序存取2個記憶體陣列MA2、MA1。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS4依照位址順序來依序存取2個記憶體陣列MA4、MA3。因此，記憶體層ML1的所有記憶體陣列MA1、MA2、MA3、MA4均可被存取。
請參照第4圖，其所出現的瑕疵雖然會對記憶體層ML1造成其資料存取路徑組DAPS3發生錯誤，但是對於記憶體層ML2的資料存取路徑組DAPS3卻不受到其影響，仍然能正常進行資料存取。因此，如第4圖左側所示，記憶體層ML2採取容錯存取配置C010，連接到該層的資料存取路徑組DAPS1、DAPS3被開啟，且路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS1依照位址順序來依序存取2個記憶體陣列MA1、MA2。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS3依照位址順序來依序存取2個記憶體陣列MA3、MA4。因此，記憶體層ML2的所有記憶體陣列MA1、MA2、MA3、MA4也均可被存取。
透過上述方式，即使因為三維隨機存取記憶體RM之資料存取路徑組DAPS3發生錯誤，仍可正常存取記憶體層ML1、ML2的所有資料，而無須額外配置任何的冗餘穿矽孔路徑。此外，在同一時間，2層記憶體層ML1、ML2分別被資料存取路徑組DAPS2、DAPS4與DAPS1、DAPS3存取，並且所有的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4在同時間皆進行運作，因而沒有減低整體資料傳輸速率。同理，若三維隨機存取記憶體RM之資料存取路徑組DAPS1或DAPS2或DAPS4發生錯誤，亦可依上述方式處理。
第4圖之實施例係以4個記憶體陣列(記憶體陣列MA1、MA2、MA3、MA4)、4個資料存取路徑組(資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4)為例作說明。然而，在一實施例中，記憶體陣列之數量可以是K個，資料存取路徑組之數量可以是M個，K與M皆為大於1的自然數。各個容錯存取配置中，資料存取路徑組之其中μ個被開啟，以存取ML1、ML2記憶體層之其中之一層的全部記憶體陣列，μ為0<μ<M的自然數。路徑控制單元110及記憶體控制單元130控制各個資料存取路徑組存取K/μ個記憶體陣列，其存取記憶體陣列順序或記憶體陣列內部位置順序可以與上述實施例之第3C圖不同。
請再參照第5圖，其繪示符合本案一實施例之三維隨機存取記憶體RM(其中N=4，M=4，K=4)的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4之其中之二發生錯誤時，記憶 體層ML1、ML2、ML3、ML4分別採用容錯存取配置C111、C101、C100、C110之運作示意圖。當三維隨機存取記憶體RM的資料存取路徑組DAPS1、DAPS3發生錯誤而使記憶體層ML1、ML2無法以常態存取配置C001來正常存取資料時，記憶體層ML1、ML2、ML3、ML4可以分別透過容錯存取配置C111、C101、C100、C110來進行存取。如第5圖右上方所示，記憶體層ML1採取容錯存取配置C111，連接到該層的資料存取路徑組DAPS4被開啟，且路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS4依照位址順序來依序存取4個記憶體陣列MA4、MA3、MA2、MA1。因此，記憶體層ML1的所有記憶體陣列MA1、MA2、MA3、MA4均可被存取。
如第5圖左上方所示，記憶體層ML2採取容錯存取配置C101，連接到該層的資料存取路徑組DAPS2被開啟，且路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS2依照位址順序來依序存取4個記憶體陣列MA2、MA1、MA4、MA3。因此，記憶體層ML2的所有記憶體陣列MA1、MA2、MA3、MA4均可被存取。
請參照第5圖，其所出現的瑕疵雖然會對記憶體層ML1造成其資料存取路徑組DAPS1發生錯誤，但是對於記憶體層ML3的資料存取路徑組DAPS1卻不受到其影響，仍然能正常進行資料存取。因此，如第5圖右下方所示，記憶體層ML3採取容錯存取配置C100，連接到該層的資料存取路徑組DAPS1被開 啟，且路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS1依照位址順序來依序存取4個記憶體陣列MA1、MA2、MA3、MA4。因此，記憶體層ML3的所有記憶體陣列MA1、MA2、MA3、MA4均可被存取。
請參照第5圖，其所出現的瑕疵雖然會對記憶體層ML1、ML2造成其資料存取路徑組DAPS3發生錯誤，但是對於記憶體層ML4的資料存取路徑組DAPS3卻不受到其影響，仍然能正常進行資料存取。因此，如第5圖左下方所示，記憶體層ML4採取容錯存取配置C110，連接到該層的資料存取路徑組DAPS3被開啟，且路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS3依照位址順序來依序存取4個記憶體陣列MA3、MA4、MA1、MA2。因此，記憶體層ML4的所有記憶體陣列MA1、MA2、MA3、MA4均可被存取。
因此，透過上述方式，即使因為三維隨機存取記憶體RM之資料存取路徑組DAPS1、DAPS3發生錯誤，仍可正常存取記憶體層ML1、ML2、ML3、ML4的所有資料，而無須額外配置任何的冗餘穿矽孔路徑。此外，在同一時間，4層記憶體層ML1、ML2、ML3、ML4分別被資料存取路徑組DAPS4、DAPS2、DAPS1、DAPS3存取，並且所有的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4在同時間皆進行運作，因而沒有減低整體資料傳輸速率。同理，若三維隨機存取記憶體RM之資料存取路徑組DAPS2、DAPS4(或資料存取路徑組DAPS1、DAPS2、或 資料存取路徑組DAPS1、DAPS3、或資料存取路徑組DAPS1、DAPS4、或資料存取路徑組DAPS2、DAPS3、或資料存取路徑組DAPS3、DAPS4)發生錯誤，亦可依上述方式處理。
上述第5圖之實施例係以4個記憶體陣列(記憶體陣列MA1、MA2、MA3、MA4)、4個資料存取路徑組(資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4)為例作說明。然而，在一實施例中，記憶體陣列之數量可以是K個，資料存取路徑組之數量可以是M個，K與M皆為大於1的自然數。各個容錯存取配置中，資料存取路徑組之其中μ個被開啟，以存取4個記憶體層之其中之一層的全部記憶體陣列，μ為0<μ<M的自然數。路徑控制單元110及記憶體控制單元130控制各個資料存取路徑組存取K/μ個記憶體陣列，其存取記憶體陣列順序或記憶體陣列內部位置順序可以與上述實施例之第3C圖不同。
請再參照第6圖，其繪示符合本案一實施例之三維隨機存取記憶體RM(其中N=4，M=4，K=4)的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4之其中之二發生錯誤時，記憶體層ML1、ML4分別採用容錯存取配置C011、C010之運作示意圖。當三維隨機存取記憶體RM的資料存取路徑組DAPS1、DAPS3發生錯誤而使記憶體層ML1、ML2無法以常態存取配置C001來正常存取資料時，記憶體層ML1、ML4可以分別透過容錯存取配置C011、C010來進行存取。如第6圖右上方所示，記憶體層ML1採取容錯存取配置C011，連接到該層的資料存取路徑組DAPS2、 DAPS4被開啟，且路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS2依照位址順序來依序存取2個記憶體陣列MA2、MA1。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS4依照位址順序來依序存取2個記憶體陣列MA4、MA3。因此，記憶體層ML1的所有記憶體陣列MA1、MA2、MA3、MA4均可被存取。
請參照第6圖，其所出現的瑕疵雖然會對記憶體層ML1造成其資料存取路徑組DAPS1、DAPS3發生錯誤以及對記憶體層ML2造成其資料存取路徑組DAPS3發生錯誤，但是對於記憶體層ML4的資料存取路徑組DAPS1、DAPS3卻不受到其影響，仍然能正常進行資料存取。因此，如第6圖左下方所示，記憶體層ML4採取容錯存取配置C010，連接到該層的資料存取路徑組DAPS1、DAPS3被開啟，且路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS1依照位址順序來依序存取2個記憶體陣列MA1、MA2。路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS3依照位址順序來依序存取2個記憶體陣列MA3、MA4。因此，記憶體層ML4的所有記憶體陣列MA1、MA2、MA3、MA4也均可被存取。
因此，透過上述方式，即使因為三維隨機存取記憶體RM之資料存取路徑組DAPS1、DAPS3發生錯誤，仍可正常存取記憶體層ML1、ML4的所有資料，而無須額外配置任何的冗餘穿矽孔路徑。此外，在同一時間，兩層記憶體層ML1、ML4分別 被資料存取路徑組DAPS2、DAPS4與資料存取路徑組DAPS1、DAPS3存取，並且所有的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4在同時間皆進行運作，而沒有減低資料傳輸量。相較於第5圖之實施方式，第6圖的實施方式可以提高單一記憶體層的傳輸速度。同理，若三維隨機存取記憶體RM之資料存取路徑組DAPS2、DAPS4(或資料存取路徑組DAPS1、DAPS2、或資料存取路徑組DAPS1、DAPS3、或資料存取路徑組DAPS1、DAPS4、或資料存取路徑組DAPS2、DAPS3、或資料存取路徑組DAPS3、DAPS4)發生錯誤，亦可依上述方式處理。
上述第6圖之實施例係以4個記憶體陣列(記憶體陣列MA1、MA2、MA3、MA4)、4個資料存取路徑組(資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4)為例作說明。然而，在一實施例中，記憶體陣列之數量可以是K個，資料存取路徑組之數量可以是M個，K與M皆為大於1的自然數。各個容錯存取配置中，資料存取路徑組之其中μ個被開啟，以存取4個記憶體層之其中之一層的全部記憶體陣列，μ為0<μ<M的自然數。路徑控制單元110及記憶體控制單元130控制各個資料存取路徑組存取K/μ個記憶體陣列，其存取記憶體陣列順序或記憶體陣列內部位置順序可以與上述實施例之第3C圖不同。
請再參照第7圖，其繪示符合本案一實施例之三維隨機存取記憶體RM(其中N=4，M=4，K=4)的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4之其中之二發生錯誤時，記憶 體層ML2、ML3分別採用容錯存取配置C011、C010之運作示意圖。當三維隨機存取記憶體RM的資料存取路徑組DAPS1、DAPS3發生錯誤而使記憶體層ML1、ML2無法以常態存取配置C001來正常存取資料時，記憶體層ML2、ML3可以分別透過容錯存取配置C011、C010來進行存取。如第7圖左上方所示，記憶體層ML2採取容錯存取配置C011，連接到該層的資料存取路徑組DAPS2、DAPS4被開啟，且路徑控制單元110及記憶體控制單元130控制資料存取路徑組DAPS2依照位址順序來依序存取2個記憶體陣列MA2、MA1。資料存取路徑組DAPS4依照位址順序來依序存取2個記憶體陣列MA4、MA3。因此，記憶體層ML2的所有記憶體陣列MA1、MA2、MA3、MA4均可被存取。
請參照第7圖，其所出現的瑕疵雖然會對記憶體層ML1造成其資料存取路徑組DAPS1、DAPS3發生錯誤以及對記憶體層ML2造成其資料存取路徑組DAPS3發生錯誤，但是對於記憶體層ML3的資料存取路徑組DAPS1、DAPS3卻不受到其影響，仍然能正常進行資料存取。因此，如第7圖右下方所示，記憶體層ML3採取容錯存取配置C010，連接到該層的資料存取路徑組DAPS1、DAPS3被開啟，且資料存取路徑組DAPS1依照位址順序來依序存取2個記憶體陣列MA1、MA2。資料存取路徑組DAPS3依照位址順序來依序存取2個記憶體陣列MA3、MA4。因此，記憶體層ML3的所有記憶體陣列MA1、MA2、MA3、MA4也均可被存取。
因此，透過上述方式，即使三維隨機存取記憶體RM之資料存取路徑組DAPS1、DAPS3發生錯誤，仍可正常存取記憶體層ML2、ML3的所有資料，而無須額外配置任何的冗餘穿矽孔路徑。此外，在同一時間，兩層記憶體層ML2、ML3分別被資料存取路徑組DAPS2、DAPS4與資料存取路徑組DAPS1、DAPS3存取，並且所有的資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4在同時間皆進行運作，而沒有減低資料傳輸量。同理，若三維隨機存取記憶體RM之資料存取路徑組DAPS2、DAPS4(或資料存取路徑組DAPS1、DAPS2、或資料存取路徑組DAPS1、DAPS3、或資料存取路徑組DAPS1、DAPS4、或資料存取路徑組DAPS2、DAPS3、或資料存取路徑組DAPS3、DAPS4)發生錯誤，亦可依上述方式處理。
上述第7圖之實施例係以4個記憶體陣列(記憶體陣列MA1、MA2、MA3、MA4)、4個資料存取路徑組(資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4)為例作說明。然而，在一實施例中，記憶體陣列之數量可以是K個，資料存取路徑組之數量可以是M個，K與M皆為大於1的自然數。各個容錯存取配置中，資料存取路徑組之其中μ個被開啟，以存取4個記憶體層之其中之一層的全部記憶體陣列，μ為0<μ<M的自然數。路徑控制單元110及記憶體控制單元130控制各個資料存取路徑組存取K/μ個記憶體陣列，其存取記憶體陣列順序或記憶體陣列內部位置順序可以與上述實施例之第3C圖不同。
且在另一實施例中，第6圖與第7圖之實施方式可以交錯執行。也就是說，在一單位時間內，執行第6圖之實施方式，以存取記憶體層ML1、ML4；在下一單位時間內，執行第7圖之實施方式，以存取記憶體層ML2、ML3。如此一來，每一記憶體層ML1、ML2、ML3、ML4均可被存取，且單一記憶體層ML1、ML2、ML3、ML4藉上述方式進行存取時，與第5圖之實施方式相比，各記憶體層可以較快的速率進行存取。
上述實施例係以4個記憶體陣列(記憶體陣列MA1、MA2、MA3、MA4)、4個資料存取路徑組(資料存取路徑組DAPS1、DAPS2、DAPS3、DAPS4)為例作說明。然而，在一實施例中，記憶體陣列之數量可以是K個，資料存取路徑組之數量可以是M個，K與M皆為大於1的自然數。路徑控制單元110及記憶體控制單元130控制各個容錯存取配置中，資料存取路徑組之其中μ被開啟，以存取4個記憶體層之其中之一層的全部記憶體陣列，μ為0<μ<M的自然數。各個資料存取路徑組存取K/μ個記憶體陣列，其存取記憶體陣列順序或記憶體陣列內部位置順序可以與上述實施例之第3C圖不同。
此外，上述實施例係以同時存取2層記憶體層(例如記憶體層ML1、ML4或記憶體層ML2、ML3)、或同時存取4層記憶體層(例如記憶體層ML1、ML2、ML3、ML4)為例作說明。然而，在一實施例中，在同一時間，記憶體層之其中i層可以同時被資料存取路徑組存取，i為2a，a為自然數。
綜上所述，雖然本發明已以實施範例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧錯誤容忍穿矽孔介面
110‧‧‧路徑控制單元
120‧‧‧處理單元
130‧‧‧記憶體控制單元
140‧‧‧選擇單元
DAPS1、DAPS2、DAPSM‧‧‧資料存取路徑組
MA1、MA2、MAK‧‧‧記憶體陣列
S1‧‧‧控制訊號

Claims (20)

  1. 一種錯誤容忍穿矽孔介面，存在於一三維隨機存取記憶體之複數個記憶體層中，該三維隨機存取記憶體包括N個記憶體層及M個資料存取路徑組(data access path sets,DAPS’s)，各該記憶體層包括K個記憶體陣列，各該資料存取路徑組包括複數個穿矽孔路徑(through silicon via paths,TSV paths)，該些穿矽孔路徑連接該些記憶體層，該錯誤容忍穿矽孔介面包括：一路徑控制單元，用以檢測並控制該些資料存取路徑組；以及一處理單元，當該些資料存取路徑組之其中之一發生錯誤時，該處理單元提供至少二容錯存取配置(fault-tolerance access configurations)，該些容錯存取配置不同，於各該容錯存取配置中，該些資料存取路徑組之其中μ個被開啟，以存取該些記憶體層之其中之一層的全部記憶體陣列，0<μ<M。
  2. 如申請專利範圍第1項所述之錯誤容忍穿矽孔介面，更包括：一記憶體控制單元，於該些容錯存取配置之其中之一，該路徑控制單元及該記憶體控制單元控制各該資料存取路徑組存取所在記憶體層之該些記憶體陣列之其中K/μ個。
  3. 如申請專利範圍第1項所述之錯誤容忍穿矽孔介面，更包括：一記憶體控制單元，於該些容錯存取配置之其中之一，該路 徑控制單元及該記憶體控制單元控制各該資料存取路徑組存取所在記憶體層之該些記憶體陣列之其中之二。
  4. 如申請專利範圍第1項所述之錯誤容忍穿矽孔介面，更包括：一記憶體控制單元，於該些容錯存取配置之其中之一，該路徑控制單元及該記憶體控制單元控制各該資料存取路徑組存取所在記憶體層之全部記憶體陣列。
  5. 如申請專利範圍第1項所述之錯誤容忍穿矽孔介面，其中於該些容錯存取配置之其中之一，該路徑控制單元開啟所在記憶體層之該些資料存取路徑組之其中之二。
  6. 如申請專利範圍第1項所述之錯誤容忍穿矽孔介面，其中於該些容錯存取配置之其中之一，該路徑控制單元開啟所在記憶體層之該些資料存取路徑之其中之一。
  7. 如申請專利範圍第1項所述之錯誤容忍穿矽孔介面，更包括：一記憶體控制單元，在同一時間，存在於各該記憶體層之各該記憶體控制單元控制三維隨機存取記憶體的該些記憶體層之其中i層被該些資料存取路徑組存取，i為2a，a為自然數。
  8. 如申請專利範圍第1項所述之錯誤容忍穿矽孔介面，更包括：一記憶體控制單元，在同一時間，存在於各該記憶體層之各該記憶體控制單元控制三維隨機存取記憶體的該些記憶體層之 其中二層被該些資料存取路徑組存取。
  9. 如申請專利範圍第1項所述之錯誤容忍穿矽孔介面，更包括：一記憶體控制單元，在同一時間，存在於各該記憶體層之各該記憶體控制單元控制三維隨機存取記憶體的該些記憶體層之其中四層被該些資料存取路徑組存取。
  10. 一種錯誤容忍穿矽孔介面之控制方法，包括：提供一三維隨機存取記憶體，該三維隨機存取記憶體包括N個記憶體層及M個資料存取路徑組(data access path sets,DAPS’s)，各該記憶體層包括K個記憶體陣列，各該資料存取路徑組包括複數個穿矽孔路徑(through silicon via paths,TSV paths)，該些穿矽孔路徑連接該些記憶體層，該錯誤容忍穿矽孔介面存在於各該記憶體層之中；以及提供至少二容錯存取配置(fault-tolerance access configurations)，該些容錯存取配置不同，於各該容錯存取配置中，該些資料存取路徑組之其中μ個被開啟，以存取該些記憶體層之其中之一層的全部記憶體陣列，0<μ<M。
  11. 如申請專利範圍第10項所述之錯誤容忍穿矽孔介面之控制方法，其中於該些容錯存取配置之其中之一，各該資料存取路徑組存取所在記憶體層之該些記憶體陣列之其中K/μ個。
  12. 如申請專利範圍第10項所述之錯誤容忍穿矽孔介面之控制方法，其中於該些容錯存取配置之其中之一，各該資料存取 路徑組存取所在記憶體層之該些記憶體陣列之其中之二。
  13. 如申請專利範圍第10項所述之錯誤容忍穿矽孔介面之控制方法，其中於該些容錯存取配置之其中之一，各該資料存取路徑組存取所在記憶體層之全部記憶體陣列。
  14. 如申請專利範圍第10項所述之錯誤容忍穿矽孔介面之控制方法，其中於該些容錯存取配置之其中之一，所在記憶體層之該些資料存取路徑組之其中之二被開啟。
  15. 如申請專利範圍第10項所述之錯誤容忍穿矽孔介面之控制方法，其中於該些容錯存取配置之其中之一，所在記憶體層之該些資料存取路徑之其中之一被開啟。
  16. 如申請專利範圍第10項所述之錯誤容忍穿矽孔介面之控制方法，其中在同一時間，三維隨機存取記憶體的該些記憶體層之其中i層被該些資料存取路徑組存取，i為2a，a為自然數。
  17. 如申請專利範圍第10項所述之錯誤容忍穿矽孔介面之控制方法，其中在同一時間，三維隨機存取記憶體的該些記憶體層之其中二層被該些資料存取路徑組存取。
  18. 如申請專利範圍第10項所述之錯誤容忍穿矽孔介面之控制方法，其中在同一時間，三維隨機存取記憶體的該些記憶體層之其中四層被該些資料存取路徑組存取。
  19. 如申請專利範圍第10項所述之錯誤容忍穿矽孔介面控制方法，更包括：以3位元之一控制訊號來作選取6個容錯存取配置。
  20. 一種錯誤容忍穿矽孔介面之控制方法，包括：提供一三維隨機存取記憶體，該三維隨機存取記憶體包括N個記憶體層及M個資料存取路徑組(data access path sets,DAPS’s)，各該記憶體層包括K個記憶體陣列，各該資料存取路徑組包括複數個穿矽孔路徑(through silicon via paths,TSV paths)，該些穿矽孔路徑連接該些記憶體層；以及提供至少二容錯存取配置(fault-tolerance access configurations)，該些容錯存取配置以不同的位址排列方式存取該些記憶體陣列。
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