TW201525494A - 測試兼具容錯矽穿通道裝置 - Google Patents

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Abstract

一種測試兼具容錯矽穿通道裝置，係包括一包含數個堆疊晶片之三維晶片、一配置於該數個堆疊晶片之間之矽穿通道結構、一設置於該數個堆疊晶片中之正常邏輯功能電路、及一設置於該數個堆疊晶片中之三維晶片測試邏輯電路所構成。藉此，本發明將測試矽穿通道（Test Through-Silicon-Via, Test TSV）在正常運作模式（Normal Mode）下當作備用矽穿通道（Redundant TSV），反之在測試模式（Scan Mode）下仍為測試矽穿通道，藉由此概念為基礎來提出本發明之架構，可以明顯降低備用矽穿通道之使用量也降低晶片之生產成本。

Description

測試兼具容錯矽穿通道裝置
本發明係有關於一種測試兼具容錯矽穿通道裝 置，尤指涉及一種利用測試穿通道擔任備用矽穿通道訊號修復裝置，特別係指可減少備用矽穿通道數量以及避免晶片面積增加而提高成本之測試兼具容錯矽穿通道裝置。
隨著製程技術與晶片功能之提升，三維晶片（3D-IC）透過矽穿通道（Through Silicon Via, TSV）連接堆疊晶片（stacked ICs），提供較短之繞線以及較高之電晶體單位密度。三維晶片也提供異質整合使得系統晶片（System-on-Chip, SoC）具有更多之整合彈性以及選擇。
矽穿通道技術提供堆疊晶片間之訊號傳遞，其同時也是一項重要之設計議題。由於矽穿通道技術在製程與晶片堆疊中可能會發生不良矽穿通道，導致此矽穿通道無法正常傳遞訊號而造成三維晶片良率下降，並且提高製程花費。
為了提升三維晶片良率，Michel J. Abou-Khalil等人於2011年所申請美國專利案US 20120190133，其提出一種測試矽穿通道是否不良以及修復概念；以及Lung等人於2011年提出之方法（Chiao-Ling Lung, Yu-Shih Su, Shih-Hsiu Huang, Yiyu Shi and Shih- Chieh Chang, “Fault-tolerant 3D clock network,” Design Automation Conference (DAC), 2011 48th, pp.645-651, 2011）係使用三維晶片時脈樹（Clock Tree），其利用每層晶片之預鍵測試（Pre-Bond Testing）繞線來取代不良矽穿通道之時脈樹繞線部分而達到修復目的。惟上述習知技術皆無提出利用備用矽穿通道（Redundant TSV）來修復其架構之概念。而Hsieh、Ye、Wu、Kang、Loi及Miyakawa等人於2007～2012年期間提出之文獻（Ang-Chih Hsieh, TingTing Hwang, “TSV Redundancy: Architecture and Design Issues in 3-D IC,” Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, vol.20, no.4, pp.711-722, April 2012；ngming Ye and Krishnendu Chakrabarty, “TSV Open Defects in 3D Integrated Circuits: Characterization, Test, and Optimal Spare Allocation,” Design Automation Conference, pp.1024-1030, 2012；Cheng-Wen Wu, Shyue-Kun Lu and Jin-Fu Li, “On Test and Repair of 3D Random Access Memory,” Design Automation Conference, 2012 17th Asia and South Pacific (ASP-DAC), pp.744-749, 2012；U. Kang , H.-J. Chung , S. Heo , S.-H. Ahn , H. Lee , S.-H. Cha , J. Ahn , D. Kwon , J. H. Kim , J.-W. Lee , H.-S. Joo , W.-S. Kim , H.-K. Kim , E.-M. Lee , S.-R. Kim , K.-H. Ma , D.-H. Jang , N.-S. Kim , M.-S. Choi , S.-J. Oh , J.-B. Lee , T.-K. Jung , J.-H. Yoo and C. Kim, "8 Gb 3D DDR3 DRAM using through-silicon-via technology", ISSCC Dig. Tech. Papers, pp. 130-131, 2009；I. Loi , S. Mitra , T. H. Lee , S. Fujita and L. Benini, "A low-overhead fault tolerance scheme for TSV-based 3D network on chip links", Proc. ICCAD, 2008；以及N. Miyakawa , T. Maebashi , N. Nakamura , S. Nakayama , E. Hashimoto and S. Toyoda New Multi-Layer Stacking Technology and Trial Manufacture 2007, Honda Research Institute Japan Co. Ltd）及專利（US 2010029560；US 8339879 B2；以及US 20120194228）等內容中雖有提及備用矽穿通道之技術，然其所提出之備用矽穿通道架構係增加額外之訊號修復裝置來達到提升矽穿通道製程良率之目的，其中Heish、Kang、Loi及Miyakawa等人提出利用額外矽穿通道取代不良之矽穿通道來完成修復訊號異常，其主要方式為增加額外矽穿通道，藉由電路控制將不良矽穿通道之訊號取代為額外矽穿通道之訊號，例如：雙晶結構（Twins Structure）、開關盒（Switch Box）與網路晶片（Network-on-Chip, NoC）等。然而，由於矽穿通道占用晶片面積較邏輯閘龐大，會導致晶片需要額外之面積放置額外矽穿通道，使得在提升良率之同時，也將增加晶片面積與矽穿通道數量，造成產品成本提高。
此外，Or-Bach, Zvi等人於2013年所申請美國專利案US 8405420與US 8362800 B2，提出使用可配置修復架構（Field Repair）取代不良矽穿通道部分，然此方式並無揭露備用矽穿通道概念；而Hsin-Chi Lai等人於2013年所申請美國專利案US 20130093454，係提出測試矽穿通道是否不良以及修復矽穿通道，然其並無揭露利用測試矽穿通道（Test TSV）擔任備用矽穿通道訊號修復裝置之功能。
另外，相關前案TW201248777及US20120248438係揭露一種「貫矽導孔的容錯單元與方法」，在正常操作狀態下且貫矽導孔結構TSV1～TSVn有效時，開關模組不連接該測試路徑與節點N21 ～N2n ；在正常操作狀態下且貫矽導孔結構TSVi失效時，開關模組將節點N2i連接至其他第二節點中至少一者；而在測試狀態下，開關模組將該測試路徑連接至節點N21 ～N2n 。此前案不需增加額外之TSV，即可使用容錯單元將失效TSV之訊號使用測試路徑修復以達到容錯功能，且具有開關模組切換TSV之測試模式及一般模式。然而，此前案僅可修復CLK訊號，並且，此前案係藉由二維晶片中時脈樹之多餘線段（redundant wire）做訊號修復之路徑；故，ㄧ般習用者係無法符合使用者於實際使用時 達成使用測試TSV做為備用TSV以修復TSV所有種類之訊號之所需。
本發明之主要目的係在於，克服習知技藝所遭遇之上述問題並提供一種 利用測試穿通道擔任備用矽穿通道訊號修復裝置，可減少備用矽穿通道數量以及避免晶片面積增加而提高成本之測試兼具容錯矽穿通道裝置。
為達以上之目的，本發明係一種測試兼具容錯矽穿通道裝置，係包括：一三維晶片，包含一第一晶片及一堆疊於該第一晶片上之第二晶片；一矽穿通道結構，其配置於該第一晶片與該第二晶片之間，用以提供該三維晶片傳遞該第一、二晶片之間之訊號，該矽穿通道結構包含數個矽穿通道及一測試矽穿通道，每一矽穿通道於其輸入端與輸出端係設置一第一多工器與一第二多工器，而該測試矽穿通道於其輸入端與輸出端則設置一第三多工器與一解多工器，當任一矽穿通道發生不良時，該測試矽穿通道係可作為備用矽穿通道（Redundant TSV）使用，以修復不良矽穿通道之訊號；一正常邏輯功能電路（Normal Logic Function Circuit），其設置於該第一、二晶片中並連接該些矽穿通道及其第一、二多工器，用以經由該些矽穿通道傳遞訊號；以及一正常邏輯功能電路（Normal Logic Function Circuit），其設置於該第一、二晶片中並連接該些矽穿通道及其第三多工器與解多工器，用以經由該些矽穿通道傳遞訊號；以及
於本發明上述實施例中，該測試矽穿通道提供該三維晶片在一測試模式（Scan Mode）下，調整該第三多工器與該解多工器之選擇訊號為0，俾於該第一、二晶片之間傳遞測試資料以及輸出測試結果。
於本發明上述實施例中，當無不良矽穿通道發生時，調整該第一多工器與該第二多工器之選擇訊號為0，俾使該第一、二晶片之間之所有訊號皆沿原路徑之矽穿通道傳遞。
於本發明上述實施例中，當有不良矽穿通道發生時，調整該第一～三多工器與該解多工器之選擇訊號為1，使該第一、二晶片之間之所有訊號皆位移至相鄰之矽穿通道，包含該不良矽穿通道之訊號移至其他矽穿通道傳遞，而該測試矽穿通道則作為備用矽穿通道提供來自與其相鄰之矽穿通道之訊號之位移使用，俾使所有訊號傳遞皆正常運行。
於本發明上述實施例中，每一第一多工器之共同端係耦接至每一矽穿通道之輸入端。
於本發明上述實施例中，該第三多工器之共同端係耦接至該測試矽穿通道之輸入端。
於本發明上述實施例中，該解多工器之共同端係耦接至該測試矽穿通道之輸出端。
於本發明上述實施例中，每一第二多工器之選擇端係耦接至每一矽穿通道之輸出端。
１‧‧‧三維晶片
１１‧‧‧第一晶片
１２‧‧‧第二晶片
２‧‧‧矽穿通道結構
２１～２４‧‧‧矽穿通道
２１２～２１４‧‧‧第一多工器
２２１～２２４‧‧‧第二多工器
２５‧‧‧測試矽穿通道
２１５‧‧‧第三多工器
２２５‧‧‧解多工器
３‧‧‧正常邏輯功能電路
４‧‧‧三維晶片測試邏輯電路
第１圖，係本發明之架構示意圖。
第２圖，係本發明於測試模式下之使用態樣示意圖。
第３圖，係本發明於正常運行下之使用態樣示意圖。
第４圖，係本發明於發生不良矽穿通道下之使用態樣示意圖。
請參閱『第１圖～第４圖』所示，係分別為本發明之架構示意圖、本發明於測試模式下之使用態樣示意圖、本發明於正常運行下之使用態樣示意圖、及本發明於發生不良矽穿通道下之使用態樣示意圖。如圖所示：本發明係一種測試兼具容錯矽穿通道裝置，係利用三維晶片測試架構之測試矽穿通道（Test Through-Silicon-Via, Test TSV）作為備用矽穿通道（Redundant Through-Silicon-Via, Redundant TSV）來做修復三維晶片之訊號。本發明所提之測試兼具容錯矽穿通道裝置，如第１圖所示，係包括一三維晶片（ 3D-IC）１、一矽穿通道（ Through Silicon Via, TSV）結構２、一正常邏輯功能電路（Normal Logic Function Circuit）３、及一三維晶片測試邏輯電路（3-D IC Test Logic Circuit）４所構成。
上述所提之三維晶片１包含數個堆疊晶片，於本實施例中，以兩堆疊晶片為例，包含一第一晶片１１及一堆疊於該第一晶片１１上之第二晶片１２。
該矽穿通道結構２係配置於該第一晶片１１與該第二晶片１２之間，用以提供該三維晶片１傳遞該第一、二晶片１１、１２之間之訊號。該矽穿通道結構２包含數個矽穿通道２１～２４及一測試矽穿通道２５，該矽穿通道２２～２４於其輸入端係設置一第一多工器２１２～２１４，該第一多工器２１２～２１４係以共同端耦接至該矽穿通道２２～２４之輸入端，而該矽穿通道２１～２４於其輸出端係設置一第二多工器２２１～２２４，該第二多工器２２１～２２４係以選擇端耦接至該矽穿通道２１～２４之輸出端；該測試矽穿通道２５於其輸入端與輸出端係設置一第三多工器２１５與一解多工器２２５，該第三多工器２１５係以共同端耦接至該測試矽穿通道２５之輸入端，而該解多工器２２５係以共同端耦接至該測試矽穿通道２５之輸出端，當任一矽穿通道２１～２４發生不良時，該測試矽穿通道２５係可作為備用矽穿通道使用，以修復不良矽穿通道之訊號。
該正常邏輯功能電路３係設置於該第一、二晶片１１、１２中並連接該些矽穿通道２１～２４及其第一多工器２１２～２１４與第二多工器２２１～２２４，用以經由該些矽穿通道２１～２４傳遞訊號。
該三維晶片測試邏輯電路４係設置於該第一、二晶片１１、１２中並連接該測試矽穿通道２５及其第三多工器２１５與解多工器２２５，用以在該第一、二晶片１１、１２之間經由該測試矽穿通道２５傳遞測試資料以及輸出測試結果。如是，藉由上述揭露之結構構成一全新之測試兼具容錯矽穿通道裝置。
當運用時，於一具體實施例中，該測試矽穿通道２５提供該三維晶片１在一測試模式（Scan Mode）下，經由調整該第三多工器２１５與該解多工器２２５之選擇訊號為0，使該三維晶片１可透過該三維晶片測試邏輯電路４進行電路測試，並經由該測試矽穿通道２５於該第一、二晶片１１、１２之間正常傳遞測試資料以及輸出測試結果，如第２圖所示。當無發生不良之矽穿通道時，調整該第一多工器２１２～２１４與該第二多工器２２１～２２４之選擇訊號為0，該第三多工器２１５與該解多工器２２５則不作動，俾使該第一、二晶片１１、１２之間之所有訊號皆沿原路徑之矽穿通道２１～２４正常傳遞，如第３圖所示。當發生有不良之矽穿通道時，例如矽穿通道２１，調整該第一多工器２１２～２１４、該第二多工器２２１～２２４、該第三多工器２１５與該解多工器２２５之選擇訊號為1，使該第一、二晶片１１、１２之間之所有訊號皆位移至相鄰之矽穿通道，包含發生不良之矽穿通道２１其訊號移至該矽穿通道２２傳遞，而該測試矽穿通道２５則作為備用矽穿通道提供來自與其相鄰之矽穿通道之訊號之位移使用，亦即該矽穿通道２４之訊號則藉由此備用矽穿通道來傳遞，俾使所有訊號傳遞皆正常運行，以達到修復訊號之目的。
本發明進一步利用實驗來說明提出架構之目的實現。表一為分別使用備用矽穿通道與測試矽穿通道，其晶片面積之比較。在表一中，本發明利用不同之測試頻寬W（32-bits、48-bits、及64-bits），其結果可以觀察出使用測試矽穿通道分別在兩層與四層之架構中可減少3.4%與4.1%之晶片佔用面積，這是由於無須備用矽穿通道佔用之面積。表二為分別使用備用矽穿通道與測試矽穿通道，其測試繞線之長度比較，由於為了達到矽穿通道一定之良率，因此會放置備用矽穿通道使得測試矽穿通道將會放置於對測試繞線較差位置；由表二可以觀察到使用測試矽穿通道係可平均降低21.8%之測試繞線總長。
本發明係在三維晶片測試狀態時，以傳送測試資料所使用之矽穿通道，可用於修復晶片正常運作（Normal Mode）之不良矽穿通道。由於供測試使用之矽穿通道在晶片正常運作下沒有傳遞晶片訊號行為，因此，為了不增加晶片面積且能修復訊號異常矽穿通道，本發明係提出不需增加額外晶片面積且達到修復不良矽穿通道之架構，利用測試矽穿通道擔任備用矽穿通道訊號修復裝置之功能，透過供測試三維晶片之矽穿通道取代不良矽穿通道，使得不需要額外增加晶片面積以及提升晶片良率，明顯降低備用矽穿通道之使用量之外，亦達到晶片生產成本之降低。
綜上所述，本發明係一種測試兼具容錯矽穿通道裝置，可有效改善習用之種種缺點，提出不需增加額外晶片面積且達到修復不良矽穿通道之架構，利用測試矽穿通道擔任備用矽穿通道訊號修復裝置之功能，透過供測試三維晶片之矽穿通道取代不良矽穿通道，使得不需要額外增加晶片面積以及提升晶片良率，明顯降低備用矽穿通道之使用量之外，亦達到晶片生產成本之降低，進而使本發明之産生能更進步、更實用、更符合使用者之所須，確已符合發明專利申請之要件，爰依法提出專利申請。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
1‧‧‧三維晶片
11‧‧‧第一晶片
12‧‧‧第二晶片
2‧‧‧矽穿通道結構
21~24‧‧‧矽穿通道
212~214‧‧‧第一多工器
221~224‧‧‧第二多工器
25‧‧‧測試矽穿通道
215‧‧‧第三多工器
225‧‧‧解多工器
3‧‧‧正常邏輯功能電路
4‧‧‧三維晶片測試邏輯電路

Claims (8)

  1. 一種測試兼具容錯矽穿通道裝置，係包括：
    一三維晶片（3D-IC），包含一第一晶片及一堆疊於該第一晶片上之第二晶片；
    一矽穿通道（Through Silicon Via, TSV）結構，其配置於該第一晶片與該第二晶片之間，用以提供該三維晶片傳遞該第一、二晶片之間之訊號，該矽穿通道結構包含數個矽穿通道及一測試矽穿通道，每一矽穿通道於其輸入端與輸出端係設置一第一多工器與一第二多工器，而該測試矽穿通道於其輸入端與輸出端則設置一第三多工器與一解多工器，當任一矽穿通道發生不良時，該測試矽穿通道係可作為備用矽穿通道（Redundant TSV）使用，以修復不良矽穿通道之訊號；
    一正常邏輯功能電路（Normal Logic Function Circuit），其設置於該第一、二晶片中並連接該些矽穿通道及其第一、二多工器，用以經由該些矽穿通道傳遞訊號；以及
    一三維晶片測試邏輯電路（3-D IC Test Logic Circuit），其設置於該第一、二晶片中並連接該測試矽穿通道及其第三多工器與解多工器，用以在該第一、二晶片之間經由該測試矽穿通道傳遞測試資料以及輸出測試結果。
  2. 依申請專利範圍第１項所述之測試兼具容錯矽穿通道裝置，其中，該測試矽穿通道提供該三維晶片在一測試模式（Scan Mode）下，調整該第三多工器與該解多工器之選擇訊號為0，俾於該第一、二晶片之間傳遞測試資料以及輸出測試結果。
  3. 依申請專利範圍第１項所述之測試兼具容錯矽穿通道裝置，其中，當無不良矽穿通道發生時，調整該第一多工器與該第二多工器之選擇訊號為0，俾使該第一、二晶片之間之所有訊號皆沿原路徑之矽穿通道傳遞。
  4. 依申請專利範圍第１項所述之測試兼具容錯矽穿通道裝置，其中，當有不良矽穿通道發生時，調整該第一～三多工器與該解多工器之選擇訊號為1，使該第一、二晶片之間之所有訊號皆位移至相鄰之矽穿通道，包含該不良矽穿通道之訊號移至其他矽穿通道傳遞，而該測試矽穿通道則作為備用矽穿通道提供來自與其相鄰之矽穿通道之訊號之位移使用，俾使所有訊號傳遞皆正常運行。
  5. 依申請專利範圍第１項所述之測試兼具容錯矽穿通道裝置，其中，每一第一多工器之共同端係耦接至每一矽穿通道之輸入端。
  6. 依申請專利範圍第１項所述之測試兼具容錯矽穿通道裝置，其中，該第三多工器之共同端係耦接至該測試矽穿通道之輸入端。
  7. 依申請專利範圍第１項所述之測試兼具容錯矽穿通道裝置，其中，該解多工器之共同端係耦接至該測試矽穿通道之輸出端。
  8. 依申請專利範圍第１項所述之測試兼具容錯矽穿通道裝置，其中，每一第二多工器之選擇端係耦接至每一矽穿通道之輸出端。
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