CN209804604U - 三维集成电路芯片的修复系统 - Google Patents

Abstract

本实用新型提供一种三维集成电路芯片的修复系统，包括：贯孔模块、修复电路；所述贯孔模块包括多路贯孔电路，所述每路贯孔电路包括：逻辑与门，所述逻辑与门包括：第一端、第二端，所述第一端连接控制信号；所述第二端连接修复使能信号，所述逻辑与门的第三端接控制模块；所述控制模块的输入端还连接输入信号，所述输入信号变化；所述修复电路包括：逻辑与门，所述逻辑与门包括第一端、第二端，所述第一端和所述第二端连接修复使能信号，所述逻辑与门的第三端接控制模块，所述控制模块的输入端还连接冗余输入信号；冗余输入信号为稳定不变。本实用新型实现贯孔修复、降低冗余。

Description

三维集成电路芯片的修复系统

技术领域

本实用新型涉及集成电路设计技术领域，尤其涉及一种三维集成电路芯片的修复系统。

背景技术

随着SoC（系统集成芯片）的规模越来越大，3DIC（三维集成电路）由于其更高的密度、更高的传输速率及低功耗的优点逐渐受到人们的重视和研究，而硅通孔（ThroughSilicon Via，TSV）技术能够使芯片在三维方向堆叠的密度最大，使芯片之间的互连线最短、外形尺寸最小，能够有效地实现这种3DIC的层叠，制造出结构更复杂、性能更强大、更具成本效率的3DIC。

3DIC通常会存在数量非常大的TSV，例如，100个TSV，然而由于工艺跨度大等因素，良率问题一直是TSV封装方法的大问题。如图1（a）中所示，如果一个信号采用1个TSV传输，则3DIC的TSV良率为0。为了提高良率，很多设计采用多个TSV传输一个电学信号来保证芯片之间的连接性能良好。例如，如图1（b）中所示，一个信号采用3个TSV传输，假设单个TSV的良率为99.9%，则3DIC的TSV良率可以计算为(1-0.001^3)^100为99.9999%。然而该方法需要比较大的芯片面积来放置TSV，并且增加的TSV会使得信号的寄生负载变大。

实用新型内容

本实用新型的目的在于提供三维集成电路芯片的修复系统，解决现有技术中贯孔冗余，占用面积大的技术问题。

为了解决上述技术问题，本实用新型还提供一种三维集成电路芯片的贯孔修复系统，包括：

贯孔模块、修复电路；

所述贯孔模块包括多路贯孔电路，所述每路贯孔电路包括：逻辑与门，所述逻辑与门包括：第一端、第二端，所述第一端连接控制信号；所述第二端连接修复使能信号，所述逻辑与门的第三端接控制模块；所述控制模块的输入端还连接输入信号，所述输入信号变化；

所述修复电路包括：逻辑与门，所述逻辑与门包括第一端、第二端，所述第一端和所述第二端连接修复使能信号，所述逻辑与门的第三端接控制模块，所述控制模块的输入端还连接冗余输入信号；冗余输入信号为稳定不变。

可选的，所述贯孔模块的每路贯孔电路还包括：逻辑或门，所述逻辑或门的第一端连接于本支路逻辑与门的第三端，第二端连接于另一路贯孔电路中逻辑或门的第三端，本支路逻辑或门的第三端连接控制模块。

可选的，所述修复电路包括：逻辑或门，所述逻辑或门的第一端连接于本支路逻辑与门的第三端，第二端连接于一路贯孔电路中逻辑或门的第三端，本支路逻辑或门的第三端连接控制模块。

可选的，所述每路贯孔电路对应一贯孔，实现芯片之间电学信号的传输，贯孔为硅穿孔、非硅穿孔或采用混合键接方式形成。

可选的，所述修复电路对应于连接性能良好的冗余贯孔，用于替代连接性能不良的贯孔，冗余贯孔为硅穿孔、非硅穿孔或采用混合键接方式形成。

可选的，还包括：测试模块，所述测试模块用于测试每路贯孔电路对应的贯孔的连接性能。

可选的，还包括：存储器，所述存储器用于存储每路贯孔电路对应的贯孔的修复信息。

相对于现有技术，本实用新型的三维集成电路芯片的修复系统具有以下有益效果：

本实用新型中，提供至少一性能良好的冗余贯孔，通过测试模块测试贯孔的连接性能，存储对应的修复信息于存储器，芯片工作时，存储器基于所述修复信息产生控制信号，并通过逻辑运算，将无传输电学信号并且连接性能良好的冗余贯孔替代连接性能不良的贯孔，传输原电学信号，以实现贯孔修复、降低冗余。

附图说明

图1为现有技术中贯孔传输信号的示意图；

图2为本实用新型一实施例中三维集成电路芯片的结构示意图；

图3为本实用新型一实施例中三维集成电路芯片贯孔修复系统的示意图；

图4为本实用新型另一实施例中三维集成电路芯片贯孔修复系统的示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施的限制。

其次，本实用新型利用示意图进行详细描述，在详述本实用新型实施例时，为便于说明，所述示意图只是实例，其在此不应限制本实用新型保护的范围。

为使本实用新型的上述目的、特征和优点能够更为明显易懂，以下结合附图对本实用新型的三维集成电路的修复系统进行详细描述。

实施例一

本实用新型提供的三维集成电路芯片包括彼此连通的至少两层芯片，芯片之间采用贯孔传输电学信号，如图2中三维集成电路芯片包括芯片1和芯片2，芯片1和芯片2之间采用贯孔11传输电学信号（Signal），所述贯孔11可以为硅穿孔（Through Silicon Via，TSV）、非硅穿孔或采用混合键接（Hybrid Bonding）方式形成的贯孔，贯孔11包括分别位于芯片1和芯片2上的输入/输出模块（I/O）以及连通芯片1和芯片2的硅穿孔（TSV）。本实用新型中，同一电学信号对应于至少一贯孔。并且，提供至少一性能良好的冗余贯孔12，所述冗余贯孔12为硅穿孔（Through Silicon Via，TSV）、非硅穿孔或采用混合键接（Hybrid Bonding）方式形成的贯孔。本实施例中，冗余贯孔12包括分别位于芯片1和芯片2的输入/输出模块（I/O）以及连接连通芯片1和芯片2的硅穿孔（TSV）。应当理解，冗余贯孔12的数量可以为多个，并且冗余贯孔为连接性能良好的贯孔，多个冗余贯孔可以用于完成对多个不良贯孔的修复。

通过测试模块20测试贯孔11、冗余贯孔12的连接性能，测试多个贯孔11及冗余贯孔12的连接性能是否良好，判断是否存在连接性能不良的贯孔、不良贯孔的位置信息，形成修复信息，存储对应的修复信息于存储器30中。

于封装芯片工作时，存储器30基于所述修复信息产生控制信号，并通过逻辑运算，将无传输电学信号并且连接性能良好的冗余贯孔12替代连接性能不良的贯孔，传输该连接性能不良的贯孔传输的原电学信号，以实现贯孔修复、降低冗余。

具体的，参考图3所示，提供贯孔模块50，芯片1中采用贯孔模块50传输电学信号DQ<3.0>，所述贯孔模块50包括多路贯孔电路，所述每路贯孔电路对应连接一贯孔，所述每路贯孔电路包括逻辑与门51和控制模块52，所述逻辑与门51包括：第一端、第二端，所述第一端连接控制信号rep<3.0>中的一路信号；所述第二端连接修复使能信号EN_Red，所述逻辑与门51的第三端接控制模块52，所述控制模块52的输入端还连接输入信号DQ<3.0>中的两路信号，所述输入信号DQ<3.0>为芯片1和芯片2中间传输的电学信号，并且输入信号DQ<3.0>为变化的信号。

进一步的，提供修复电路40，所述修复电路40连接于性能良好的贯孔，该性能良好的贯孔作为用于替换的冗余贯孔，提供修复使能信号于所述修复电路40，进行逻辑运算控制贯孔的替换。继续参考图4所示，所述修复电路40包括逻辑与门41和控制模块42，所述逻辑与门41包括第一端、第二端，所述第一端和所述第二端均连接修复使能信号EN_Red，所述逻辑与门41的第三端接控制模块42，所述控制模块42的输入端还连接冗余输入信号DQ_r，且冗余输入信号DQ_r为稳定不变。

测试模块20对贯孔进行测试，确定是否存在不良贯孔及不良贯孔的位置，存储器根据对应的位置信号生成对应的控制信号rep<3.0>，在封装芯片工作时，贯孔模块50读取控制信号rep<3.0>，并根据存储器30输出的控制信号rep<3.0>进行逻辑运算，以及修复使能信号EN_red，将冗余贯孔替代不良贯孔，其逻辑运算表格如下：

当存在不良贯孔时，修复使能信号有效，贯孔模块根据控制信号确定需要修复的贯孔，根据逻辑运算完成替换。当不存在不良贯孔（None）时，修复使能信号无效，不进行修复。最终，通过贯孔模块及修复电路将输入信号DQ<3.0>传输到对应支路上的TSV_PAD，由该TSV_PAD传输至芯片2的输入/输出模块（I/O）上，完成信号传输。

本实施例中还提供一种三维集成电路芯片的贯孔修复系统，该修复系统包括：贯孔模块50、修复电路40。

参考图3所示，所述贯孔模块50包括多路贯孔电路，所述每路贯孔电路包括：逻辑与门51和控制模块52，所述逻辑与门51包括：第一端、第二端，所述第一端连接控制信号；所述第二端连接修复使能信号，所述逻辑与门51的第三端接控制模块52；所述控制模块52的输入端还连接输入信号，所述输入信号变化。

所述修复电路40包括：逻辑与门41和控制模块42，所述逻辑与门41包括第一端、第二端，所述第一端和所述第二端连接修复使能信号，所述逻辑与门41的第三端接控制模块42，所述控制模块42的输入端还连接冗余输入信号；冗余输入信号为稳定不变。

实施例二

本实施例提供另一三维集成电路芯片的贯孔修复系统，该修复系统包括：贯孔模块50’、修复电路40’。

参考图4所示，所述贯孔模块50’包括多路贯孔电路，所述每路贯孔电路包括：逻辑与门51’、控制模块52’及逻辑或门53’，所述逻辑与门51’包括：第一端、第二端，所述第一端连接控制信号rep<3.0>；所述第二端连接修复使能信号，所述逻辑与门51的第三端接逻辑或门52’的一输入端；所述逻辑或门53’的第一端连接于本支路逻辑与门51的第三端，第二端连接于另一路贯孔电路中逻辑或门53’的第三端（输出端），本支路逻辑或门53’的第三端连接控制模块52’；所述控制模块52’的输入端还连接输入信号DQ<3.0>，所述输入信号变化。

所述修复电路40’包括逻辑与门41’、控制模块42’及逻辑或门43’，所述逻辑与门41’包括第一端、第二端，所述第一端和所述第二端连接修复使能信号，所述逻辑与门41’的第三端接逻辑或门43’的一输入端，所述逻辑或门43’的第一端连接于本支路逻辑与门41’的第三端，第二端连接于一路贯孔电路中逻辑或门43’的第三端（输出端），本支路逻辑或门43’的第三端连接控制模块42’，所述控制模块42’的输入端还连接冗余输入信号DQ_r，冗余输入信号为稳定不变。

贯孔模块50’用于根据存储器输出的控制信号rep<3.0>进行逻辑运算，并根据修复使能信号，将冗余贯孔替代不良贯孔，其逻辑运算表格如下：

综上所述，本实用新型中，提供至少一性能良好的冗余贯孔；通过测试模块测试贯孔的连接性能，存储对应的修复信息于存储器；于芯片工作时，存储器基于所述修复信息产生控制信号，并通过逻辑运算，将无传输电学信号并且连接性能良好的冗余贯孔替代连接性能不良的贯孔，传输原电学信号，以实现贯孔修复、降低冗余。

本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。

Claims (7)

1.一种三维集成电路芯片的修复系统，其特征在于，包括：

贯孔模块、修复电路；

所述贯孔模块包括多路贯孔电路，所述每路贯孔电路包括：逻辑与门，所述逻辑与门包括：第一端、第二端，所述第一端连接控制信号；所述第二端连接修复使能信号，所述逻辑与门的第三端接控制模块；所述控制模块的输入端还连接输入信号，所述输入信号变化；

所述修复电路包括：逻辑与门，所述逻辑与门包括第一端、第二端，所述第一端和所述第二端连接修复使能信号，所述逻辑与门的第三端接控制模块，所述控制模块的输入端还连接冗余输入信号；冗余输入信号为稳定不变。

2.根据权利要求1所述的三维集成电路芯片的修复系统，其特征在于，所述贯孔模块的每路贯孔电路还包括：逻辑或门，所述逻辑或门的第一端连接于本支路逻辑与门的第三端，第二端连接于另一路贯孔电路中逻辑或门的第三端，本支路逻辑或门的第三端连接控制模块。

3.根据权利要求2所述的三维集成电路芯片的修复系统，其特征在于，所述修复电路包括：逻辑或门，所述逻辑或门的第一端连接于本支路逻辑与门的第三端，第二端连接于一路贯孔电路中逻辑或门的第三端，本支路逻辑或门的第三端连接控制模块。

4.根据权利要求1所述的三维集成电路芯片的修复系统，其特征在于，所述每路贯孔电路对应一贯孔，实现芯片之间电学信号的传输，贯孔为硅穿孔、非硅穿孔或采用混合键接方式形成。

5.根据权利要求4所述的三维集成电路芯片的修复系统，其特征在于，所述修复电路对应于连接性能良好的冗余贯孔，用于替代连接性能不良的贯孔，冗余贯孔为硅穿孔、非硅穿孔或采用混合键接方式形成。

6.根据权利要求4所述的三维集成电路芯片的修复系统，其特征在于，还包括：

测试模块，所述测试模块用于测试每路贯孔电路对应的贯孔的连接性能。

7.根据权利要求6所述的三维集成电路芯片的修复系统，其特征在于，还包括：

存储器，所述存储器用于存储每路贯孔电路对应的贯孔的修复信息。