WO2022041221A1 - 芯片及芯片封装 - Google Patents

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贾海林
张广宇
冯军
王少华
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华为技术有限公司
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present application relates to the technical field of chip interconnection, and in particular, to a chip and a chip package.
  • the embodiment of the present application also provides a method for selecting a buffer in a chip interconnect interface in any of the foregoing possible implementation manners, including: a standard unit performs the first buffer, auxiliary circuit, and driving path model on the first buffer, auxiliary circuit, and driving path model through the SI simulation environment. Simulate, and obtain the simulation results; wherein, the type and driving capability of the first buffer are determined according to the application scenario of the chip interconnect interface and the path parameters; the simulation results are used to determine the power consumption and area of the first buffer to determine Whether the first buffer acts as a buffer in the chip interconnect interface.
  • the surface of the active surface of the chip is provided with a raised structure for electrical connection with the external chip, and the raised structure serves as the connection portion 01 on the active surface of the chip. , realize the signal transmission with the external chip.
  • the level conversion circuit (LS1, LS2) can be set only in the interconnection interface A1, and the interconnection interface A2 does not Set the level conversion circuit, and perform level conversion by setting the level conversion circuit (LS1, LS2) in the interconnection interface A1 to meet the level requirements of the two chips in the transmission process of the data signal; for example, in some possible
  • a level conversion circuit may be set in the two interconnection interfaces (A1 and A2) respectively to meet the requirements of the two chips for the working voltage domain; this is not limited in this application.

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Abstract

本申请提供了一种芯片及芯片封装，涉及芯片互连技术领域，能够降低芯片互连接口的功耗和面积。该芯片包括芯片互连接口，芯片互连接口包括缓冲器；该缓冲器为标准单元；缓冲器的输出端和输入端中，一个与芯片有源面的连接部连接，另一个与芯片中的内部数字电路连接；该芯片有源面的连接部与外部的芯片连接。

Description

芯片及芯片封装 技术领域
本申请涉及芯片互连技术领域，尤其涉及一种芯片及芯片封装。
背景技术
3D(three dimensional，三维)堆叠封装(也可称为3D IC)具有封装面积小、成本低、集成度高的优点，成为目前芯片封装技术的发展方向。3D IC的集成度越高，die(裸片)间互连互通的带宽与数据量需求也越高，要求die间采用功耗低、面积小的互连接口成为当前的迫切需求。
传统的3D堆叠封装中，die间互连多采用GPIO(general purpose input/output，通用型输入输出)方式，尽管GPIO作为互连方式可以应用到很多应用场景，但其内部结构比较复杂、占用面积较大、功耗较高(1-3mW/Gbit)；另外，die间互连还会采用SERDES(SERializer/DESerializer，串行器/解串器)方式，该互连方式需要模拟PHY(physical layer，端口物理层)，并且存在需要定制、结构复杂、功耗高(1mw/Gbit)、占用面积较大、物理约束比较多等缺点。此外，相关技术中，die间互连还可以采用定制的small IO(小型输入输出)方式，该方式同样存在需要模拟PHY、需要定制等缺点，并且占用面积和能耗也并未达到预期的需求。
发明内容
本申请实施例提供一种芯片及芯片封装，能够降低芯片互连接口的功耗和面积。
本申请提供一种芯片，包括芯片互连接口；该芯片互连接口包括：缓冲器(buffer)；该缓冲器为标准单元(standard cell，简称std cell)；该缓冲器包括输入端和输出端；该缓冲器的输出端和输入端中，一个与芯片有源面的连接部连接，另一个与芯片中的内部数字电路连接；该芯片有源面的连接部与外部的芯片(也即外部芯片有源面的连接部)连接。本申请实施例中的芯片可以是指裸片(die)或者wafer(晶圆)。
应当理解的是，本申请的芯片互连接口中，标准单元的缓冲器可以包括采用反相器(即非门)、与门、或门、三态门、与非门、或非门等通用基本单元搭建的缓冲器；还可以采用芯片生产厂家(例如foundry，但并不限制于此)提供的基本单元库(std cell lib)中的缓冲器。
本申请实施例提供的芯片互连接口中采用标准单元(std cell)的缓冲器；一方面，该芯片互连接口中的缓冲器可以根据芯片的实际应用场景，直接选择合适规格、合适驱动力的标准单元(std cell)；即该缓冲器可灵活选择，无需定制；另一方面，基于标准单元(std cell)占用的面积小，且能耗较低；从而能够满足芯片互连接口间对面积和能耗的需求；也就是说，相比于现有技术中采用复杂的互连接口(如GPIO、SERDES等)，在本申请中，对于间距(gap)较小两个芯片之间的互连而言，可以根据芯片实际的需求，选择合适的、具有较低驱动力的标准单元buffer作为互连接口，从而有效的降低了芯片互连接口 的功耗和面积。
在一些可能实现的方式中，上述缓冲器可以包括非门、与门、或门、三态门、与非门、或非门中的一种或多种。
在一些可能实现的方式中，上述缓冲器可以采用芯片生产厂家(例如foundry，但并不限制于此)提供的基本单元库(std cell lib)中的缓冲器。
在一些可能实现的方式中，上述缓冲器为接收缓冲器，接收缓冲器的输入端与芯片有源面的连接部连接，该接收缓冲器的输出端与所述芯片中的内部数字电路连接。采用接收缓冲器(Rx buffer)作为互连接口实现数据信号的单向输入，将芯片有源面的连接部接收的数据信号传输至芯片中内部数字电路。
在一些可能实现的方式中，上述缓冲器为发送缓冲器，该发送缓冲器的输出端与芯片有源面的连接部连接，发送缓冲器的输入端与芯片中的内部数字电路连接。采用发送缓冲器(Tx buffer)作为互连接口实现数据信号的单向输出，将芯片中内部数字电路输出的数据信号通过该发送缓冲器输出至芯片有源面的连接部。
在一些可能实现的方式中，缓冲器包括接收缓冲器和发送缓冲器；接收缓冲器的输入端、发送缓冲器的输出端均与芯片有源面的同一连接部连接；接收缓冲器的输出端与芯片中的第一内部数字电路连接；所述发送缓冲器的输入端与芯片中的第二内部数字电路连接；接收缓冲器还包括输入控制端，发送缓冲器还包括输出控制端。该芯片互连接口作为输入/输出双向接口，通过同时设置接收缓冲器和发送缓冲器，并通过输入控制端和输出控制端对接收缓冲器和发送缓冲器进行切换控制，以实现数据信号的输入或输出，可以进行输入和输出动态切换应用场景或者内部环回需求场景。
在一些可能实现的方式中，发送缓冲器包括三态缓冲器。
在一些可能实现的方式中，芯片互连接口还包括电平转换电路；电平转换电路设置在所述缓冲器与内部数字电路的连接通路上；通过电平转换电路进行电平大小转换，以匹配互连接口所在芯片的工作电压域。
在一些可能实现的方式中，芯片互连接口还包括静电释放电路；静电释放电路设置在缓冲器与芯片有源面的连接部的连接通路；以解决在芯片封装在合封制程中引入的静电问题。
在一些可能实现的方式中，该芯片包括多个信号通道；多个信号通道中包括一个备份通道和多个数据通道；芯片还包括测试信号产生电路、多路选择器以及位于每一信号通道中的D触发器、双路选择器、芯片互连接口；其中，芯片互连接口包括发送缓冲器；在数据通道中，D触发器的输入端与双路选择器的输出端连接，D触发器的输出端与发送缓冲器的输入端连接；双路选择器的第一输入端与芯片中的内部数字电路连接；双路选择器的第二输入端与测试信号产生电路连接；在备份通道中，D触发器的输入端与双路选择器的输出端连接，D触发器的输出端与发送缓冲器的输入端连接；双路选择器的第一输入端与多路选择器的输出端连接；双路选择器的第二输入端与测试信号产生电路连接；多路选择器的多个输入端分别与位于数据通道中的双路选择器的第一输入端连接。
在一些可能实现的方式中，该芯片包括多个信号通道；多个信号通道中包括一个备份通道和多个数据通道；该芯片还包括位于每一所述信号通道中的芯片互连接口、D触发器、通道检测电路，以及位于每一数据通道中的双路选择器；其中，芯片互连接口包括接收缓 冲器；在数据通道中，D触发器的输入端与接收缓冲器的输出端连接，D触发器的输出端与双路选择器的第一输入端、通道检测电路连接，双路选择器的第二输入端与备份通道中的D触发器的输出端连接，双路选择器的输出端与芯片中的内部数字电路连接；在备份通道中，D触发器的输入端与接收缓冲器的输出端连接，D触发器的输出端与通道检测电路连接。
通过在芯片中设置备份通道，结合各个阶段测试逻辑进行通道识别，以在某个数据通道出现良率问题时，切换到备份通道进行正常的数据传输，以提高芯片的整体良率和可靠性。
本申请实施例还提供一种芯片封装，包括堆叠设置的第一芯片和第二芯片；第一芯片和第二芯片均包括如前述任一种可能实现的方式中的芯片；位于第一芯片有源面的连接部与位于第二芯片有源面的连接部连接。
本申请实施例还提供一种如前述任一种可能实现的方式的芯片互连接口中缓冲器的选择方法，包括：标准单元通过SI仿真环境对第一缓冲器以及辅助电路、驱动路径模型进行仿真，并获取仿真结果；其中，第一缓冲器的种类以及驱动能力是根据芯片互连接口的应用场景以及路径参数确定的；仿真结果用于结合第一缓冲器的功耗、面积，来确定该第一缓冲器是否作为芯片互连接口中的缓冲器。
相比于相关技术中芯片互连接口需要定制复杂的接口电路，而造成互连接口的面积大、功耗高等弊端，采用本申请的选取方法，能够兼容EDA开发环境，通过在std cell中优选出芯片互连接口中实际所需要的缓冲器，即可实现对芯片互连接口的面积和功耗的降低。
附图说明
图1为本申请实施例提供的一种芯片封装中部分堆叠的互连芯片的示意图；
图2为本申请实施例提供的一种芯片互连接口；
图3为本申请实施例提供的一种芯片互连接口；
图4为本申请实施例提供的一种芯片互连接口；
图5为本申请实施例提供的一种芯片互连接口；
图6为本申请实施例提供的一种两个芯片的互连接口连接示意图；
图7为本申请实施例提供的一种两个芯片的互连接口连接示意图；
图8为本申请实施例提供的一种两个芯片的局部连接电路示意图；
图9为本申请实施例提供的一种芯片互连接口中缓冲器的选择方法流程示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。此外， 术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本申请实施例提供一种芯片封装，如图1所示，该芯片封装中包括堆叠设置的多个芯片，例如第一芯片10、第二芯片20，也即该芯片封装为3D堆叠封装。本申请实施例中的芯片可以是指裸片(die)或者wafer(晶圆)。
本申请对于3D堆叠封装中各芯片的应用场景不做限制，例如，上述第一芯片10、第二芯片20可以为logic芯片(也即逻辑芯片)、pixel芯片(也即图像芯片)、存储芯片、接口芯片等。
可以理解的是，对于芯片而言，参考图1所示，芯片的有源面的表面设置有与外部芯片进行电连接的凸起结构，该凸起结构作为芯片有源面上的连接部01，实现与外部芯片间的信号传输。
本申请中对于上述连接部01的设置方式不做限制，例如，可以采用微凸点(μbump)、嵌入式微凸点(embeddedμbump)、金凸点(gold bump)、铜凸点(Cu bump)等；并且实际中，可以根据连接部01的具体设置形式，来选择两个芯片的连接部的连接方式，例如，可以采用混合键合(hybrid bonding，HB)、熔融结合(fusion bonding)等。
另外，芯片中设置有内部数字电路，该内部数字电路根据芯片的实际应用场景的不同进行具体设置；并且芯片中还设置有将位于有源面的连接部与内部数字电路连接的互连接口(也即芯片互连接口，也可以称为芯片互连接口电路)，芯片的内部数字电路的数据信号需要通过互连接口进行输入、输出，以保证芯片间正常的互连通信。
示意的，参考图1所示，对于芯片封装中进行互连通信的第一芯片10和第二芯片20而言，第一芯片10中设置有连接在内部数字电路和有源面的第一连接部(如μbump)a1之间的第一互连接口，第二芯片20中设置有连接在内部数字电路和有源面的第二连接部a2(如μbump)之间的第二互连接口；第一芯片10和第二芯片20中的互连接口通过位于有源面的连接部(a1、a2)连接，从而实现内部数字电路之间的互连通信。当然，本申请对第一连接部和第二连接部的连接方式不作限制。
另外，可以理解的是，第一芯片10和第二芯片20之间的数据信号通过第一互连接口和第二互连接口进行传输；在信号传输过程中，第一互连接口和第二互连接口一个作为输出接口(output)，另一个作为输入接口(input)；例如，第二芯片20中第二互连接口接收从第一芯片10通过第一互连接口输出的数据信号，也即第二互连接口作为输入接口，第一互连接口作为输出接口。
在本申请中，位于芯片中的互连接口的类型(如单向数据传输、双向数据传输)可以根据需求进行设置，例如，第一互连接口和第二互连接口之间可能是进行单向数据传输，在此情况下，第一互连接口和第二互连接口中一个作为输出接口，一个作为输入接口；又例如，第一互连接口和第二互连接口之间需要进行双向数据传输，在此情况下，第一互连接口、第二互连接口同时具有输入和输出的功能，可以通过控制切换，来保证一个作为输出接口，另一个作为输入接口。
相比于相关技术中的芯片中采用GPIO(general purpose input/output，通用型输入输出)、serdes(SERializer/DESerializer，串行器/解串器)、small IO(定制的小型输入输出) 等方式的互连接口，存在功耗高、面积大、物理约束多、需要定制实现等弊端而言，本申请实施例提供的芯片互连接口具有功耗低、面积小、无需定制等优势。
以下对本申请实施例提供的芯片互连接口(下文也可以简称为互连接口)做进一步的说明。
本申请实施例提供一种芯片互连接口，该芯片互连接口包括缓冲器(buffer)，该缓冲器采用标准单元(standard cell，简称std cell)，并且该缓冲器的输出端和输入端中，一个与位于芯片有源面表面的连接部(例如μbump)连接，另一个与芯片中的内部数字电路连接，从而通过缓冲器实现连接部到内部数字电路之间数据信号的传输。当然，芯片中的内部数字电路与芯片互连接口可以是直接连接，也可以是通过其他的电路间接连接，本申请对此不作具体限制，实际中可以根据芯片的应用场景进行具体设置。
应当理解的是，本申请的芯片互连接口中，标准单元的缓冲器可以包括采用反相器(即非门)、与门、或门、三态门、与非门、或非门等通用基本单元搭建的缓冲器；还可以采用芯片生产厂家(例如foundry，但并不限制于此)提供的基本单元库(std cell lib)中的缓冲器。
综上所述，本申请实施例提供的芯片互连接口中的缓冲器采用标准单元(std cell)；在此情况下，一方面，该芯片互连接口中的缓冲器可以根据芯片的实际应用场景，直接选择合适规格、合适驱动力的std cell；即该缓冲器可灵活选择，无需定制；另一方面，标准单元(std cell)占用的面积小，且能耗较低，从而能够满足互连接口对面积和能耗的需求。也就是说，相比于现有技术中采用复杂的互连接口(如GPIO、SERDES等)，在本申请中，对于间距(gap)较小两个芯片之间的互连而言，可以根据芯片实际的需求，选择合适的、具有较低驱动力的标准单元buffer作为互连接口，从而有效的降低了芯片互连接口的功耗和面积。
另外，本申请的芯片互连接口根据其应用场景的不同，可以采用不同类型的芯片互连接口，也即芯片互连接口中的缓冲器的类型不同；例如，在互连接口作为输出接口的情况下，采用发送缓冲器(Tx buffer)，在互连接口作为输入接口的情况下采用接收缓冲器(Rx buffer)，在互连接口需要通过切换实现输入和输出的情况下，该互连接口中可以同时设置Tx buffer和Rx buffer，实现数据信号的双向传输；以下结合芯片互连接口的类型，对其内部设置的缓冲器的具体设置做进一步的说明。
例如，在一些可能实现的方式中，该芯片互连接口作为输入接口(input)，只应用于信号输入的单向场景；在此情况下，如图2所示，芯片互连接口中的缓冲器可以设置为接收缓冲器(Rx buffer)B1，且该接收缓冲器B1的输入端与位于芯片有源面的连接部01(如μbump)连接，该接收缓冲器B1的输出端与芯片中的内部数字电路(图2中未示出)连接，通过该接收缓冲器将芯片有源面的连接部01接收的数据信号C传输至芯片中的内部数字电路。
又例如，在一些可能实现的方式中，该芯片互连接口作为输出接口(output)，只应用于信号输出的单向场景；在此情况下，如图3所示，芯片互连接口中的缓冲器可以设置为发送缓冲器(Tx buffer)B2，并且该发送缓冲器B2的输入端与芯片中的内部数字电路(图3中未示出)连接，发送缓冲器B2的输出端与位于芯片有源面的连接部01(如μbump)连接，芯片中内部数字电路输出的数据信号I通过该发送缓冲器B2输出至芯片有源面的 连接部01。
再例如，在一些可能实现的方式中，该芯片互连接口作为输入/输出双向接口，可以进行输入(input)和输出(output)动态切换应用场景或者内部环回需求场景；在此情况下，如图4所示，该芯片互连接口中可以设置两个缓冲器，一个为接收缓冲器(Rx buffer)B1，另一个为发送缓冲器(Tx buffer)B2。其中，接收缓冲器B1的输入端与位于芯片有源面的连接部01连接，该接收缓冲器D1的输出端与芯片中的第一内部数字电路连接，并且该接收缓冲器B1还包括输入控制端IE。发送缓冲器B2的输入端与芯片中的第二内部数字电路连接，发送缓冲器B2的输出端与位于芯片有源面的连接部01连接，并且该发送缓冲器B2还包括输出控制端OE；通过输入控制端IE、输出控制端OE对接收缓冲器B1和发送缓冲器B2进行切换控制，以实现数据信号的输入或输出；例如通过输入控制端IE控制接收缓冲器B1开启，进行数据信号的输入，通过输出控制端OE控制发送缓冲器B2开启，进行数据信号的输出。
需要说明的是，对于图4中示出的采用接收缓冲器B1和发送缓冲器B2进行数据信号双向传输的互连接口而言，与接收缓冲器B1连接的第一内部数字电路和与发送缓冲器B2连接的第二内部数字电路可以为同一内部数字电路，也可以为不同的内部数字电路，本申请对此不作具体限制，实际中可以根据芯片的应用场景进行具体设置。
本申请对上述接收缓冲器B1和发送缓冲器B2的具体种类不作限制，实际中可以根据需要选择合适的std cell即可。
示意的，在一些可能实现的方式中，上述发送缓冲器B2可以采用三态门电路(也可以称为三态缓冲器)。
示意的，在一些可能实现的方式中，上述接收缓冲器B1可以采用与门电路、三态门电路、非门电路等。
另外，为了匹配互连接口所在芯片的工作电压域，在一些可能实现的方式中，可以在缓冲器与内部数字电路的连接通路上设置电平转换电路(level shift)，以通过电平转换电路将传输信号的电压转换至工作电压域。本申请对于电平转换电路具体结构不作限制，实际中可以根据需要选择合适的电平转换电路即可。
示意的，如图5所示，可以在发送缓冲器B2的输入端与内部数字电路的连接通路上设置电平转换电路LS1，在接收缓冲器B1的输出端与内部数字电路的连接通路上设置电平转换电路LS2。当然，对于互连通信的两个芯片而言，实际中可以根据具体的应用场景，对两个芯片的互连接口中的电平转换电路进行具体设置；例如，在一些可能实现的方式中，如图6所示，在两个芯片中连接的两个互连接口(A1和A2)中，可以仅在互连接口A1中设置电平转换电路(LS1、LS2)，互连接口A2中不设置电平转换电路，通过互连接口A1中设置电平转换电路(LS1、LS2)进行电平转换，以满足数据信号在传输过程的两个芯片对电平的需求；又例如，在一些可能实现的方式中，可以在两个互连接口(A1和A2)中分别设置一个电平转换电路，以满足两个芯片对工作电压域的需求；本申请对此不作限制。
此外，为了解决芯片封装在合封制程中引入的静电问题，在一些可能实现的方式中，参考图2、图3、图4、图5、图6所示，可以在互连接口中的缓冲器(如B1、B2)与连接部01的连接通路上设置静电释放(electro-static discharge，ESD)电路02，以进行静电 释放，从而达到静电防护的目的。本申请对于静电防护电路02的具体结构不作限制，实际中可以根据需要进行选择即可；例如，可以根据芯片的面积、封装制程控制能力等，选择合适CDM(charged device model，充电器件模型)规格的ESD电路最小单元(即cell)，当然针对不同电压、电流等级的CDM规格，ESD可能为多个cell并联。
另外，需要说明的是，本申请的芯片互连接口中静电防护电路02，可以根据需要灵活设置；例如，如图7所示，在连接的两个互连接口中，一个互连接口为输入接口A3，另一个互连接口为输出接口A4，可以仅在输入接口A3中设置静电防护电路02，输出接口A4中不设置静电防护电路02，仅利用输入接口A3中的静电防护电路02即可实现两个互连接口的静电防护。
在此基础上，考虑到3D堆叠封装结构在进行封装过程中，如芯片间合封、硅通孔(through silicon via，TSV)制作等，存在一定的良率问题，在一些可能实现的方式中，可以在芯片中设置备份通道，结合各个测试阶段，如CP(chip probing)测试阶段、FT(final test)测试阶段等，进行通道识别，以在某个数据通道出现良率问题时，切换到备份通道进行正常的数据传输，从而提高芯片的整体良率和可靠性。
可以理解的是，两个芯片间形成的数据通道基于两个芯片的互连接口的连通，参考图8所示，以下以两个芯片(10、20)间进行单向数据传输为例，第一芯片10中的互连接口为输出接口(也即采用Tx buffer B2)，第二芯片20中的互连接口为输入接口(即采用Rx buffer B1)，第一芯片10和第二芯片20中设置有8个(并不限制于此)数据通道P和1个备份通道P’，第一芯片10中的通道和第二芯片20中的通道分别通过位于有源面上的连接部一一对应连接；以下对上述关于通道识别以及切换备份通道的相关电路设置进行说明。
参考图8所示，在第一芯片10中，每一信号通道(包括P、P’)中均包括D触发器和双路选择器M2；另外，该第一芯片10中还包括测试信号产生电路100、多路选择器Mn。示意的，测试信号产生电路100可以采用PRBS generator(pseudo random binary sequence generator，伪随机二进制序列产生器)，但并不限制于此。
在第一芯片10的数据通道P中，D触发器的输入端与双路选择器M2的输出端连接，D触发器的输出端与Tx buffer B2的输入端连接；双路选择器M2的第一输入端与第一芯片10中的内部数字电路连接(接收从内部数字电路的发送信号snd_sig)；双路选择器M2的第二输入端与测试信号产生电路100连接。
在第一芯片10的备份通道P’中，D触发器的输入端与双路选择器M2的输出端连接，D触发器的输出端与Tx buffer B2的输入端连接，；双路选择器M2的第一输入端与多路选择器Mn的输出端连接；双路选择器M2的第二输入端与测试信号产生电路100连接。
多路选择器Mn的8个输入端分别与8个数据通道P中的双路选择器M2的第一输入端一一对应连接。位于各通(包括P、P’)路中的Tx buffer B2的输出端分别与位于第一芯片10有源面的连接部连接。
参考图8所示，在第二芯片20中，每一数据通道P中均包括D触发器、通道检测电路200、双路选择器M2；备份通道P’中包括D触发器、通道检测电路200。示意的，通道检测电路200可以采用PRBS check(pseudo random binary sequence check，伪随机二进制序列检查器)，但并不限制于此。
在数据通道P中，D触发器的输入端与Rx buffer B1的输出端连接，D触发器的输出端与双路选择器M2的第一输入端、通道检测电路200均连接；双路选择器M2的第二输入端与备份通道P’中的D触发器的输出端连接，双路选择器M2的输出端与第二芯片20中的内部数字电路连接，内部数字电路接收通过双路选择器M2的输出端发送的信号(rcv_sig)。
在备份通道P’中，D触发器的输入端与Rx buffer B1的输出端连接，D触发器的输出端与通道检测电路200连接。
位于各通(包括P、P’)路中的Rx buffer B1的输入端分别与位于第二芯片20有源面的连接部连接。
当然，可以理解的是，针对各信号通道(P、P’)中的D触发器而言，需要通过时钟信号端的时钟信号进行相关的控制，第一芯片10和第二芯片20中可以针对该时钟信号单独设置信号通道(即clk通道)，进行时钟信号的传输，以实现对D触发器的控制。
第一芯片10与第二芯片20进行互连通信的过程中，通过测试信号产生电路100(如PRBS generate)和通道检测电路200(如PRBS check)的联合，即可实现各数据通道P的检测。
具体的，通过第一芯片10和第二芯片20中的双路选择器M2将各信号通道切换至测试阶段，测试信号产生电路100产生的测试信号经过第一芯片10的各信号通道中的D触发器、互连接口(B2)传输至第二芯片20，并经第二芯片20的互连接口(B1)、D触发器后，由通道检测电路200进行接收检测；在此情况下，如果第二芯片20中的各信号通道中的通道检测电路200接收到测试信号产生电路100产生的正常测试信号，则表明该测试信号所在的信号通道正常，如果某一个数据通道P中的通道检测电路200接收不到正常的测试信号，则表明该测试信号所在的数据通道P处于异常状态，此时通过位于第一芯片10中的多路选择器Mn将该数据通道P中的数据信号切换至备份通道P’进行数据传输。当然，在需要进行数据传输的阶段中，第一芯片10和第二芯片20中的双路选择器M2需要切换至数据传输阶段，以进行数据传输。
另外，如前述可知，本申请的芯片互连接口中的缓冲器采用的标准单元(std cell)，那么该芯片互连接口的面积、能耗等因素，与缓冲器的选取直接相关；基于此，本申请实施例提供一种关于芯片互连接口中的缓冲器的选取方法，通过该选取方法能够优选出适用芯片互连接口的缓冲器，如图9所示，该选取方法包括：
步骤01、根据芯片互连接口的应用场景确定采用std cell的第一缓冲器的种类，并根据第一缓冲器的路径参数确定第一缓冲器的驱动能力。
示意的，如果该芯片互连接口作为输出接口，在此情况下，可以在std cell中选择一种类型的Tx buffer；在已经确定类型的Tx buffer中，根据芯片互连接口中缓冲器的路径参数等选择驱动能力适当的Tx buffer。
此处需要说明的是，上述第一缓冲器的路径参数是指第一缓冲器在两个芯片互连接口之间的所有阶段的路径长短、串扰等因素的综合信息参数。以第一缓冲器为Tx buffer为例，该路径参数是指Tx buffer到与其互连的另一芯片中的Rx buffer之间的所有阶段的综合路径参数。
步骤02、通过SI仿真环境对第一缓冲器以及辅助电路、驱动路径模型进行仿真，并 获取仿真结果。
示意的，先建立SI仿真环境，然后对步骤01中确定的Tx buffer以及辅助电路、驱动路径模型进行仿真，并得到仿真结果。
当然，可以理解的是，该仿真结果中能够明确的指示出，在进行信号传输的芯片互连接口中，Tx buffer输出的信号与Rx buffer接收的信号的相关参数(例如占空比、峰值等)。
步骤03、根据仿真结果并结合第一缓冲器的功耗、面积，来确定第一缓冲器是否作为芯片互连接口中的缓冲器。
示意的，根据步骤02中获取的仿真结果中两个芯片互连接口间传输的信号参数，并结合Tx buffer的功耗、面积，以对该Tx buffer进行评估；如果该Tx buffer的功耗、面积达到实际预期的目标，则可以将该Tx buffer选取为芯片互连接口中的缓冲器；如果该Tx buffer的功耗、面积并没有达到实际预期的目标，可以重复步骤01和步骤02的过程，直到Tx buffer的功耗、面积达到实际预期的目标，则确定第一缓冲器作为芯片互连接口中的缓冲器。
需要说明的是，上述选取方法仅是示意的以对Tx buffer选取过程进行说明的，当然实际中也可以通过该选取方法也可以同时对Tx buffer和Rx buffer进行选取。
在通过上述选取方法确定出芯片互连接口中采用的缓冲器后，无需定制，采用标准的数字代码开发方式及流程即可实现。
相比于相关技术中芯片互连接口需要定制复杂的接口电路，而造成互连接口的面积大、功耗高等弊端，采用本申请的选取方法，可以在std cell中优选出芯片互连接口中实际需要的缓冲器，并且还能够兼容当前的EDA(electronic design automation，电子设计自动化)开发环境，从而满足芯片互连接口对面积和功耗的需求。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (11)

  1. 一种芯片，其特征在于，包括内部数字电路和芯片互连接口；所述芯片互连接口包括：缓冲器；所述缓冲器为标准单元；
    所述缓冲器包括输入端和输出端；
    所述缓冲器的输出端和输入端中，一个与所述芯片有源面的连接部连接，另一个与所述内部数字电路连接；所述连接部与外部的芯片连接。
  2. 根据权利要求1所述的芯片，其特征在于，所述缓冲器包括非门、与门、或门、三态门、与非门、或非门中的一种或多种。
  3. 根据权利要求1或2所述的芯片，其特征在于，所述缓冲器为接收缓冲器，所述接收缓冲器的输入端与所述芯片有源面的连接部连接，所述接收缓冲器的输出端与所述芯片中的内部数字电路连接。
  4. 根据权利要求1或2所述的芯片，其特征在于，所述缓冲器为发送缓冲器，所述发送缓冲器的输出端与所述芯片有源面的连接部连接，所述发送缓冲器的输入端与所述芯片中的内部数字电路连接。
  5. 根据权利要求1或2所述的芯片，其特征在于，所述缓冲器包括接收缓冲器和发送缓冲器；
    所述接收缓冲器的输入端、所述发送缓冲器的输出端均与所述芯片有源面的同一连接部连接；
    所述接收缓冲器的输出端与所述芯片中的第一内部数字电路连接；
    所述发送缓冲器的输入端与所述芯片中的第二内部数字电路连接；
    所述接收缓冲器还包括输入控制端，所述发送缓冲器还包括输出控制端。
  6. 根据权利要求4或5所述的芯片，其特征在于，所述发送缓冲器包括三态缓冲器。
  7. 根据权利要求1-6任一项所述的芯片，其特征在于，所述芯片互连接口还包括电平转换电路；所述电平转换电路设置在所述缓冲器与所述内部数字电路的连接通路上。
  8. 根据权利要求1-7任一项所述的芯片，其特征在于，所述芯片互连接口还包括静电释放电路；所述静电释放电路设置在所述缓冲器与所述芯片有源面的连接部的连接通路。
  9. 根据权利要求1-8任一项所述的芯片，其特征在于，所述芯片包括多个信号通道；多个所述信号通道中包括一个备份通道和多个数据通道；
    所述芯片还包括测试信号产生电路、多路选择器以及位于每一信号通道中的D触发器、双路选择器、所述芯片互连接口；其中，所述芯片互连接口包括发送缓冲器；
    在所述数据通道中，所述D触发器的输入端与所述双路选择器的输出端连接，所述D触发器的输出端与所述发送缓冲器的输入端连接；所述双路选择器的第一输入端与所述芯片中的内部数字电路连接；所述双路选择器的第二输入端与所述测试信号产生电路连接；
    在所述备份通道中，所述D触发器的输入端与所述双路选择器的输出端连接，所述D触发器的输出端与所述发送缓冲器的输入端连接；所述双路选择器的第一输入端与所述多路选择器的输出端连接；所述双路选择器的第二输入端与所述测试信号产生电路连接；
    所述多路选择器的多个输入端分别与位于各所述数据通道中的双路选择器的第一输 入端连接。
  10. 根据权利要求1-8任一项所述的芯片，其特征在于，所述芯片包括多个信号通道；多个所述信号通道中包括一个备份通道和多个数据通道；
    所述芯片还包括位于每一所述信号通道中的芯片互连接口、D触发器、通道检测电路，以及位于每一所述数据通道中的双路选择器；其中，所述芯片互连接口包括接收缓冲器；
    在所述数据通道中，所述D触发器的输入端与所述接收缓冲器的输出端连接，所述D触发器的输出端与所述双路选择器的第一输入端、所述通道检测电路连接，所述双路选择器的第二输入端与所述备份通道中的D触发器的输出端连接，所述双路选择器的输出端与所述芯片中的内部数字电路连接；
    在所述备份通道中，所述D触发器的输入端与所述接收缓冲器的输出端连接，所述D触发器的输出端与所述通道检测电路连接。
  11. 一种芯片封装，其特征在于，包括堆叠设置的第一芯片和第二芯片；所述第一芯片和所述第二芯片均采用如权利要求1-10任一项所述的芯片；位于所述第一芯片有源面的连接部与位于所述第二芯片有源面的连接部连接。
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