CN114036086A - 基于三维异质集成的串行接口存储芯片 - Google Patents

基于三维异质集成的串行接口存储芯片 Download PDF

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Abstract

本申请提供一种基于三维异质集成的串行接口存储芯片。该基于三维异质集成的串行接口存储芯片包括串行接口逻辑组件和存储组件。其中，串行接口逻辑组件包括第一键合区域；存储组件包括第二键合区域；所述串行接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域三维异质集成键合连接。该基于三维异质集成的串行接口存储芯片信号传输可靠、带宽高、延迟低、功耗小；且制造工艺简单，良率较高，成本较低，散热较快。

Description

基于三维异质集成的串行接口存储芯片
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于三维异质集成的串行接口存储芯片。
背景技术
随着人工智能、语音识别、数据中心以及自动驾驶等应用的高速发展，大量的数据需要处理，对于高带宽存储的需求也越来越大。其中，高带宽存储器(High BandwidthMemory，HBM)是一种基于3D堆栈工艺的高性能动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)，适用于高存储器带宽需求的应用场合。
HBM是一款新型的CPU/GPU内存芯片。参见图1，图1为现有技术中HBM的横截面示意图。该HBM一般是将多个双倍速率(Double Data Rate，DDR)芯片以及一个逻辑芯片通过硅通孔(Through-Silicion-Via，TSV)技术堆叠在一起，以实现大容量、高位宽的DDR组合阵列，然后与图形处理器(Graphic Processing Unit，GPU)或中央处理器(centralprocessing unit，CPU)封装到一起。具体的，如图1所示，四个DRAM芯片堆叠，且各个DRAM芯片之间采用TSV方式连接；逻辑芯片是DRAM逻辑控制单元，对DRAM进行控制；GPU/CPU/系统级(System on Chip，SoC)芯片和DRAM之间通过外接接口和硅中介层连通，硅中介层再通过外接接口和基板连通到外接引脚，最后通过外接引脚连接到线路板上。其中，HBM GEN1(第一代HBM)数据位宽为1024比特，单比特数据速率为1Gbps，可提供带宽为1024x1Gbps＝128GB/s；HBM GEN2(第二代HBM)数据位宽为1024比特，单比特数据速率为2Gbps，可提供带宽为1024x2Gbps＝256GB/s。
然而，现有高带宽存储器的堆叠、TSV等制造工艺复杂、良率较低，不利于量产；且使用硅中介层，成本很高；同时，将DRAM堆栈与GPU/CPU/SoC封装在一起，散热较差，封装成本较高。
发明内容
本申请提供一种基于三维异质集成的串行接口存储芯片。该基于三维异质集成的串行接口存储芯片能够解决现有高带宽存储器的堆叠、TSV等制造工艺复杂、良率较低，不利于量产；且使用硅中介层，成本很高；同时，将DRAM堆栈与GPU/CPU/SoC封装在一起，散热较差，封装成本较高的问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种基于三维异质集成的串行接口存储芯片。该基于三维异质集成的串行接口存储芯片包括：串行接口逻辑组件，包括第一键合区域；存储组件，包括第二键合区域；所述串行接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域三维异质集成键合连接。
其中，所述串行接口逻辑组件包括：串行接口模块，用于传送数据；数据协议模块，与所述串行接口模块连接，用于对所述数据进行处理；存储控制模块，与所述数据协议模块连接；所述串行接口模块、所述数据协议模块以及所述存储控制模块与所述第一键合区域连接，所述存储控制模块通过所述第一键合区域和所述第二键合区域访问所述存储组件。
其中，所述串行接口模块、所述数据协议模块以及所述存储控制模块集成于同一晶圆并访问所述存储组件。
其中，所述串行接口逻辑组件包括：串行接口单元，所述串行接口模块集成于所述串行接口单元，且所述串行接口单元为独立的晶圆；数据控制逻辑单元；所述数据协议模块及所述存储控制模块集成于所述数据控制逻辑单元，且所述数据控制逻辑单元为独立的晶圆；所述串行接口单元与所述数据控制逻辑单元三维异质集成键合连接。
其中，所述数据控制逻辑单元包括所述第一键合区域和第三键合区域；所述串行接口单元包括第四键合区域；所述数据控制逻辑单元与所述存储组件通过所述第一键合区域和所述第二键合区域键合连接；所述串行接口单元与所述数据控制逻辑单元通过所述第三键合区域和所述第四键合区域键合连接。
其中，所述数据控制逻辑单元位于所述串行接口单元和所述存储组件之间。
其中，所述串行接口单元采用精度小于16nm的工艺制备。
其中，所述数据控制逻辑单元采用精度大于或等于16nm的工艺制备。
其中，所述串行接口模块为高速串行接口模块；所述高速串行接口模块用于将低速并行信号转换成高速串行信号，或将高速串行信号转换成低速并行信号。
其中，所述存储组件为动态随机存储单元。
本申请提供一种基于三维异质集成的串行接口存储芯片，该基于三维异质集成的串行接口存储芯片通过设置串行接口逻辑组件和存储组件，使串行接口逻辑组件包括第一键合区域，存储组件包括第二键合区域，并使串行接口逻辑组件与存储组件通过第一键合区域和第二键合区域三维异质集成键合连接；相比于现有技术，该基于三维异质集成的串行接口存储芯片通过三维异质集成，不仅能够实现信号传输可靠、带宽高、延迟低、功耗小；且制造工艺简单，良率较高；同时，无需硅中介层，也无需对GPU/CPU/SoC进行封装，成本较低，散热较快。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为现有技术中HBM的横截面示意图；
图2为本申请一实施例提供的基于三维异质集成的串行接口存储芯片的结构示意图；
图3为本申请一实施例提供的串行接口逻辑组件的逻辑示意图；
图4为本申请一具体实施例提供的基于三维异质集成的串行接口存储芯片的带宽示意图；
图5为本申请另一实施例提供的基于三维异质集成的串行接口存储芯片的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
下面结合附图和实施例对本申请进行详细的说明。
请参阅图2，图2为本申请一实施例提供的基于三维异质集成的串行接口存储芯片的结构示意图。在本实施例中，提供一种基于三维异质集成的串行接口存储芯片10，该基于三维异质集成的串行接口存储芯片10包括串行接口逻辑组件11和存储组件12。其中，存储组件12可为动态随机存储单元(Dynamic Random Access Memory，DRAM)。
其中，串行接口逻辑组件11包括第一键合区域；存储组件12包括第二键合区域。串行接口逻辑组件11与存储组件12通过第一键合区域和第二键合区域三维异质集成键合连接。该基于三维异质集成的串行接口存储芯片10相比于现有高带宽存储器，采用三维异质集成键合的方式将串行接口逻辑组件11和存储组件12键合连接，不仅能够实现信号传输可靠、带宽高、延迟低、功耗小；且相比于采用堆叠、硅通孔实现互连的方案，制造工艺简单，良率较高；同时，该基于三维异质集成的串行接口存储芯片10无需硅中介层，也无需对GPU/CPU/SoC进行封装，GPU/CPU/SoC可直接访问，引脚少，减少了硬件开销，成本较低，散热较快。其中，三维异质集成键合的方式可以是TSV，Hybrid Bonding(混合键合技术)等三维堆叠技术。
其中，参见图3，图3为本申请一实施例提供的串行接口逻辑组件的逻辑示意图。串行接口逻辑组件11包括串行接口模块11a、数据协议模块11b以及存储控制模块11c。
其中，串行接口模块11a用于传输数据。在一实施例中，串行接口模块11a可为高速串行接口模块。高速串行接口模块用于在发送端将多路低速并行信号转换成高速串行信号，经过传输媒体，比如经过光缆或铜线，再在接收端将高速串行信号重新转换成低速并行信号，以完成与对端串口建立通信的功能。其中，该串行接口可以是CXL、CCIX或OMI接口；可以理解的是，该串行接口不限于这三种接口。
其中，高速串行接口模块可为SERializer(串行器)或DESerializer(解串器)。采用高速串行接口减少了传输所需通信信号数量，且传输速率快，传输信号稳定，单数据线传输速率目前可支持高速有32Gbps，56Gbps，112Gbps。同时，相比于现有技术中需要通过BGABALL连接到线路板上的方案，引脚少，减少了硬件开销，封装简单，可以稳定提供高带宽。
数据协议模块11b与串行接口模块11a连接，用于对数据进行处理。具体的，数据协议模块11b用于对从对端接收的数据进行识别、解包、路由、组合等处理，以保证数据传输过程中的正确性；以及对从存储控制器输进来的数据和控制信号进行识别、打包、路由、组合等处理，再通过串行接口模块11a发送至对端。
存储控制模块11c与数据协议模块11b连接，以通过数据协议模块11b与串行接口模块11a连接。串行接口模块11a、数据协议模块11b以及存储控制模块11c与第一键合区域连接，存储控制模块11c通过第一键合区域和第二键合区域访问存储组件12，以完成对存储组件12的读、写访问等操作。
在一具体实施例中，参见图4，图4为本申请一具体实施例提供的基于三维异质集成的串行接口存储芯片的带宽示意图；串行接口模块11a侧以SerDes x16(即16根数据线)，速率为32Gbp为例，串行接口模块11a的带宽可达到32Gbpsx16＝512Gbps。存储组件12侧以每1Gb DRAM时钟为100MHz，位宽为256bits为例，每1Gbit DRAM可提供带宽为25.6Gbps，即DRAM wafer容量为20Gbit，带宽为512Gbps。需要说明的是，该具体实施例中的数据仅为示例性数据，并非实际数据，实际数据具体可灵活配置。
在一实施例中，如图2，上述串行接口模块11a、数据协议模块11b以及存储控制模块11c集成于同一晶圆并访问存储组件12。可以理解的是，在该实施例中，该串行接口逻辑组件11包括一个单元。
在另一实施例中，参见图5，图5为本申请另一实施例提供的基于三维异质集成的串行接口存储芯片的结构示意图。串行接口逻辑组件11包括串行接口单元111和数据控制逻辑单元112。可以理解的是，在该实施例中，该串行接口逻辑组件11包括两个单元。
其中，串行接口模块11a集成于串行接口单元111，且串行接口单元111为独立的晶圆；数据协议模块11b及存储控制模块11c集成于数据控制逻辑单元112，且所述数据控制逻辑单元112为独立的晶圆；串行接口单元111与数据控制逻辑单元112三维异质集成键合连接。
具体的，数据控制逻辑单元112包括第一键合区域和第三键合区域；串行接口单元111包括第四键合区域。数据控制逻辑单元112与存储组件12通过第一键合区域和第二键合区域三维异质集成键合连接；串行接口单元111与数据控制逻辑单元112通过第三键合区域和第四键合区域三维异质集成键合连接。如图5所示，在一具体实施中，数据控制逻辑单元112位于串行接口单元111和存储组件12之间，以提高该基于三维异质集成的串行接口存储芯片10的散热速率。
其中，通过将串行接口模块11a与数据协议模块11b和存储控制模块11c集成于两个不同的单元，可使串行接口单元111和数据控制逻辑单元112采用不同的工艺节点流片，以节省流片费用，降低生产成本。具体的，串行接口单元111由于传输速率极高，对制作工艺有特殊要求，因此，在具体实施例中，串行接口单元111可采用精度小于16nm的高工艺制程生产，比如采用5nm、7nm、12nm等工艺制程生产，以保证其精确度；而数据控制逻辑单元112的速率较高速串行接口单元111的速率较低，因此，数据控制逻辑单元112可采用大于或等于16nm的较低工艺制程生产，比如，采用16nm，28nm等工艺制程进行生产，从而降低整个基于三维异质集成的串行接口存储芯片10流片的费用。当然，在其他实施例中，数据控制逻辑单元112也可采用精度小于16nm的高工艺制程生产，比如采用12nm的工艺制程进行制备，本申请对此并不加以限制。
本实施例提供的基于三维异质集成的串行接口存储芯片10，该基于三维异质集成的串行接口存储芯片10通过设置串行接口逻辑组件11和存储组件12，使串行接口逻辑组件11包括第一键合区域，存储组件12包括第二键合区域，并使串行接口逻辑组件11与存储组件12通过第一键合区域和第二键合区域三维异质集成键合连接；相比于现有技术，该基于三维异质集成的串行接口存储芯片10通过三维异质集成，不仅能够实现信号传输可靠、带宽高、延迟低、功耗小；且制造工艺简单，良率较高；同时，无需硅中介层，也无需对GPU/CPU/SoC进行封装，成本较低，散热较快。
本实施例提供的基于三维异质集成的串行接口存储芯片10，采用三维异质集成键合的方式实现串行接口逻辑组件11和存储组件12之间的键合连接，能够避免通过物理IO接口互连，进而节省IO资源，提供远高于IO接口的互连密度，提高了存储访问带宽，降低了存储访问功耗。实现了串行接口逻辑组件11内部信号到存储组件12的高密度、近距离互连。
需要说明的是，上述所涉及的组件和/或单元可包括晶粒和晶圆中的至少一种。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种基于三维异质集成的串行接口存储芯片，其特征在于，包括：
串行接口逻辑组件，包括第一键合区域；
存储组件，包括第二键合区域；所述串行接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域三维异质集成键合连接。
2.根据权利要求1所述的基于三维异质集成的串行接口存储芯片，其特征在于，所述串行接口逻辑组件包括：
串行接口模块，用于传送数据；
数据协议模块，与所述串行接口模块连接，用于对所述数据进行处理；
存储控制模块，与所述数据协议模块连接；所述串行接口模块、所述数据协议模块以及所述存储控制模块与所述第一键合区域连接，所述存储控制模块通过所述第一键合区域和所述第二键合区域访问所述存储组件。
3.根据权利要求2所述的基于三维异质集成的串行接口存储芯片，其特征在于，所述串行接口模块、所述数据协议模块以及所述存储控制模块集成于同一晶圆并访问所述存储组件。
4.根据权利要求2所述的基于三维异质集成的串行接口存储芯片，其特征在于，所述串行接口逻辑组件包括：
串行接口单元；所述串行接口模块集成于所述串行接口单元，且所述串行接口单元为独立的晶圆；
数据控制逻辑单元；所述数据协议模块及所述存储控制模块集成于所述数据控制逻辑单元，且所述数据控制逻辑单元为独立的晶圆；所述串行接口单元与所述数据控制逻辑单元三维异质集成键合连接。
5.根据权利要求4所述的基于三维异质集成的串行接口存储芯片，其特征在于，所述数据控制逻辑单元包括所述第一键合区域和第三键合区域；所述串行接口单元包括第四键合区域；所述数据控制逻辑单元与所述存储组件通过所述第一键合区域和所述第二键合区域键合连接；所述串行接口单元与所述数据控制逻辑单元通过所述第三键合区域和所述第四键合区域键合连接。
6.根据权利要求4所述的基于三维异质集成的串行接口存储芯片，其特征在于，所述数据控制逻辑单元位于所述串行接口单元和所述存储组件之间。
7.根据权利要求4所述的基于三维异质集成的串行接口存储芯片，其特征在于，所述串行接口单元采用精度小于16nm的工艺制备。
8.根据权利要求7所述的基于三维异质集成的串行接口存储芯片，其特征在于，所述数据控制逻辑单元采用精度大于或等于16nm的工艺制备。
9.根据权利要求2所述的基于三维异质集成的串行接口存储芯片，其特征在于，所述串行接口模块为高速串行接口模块；所述高速串行接口模块用于将低速并行信号转换成高速串行信号，或将高速串行信号转换成低速并行信号。
10.根据权利要求1-9任一项所述的基于三维异质集成的串行接口存储芯片，其特征在于，所述存储组件为动态随机存储单元。
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