KR101089445B1 - 스택 외부 측 상에 고전력 칩을 갖는 칩 스택 - Google Patents

스택 외부 측 상에 고전력 칩을 갖는 칩 스택 Download PDF

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Abstract

일부 실시예에서, 시스템은 회로 기판, 제1 칩, 제1 칩 상에 적층된 제2 칩을 포함한다. 제1 칩은 회로 기판과 제2 칩 사이에 결합되고 제1 칩은 제1 칩이 수신한 명령어들을 제2 칩에 재생하는 회로를 포함한다. 다른 실시예들도 개시되어 있다.
칩 스택, 열 방산 능력

Description

스택 외부 측 상에 고전력 칩을 갖는 칩 스택{CHIP STACK WITH A HIGHER POWER CHIP ON THE OUTSIDE OF THE STACK}
칩 스택(chip stack)에 관한 것으로서, 고전력 칩(higher power chip)이 열 방산 능력(greater heat dissipation ability)이 더 좋은 위치에 배치된 칩 스택(chip stack)에 관한 것이다.
메모리 시스템에 있어서 메모립 칩에 대한 다양한 배치가 제안되어왔다. 예를 들어, 전통적인 동기식 DRAM (synchronous dynamic random access memory: SDRAM) 시스템에서는, 메모리 칩이 멀티 드랍(multi-drop) 양방향 데이터 버스들을 통해 데이터 통신을 하고 명령어 및 주소 버스들을 통하여 명령어들 및 주소들을 수신한다. 더욱 최근에는, 양방향성 또는 단방향성 포인트 투 포인트(point-to-point) 상호연결이 제안되고 있다.
일부 시스템들에서는, 칩(또한, 다이(die)라고 함)은 다른 칩 상에 적층된다. 칩들은 모두 동일한 타입일 수 있으며, 칩들 중의 일부는 다른 칩들과 다를 수 있다. 예를 들어, 메모리 칩(예컨데, 플래시 또는 DRAM)들의 스택은 모듈 기판(module substrate)에 의해 지지될 수 있다. 스택은 메모리 제어부를 가진 칩을 포함할 수 있다. 스택은 (메모리 제어부를 갖거나, 갖지 않은) 프로세서 칩, 전압 레귤레이터(voltage regulator:VR) 칩 및 어쩌면 다른 칩들도 포함할 수 있다. 칩들의 스택은 PCB(printed circuit board) 기판의 일 측면 상에 있을 수 있으며 칩 또는 칩들의 또다른 스택이 기판의 다른 측면 상에 있을 수 있다. 예를 들어, 프로세서는 기판의 한쪽 측면에 있을 수 있으며 VR 칩은 기판의 다른 한 측면에 있을 수 있다. VR 칩 및/또는 프로세서 칩은 스택의 일부일 수 있다. 방열판(heat sink)은, 예를 들어 프로세서 칩 위에 포함될 수 있다. 하나 이상의 다른 방열판도 사용될 수 있다.
하나의 칩을 다른 칩 상에 쌓기 위해 다양한 패키징(packaging) 기술들이 사용되어 왔다. 예를 들어, 스택 및 기판은, 다음의 구성요소들, 즉, 패키징 기판, 다이 부착 물질 층, 칩, 다이 부착 물질 층, 칩, 다이 부착 물질 층, 칩 등이 순서대로, 칩과 패키지 기판 사이의 와이어 연결 (wire bond) 컨덕터와 함께 포함할 수 있다. 와이어 연결 와이어들은 다이 부착 물질에 있을 수 있다. 솔더볼(solder ball)들은 패키지 기판과 또다른 기판 사이에 있을 수 있다. 또 다른 예시로서, 솔더볼들은, 패키지 기판층들 및/또는 재배선층(redistribution layer)들 사이에, 패키지 기판층들 및/또는 재배선층(redistribution layer)들에 의해 지지되는 칩들과 함께 있을 수 있다. 와이어 결합들은 이 예시에서도 또한 사용될 수 있다. 플립 칩(filp-chip) 기술이 사용될 수 있다. 스루 실리콘 비아(through silicon via)가 사용될 수 있다. 패키지 몰드(package mold)는 다수의 칩들을 에워쌀 수 있으며 각 칩은 각자 자신의 패키지를 가질 수 있다. 다양한 다른 패키징 기술들이 사용되어 왔다. 다양한 열 방산 기술들(예를 들어, 팬, 방열판(heat sink), 액 체 냉각 등)이 연구되었다.
(메모리 칩 같은) 칩들이 그들에 의해 수신된 신호를 다른 칩들에 재생(repeat)하는 일부 시스템들이 제안되었다.
많은 칩들은 특정 온도 범위에서 높은 성능으로 동작한다. 온도가 너무 높아지면 칩들은 오동작할 수 있다. 쓰로틀링(throttling) 기술들은 온도를 줄이기 위하여 칩의 전압 및 주파수를 줄이기 위해 개발되었다. 그러나, 낮은 주파수 및 전압으로, 칩의 성능은 줄어줄 수 있다. 따라서, 일단 칩의 온도가 충분히 낮아지면, 전압 및 주파수는 증가할 수 있다. 이상적으로는, 전압 및 주파수가 줄어들지는 않도록 칩의 온도는 항상 충분히 낮은 상태에 남아 있을 것이다.
메모리 모듈들은 그 위에 메모리 칩이 배치된 기판을 포함한다. 메모리 칩들은 기판의 한 측면에만 배치될 수 있고 또는 기판의 양쪽 측면에 모두 배치될 수 있다. 일부 시스템에서, 또한 버퍼가 기판 위에 배치될 수 있다. 적어도 일부 신호를 위해서, 버퍼는 메모리 제어부(또는 다른 버퍼) 및 모듈 상의 메모리 칩들 사이에서 인터페이스 역할을 한다. 그러한 버퍼 시스템에서는, 메모리 제어부가 버퍼와 사용하는 시그널링(signaling)(예를 들면, 주파수 및 전압 값, 포인트 투 포인트 대 멀티 드랍 배치)은 버퍼가 메모리 칩들과 사용하는 것들과는 다를 수 있다.
DIMM(dual in-line memory module)은 메모리 모듈의 일 예시이다. 다수의 모듈들은 직렬 및/또는 병렬일 수 있다. 일부 메모리 시스템에서, 메모리 칩은 신호를 수신하고 두 개 또는 그 이상의 메모리 칩으로 이루어진 일련의 열(series)에 있어서 다음의 메모리 칩으로 그들을 재생한다.
메모리 제어부는 칩셋 허브(chipset hub) 및 프로세서 코어(들)을 포함한 칩에서 사용되었다. 많은 컴퓨터 시스템은 송신기 및 수신기 회로를 포함하여 시스템이 네트워크와 무선 인터페이스가 가능하도록 한다.
일 실시예에서, 시스템은 회로 기판, 제1 칩 및 제1 칩 상에 적층된 제2 칩을 포함하며, 제1 칩은 회로 기판과 제2 칩 사이에 결합되며, 제1 칩은, 제1 칩이 수신하는 명령어를 제2 칩에 재생하기 위한 회로를 포함한다.
다른 일 실시예에서, 시스템은 메모리 모듈 회로 기판, 제1 메모리 칩 및 제2 메모리 칩 - 제1 메모리 칩은 회로 기판 및 제2 메모리 칩 사이에 적층되고 제1 메모리 칩은 제2 메모리 칩에 적어도 일부 명령어들을 재생함 -, 및 제3 메모리 칩 및 제4 메모리 칩 - 제3 메모리 칩은 제2 메모리 칩과 제4 메모리 칩 사이에 적층됨 - 을 포함한다.
본 발명은 이하의 상세한 설명 및 본 발명의 실시예들에 대한 첨부의 도면으로부터 더욱 충분히 이해될 것이나, 본 발명의 실시예들은 단지 설명 및 이해를 위한 것이며 기술된 특정 실시예로 본 발명을 제한하는 것이 아니다.
도 1 내지 도 9는 각각 본 발명의 일부 실시예에 따른 적층된 칩 및 지지 기판의 개략적인 대표 블럭도이다.
도 10 내지 12는 본 발명의 일부 실시예에 따른 적층된 메모리 칩들의 개략 적인 대표 블럭도이다.
도 13은 도 1 내지 도 도 7과 유사한 적층된 칩 배치에 있어서의 열 모델이다.
도 14는 본 발명의 일부 실시예에 따른 프로세서 및 메모리 모듈을 포함한 시스템의 개략적인 대표 블럭도이다.
도 15 내지 도 19는 각각 일부 실시예에 따른 메모리 제어부를 포함한 시스템의 대표 블럭도이다.
도 1은 칩(12,14,16,18)의 스택을 지지하는 기판(10)을 포함하는 시스템의 개략적인 대표예를 도시한다. 명확성을 위하여, 칩들 사이 및 칩(10) 및 기판(10) 사이에는 공간을 두었으나, 실제 구현에서는, 그들 사이에 일부 구조체가 있을 수 있고 서로 나란하게 있을 수 있다. 칩(12 내지 18)은 패키지화될 수 있다. 기판(10)은, 예를 들어, PCB(printed circuit board)일 수 있으나, 이것이 요구되는 것은 아니다. 일부 실시예에서, 기판(10)은 다양한 다른 구성들을 지원하는 마더보드이다. 다른 실시예에서, 기판(10)은 반대로 마더 보드에 의해 지원되는 (메모리 모듈 기판 또는 그래픽 카드 기판과 같은) 카드 기판이다. 화살표(20,22)는 열 흐름의 주요 방향이다(그러나, 열 흐름의 유일한 방향이 아님은 물론이다). 도시한 바와 같이, 도 1의 예시에서는, 칩(16,18)이 주로 화살표(20)의 방향으로의 열 발산을 갖는다. 칩(14)은 주로 화살표(22,24)의 방향으로의 열 발산을 가지며, 칩(12)은 주로 화살표(22)의 방향으로의 열 발산을 갖는다. 화살표(20,22)는 반드 시 중력 방향을 따라 배열되는 것은 아니다. 온도(Tj12,Tj14,Tj16,Tj18)는 각각 칩(12,14,16,18)의 온도를 나타낸다. 화살표(20,22)는 단지 예시일 뿐이다. 열은 높은 온도에서 낮은 온도로 흐른다. 실질적으로, 화살표(20,22)의 자세한 사항은 도시된 바와 다를 수 있으며 칩의 온도가 변화함에 따라 달라질 수 있다. 열 흐름은 냉각이 가해졌을 때에도 변할 수 있다. 칩(12,18)은 고전력 칩이며, 칩(14,16)은 저전력 칩이며, 이는 일반적으로 칩(12,18)이 칩(14,16)보다 상당히 높은 전력에서 동작함을 의미한다. 그러나, 칩(12,18)은 스택의 외부에 배치되어 있으므로, 그들은 열 방산이 훨씬 용이하며 온도(Tj12,Tj18)는 칩(12,18)이 (칩(14,16)과 같이) 스택의 내부에 있는 경우보다 상당히 낮은 상태에 머문다. 도 1의 시스템에서, 칩(12,18)은 스택의 내부에 위치한 경우보다 더 높은 주파수 및/또는 전압에서 구동될 수 있다. 또한, 칩(14,16)은 보통 저 전력에서 구동하므로, 고 전력 칩과 같이 큰 열 방산을 필요로하지 않는다. 일부 실시예에서, 칩(14,16)은 보통 칩(12,18)과 동일한 주파수 및/또는 전압에서 구동되지만, 이것이 요구되는 것은 아니다.
일부 실시예에서, Tj12,Tj14,Tj16,Tj18은 거의 동일한 온도이지만, 다른 실시예에서는 Tj12,Tj14,Tj16,Tj18가 실질적으로 다른 온도이다. Tj12는 Tj14 또는 Tj16보다 높거나 낮을 수 있다. Tj18은 Tj14 또는 Tj16보다 높거나 낮을 수 있다. Tj12는 Tj18보다 높거나 낮을 수 있다. Tj14는 Tj16보다 높거나 낮을 수 있다. 칩(18)이 통상적으로 동작하는 전력은 칩(12)이 통상적으로 동작하는 전력보다 크거나 작을 수 있다. 칩(16)이 통상적으로 동작하는 전력은 칩(14)이 통상적으로 동작하는 전력보다 크거나 작을 수 있다.
본원에서 사용된 바와 같이, 상당히 높은 전력은 적어도 20% 더 큰 것을 의미한다. 그러나, 일부 실시예서는 전력의 차이가 20%보다 훨씬 클 수 있으며 심지어 100% 클 수도 있다. 전력 차이의 예시는 20%와 50% 사이, 50%와 100% 사이, 100%와 200% 사이 및 200% 이상을 포함할 수 있다.
다양한 열 방산 기술들(예를 들어, 팬, 방열판, 액체 냉각 등)이 연구되었다. 여기서 본 발명은 이러한 기술들 중 어떤 특정한 것에 제한되지 않는다. 일부 실시예에서, 온도 또는 전력 소비가 임계점 이상으로 올라가는 경우 주파수, 전압 및 칩들의 다른 특징들이 조절될 수 있다.
도 2는 기판(26)이 기판의 일 측면 상에서 칩(12,14,16,18)을 지지하고 기판의 다른 측면 상에서 칩(26)을 지지하는 시스템을 도시한다. 칩(26)은 고전력으로 도시되어 있지만, 이것이 요구되는 것은 아니다. 칩(26)은 칩(12 내지 18) 중 어느 것 보다 높은 전력에서 구동될 수 있다. 방열판(28,30)은 각각 칩(26,18)에 부착된 것으로 도시되어 있다. 방열판은 본 개시에서 다른 형상의 칩들과 연결되어 사용될 수 있다. 방열판은 스택의 최상 또는 바닥에만 있을 필요는 없으며, 측면에도 있을 수 있다. 도 2에서 칩은 패키지화될 수 있다.
도 3은, 기판(30)이 저전력 칩(32) 및 고전력 칩(34)을 지지하는 시스템을 도시한다. 화살표(20,22)는 예시적인 열 흐름을 보여준다.
도 4는, 기판(40)이 저전력 칩(42), 저전력 칩(46) 및 고전력 칩(48)을 지지하는 시스템을 도시한다. 칩(42)은 칩(46)과 동일하거나 그보다 높거나 낮은 전력 에서 동작할 수 있다. 칩(42)은 "고전력" 칩일 수 있다. 추가적인 칩들이 칩(42) 과 칩(46) 사이에 포함될 수 있다. 추가적인 칩들은 저전력 칩일 수 있다.
도 5는, 기판(50)이 고전력 칩(52), 저전력 칩(54) 및 최고전력 칩(56)을 지지하고 칩(56)은 통상적으로 칩(52)보다 높은 전력에서 동작하는 시스템을 도시한다.
도 6은 칩(최고전력)(212), 칩(고전력)(214), 칩(저전력)(216), 칩(최저전력)(218), 칩(저전력)(220), 칩(고전력)(222) 및 칩(최고전력)(224)을 지지하는 기판(210)을 가진 시스템을 도시한다. 이것은 스택의 외부를 향해서 더 고전력 칩을 갖도록 하고 내부를 향해서는 더 저전력 칩을 갖도록 하고 최고전력 칩은 외부에 갖는 것이 바람직함을 보여준다. 시스템에 따라, 기판(210)으로부터 가장 먼 칩은 가장 좋은 열 방산을 얻을 수 있거나 기판(210)의 옆에 있는 칩이 가장 좋은 열 방산을 얻을 수 있다. 도 6의 시스템과 달리, 칩(212)은 고전력 칩일 수 있으며 칩(214 내지 220)은 저전력 칩일 수 있다. 스택에는 추가적인 칩들이 포함될 수 있다. 많은 다른 가능성들이 있으나 본 개시에서는 이들 중 일부만이 예시된다. 프로세서 칩, 메모리 칩, VR 칩, 메모리 버퍼 칩 (도 16 참고), 통신 칩, 및 다른 것들을 하나 이상 포함하는 스택에는 다양한 종류의 칩들이 포함될 수 있다. 프로세서 칩은 VR 칩, 버퍼 칩 및 메모리 칩과 동일한 스택에, 또는 다른 스택에 있을 수 있고, 또는 스택에 있지 않을 수 있다. 많은 가능성들이 있다.
도 7은 기판(10)이 칩(12,14,16,18)의 스택을 지지하는 시스템을 도시한다. 예시로서, 칩(12,14,16,18)은 메모리 칩(예컨데, 플래시 또는 DRAM)이 될 수 있으 며, 기판(10)은 메모리 모듈 기판일 수 있으나, 다른 실시예에서는 칩(12,14,16,18)이 메모리칩이 아니다. 칩(12,14,16,18)은, 칩(12,14,16,18)의 주변으로 완전히 확장될 수 있는(도 8 참고) 패키지 지지부(62,64,66,68)에 의해 지지된다. 솔더볼(solder balls)은 기판(10)과 기판(62)을, 기판(62)과 기판(64)을, 기판(64)과 기판(66)을, 기판(66)과 기판(68)을 결합시킨다. 도 7의 예시에서, 와이어 결합(72)은 그 일부만이 보이도록 사용되었다.
도 8은, 도 7의 경우에서처럼 4 개가 아닌, 3 개의 칩(82,84,86)을 가진 스택을 도시한다. 도 8은 또한 칩(82,84,86)을 완전히 둘러싼 기판 패키지(92,94,96)를 도시한다. 솔더볼(88)은 전기적 연결을 제공한다. 도 8은 4 개보다 많거나 적은 칩들의 스택을 포함할 수도 있다.
도 9는 패키지가 없이 칩(102,104,106,108)의 스택을 지지하는 기판(100)을 도시한다. 솔더볼(110)은 전기적 연결을 제공한다. 도 9는 2 개, 3 개 또는 4 개보다 많은 칩들의 스택을 포함할 수도 있다.
본 발명은 특정 타입의 패키징과 신호 전도 기술에 제한되지 않는다. 예를 들어, 패키징 기술 및 신호 전도는 와이어 결합, 플립 칩, 패키지 몰드, 패키지 기판, 재배선층, 스루 실리콘 비아 및 다양한 구성요소 및 기술을 포함할 수 있다. 솔더 볼이 예시되었지만, 전기적 연결을 만들기 위해 다른 기판들이 사용될 수 있다.
도 3 내지 도 9의 시스템은 도시한 기판의 다른 측면 상의 칩 또는 칩들을 포함할 수 있다. 도 1 내지 도 9의 시스템은 기판의 다른 측면에도 추가 스택을 포함할 수 있으며, 도면에서 도시한 스택들에도 추가 스택을 포함할 수 있다. 스택들은 스택 내에도 추가 칩을 포함할 수 있다. 두 개의 고전력 칩이 서로 나란하게 있을 수 있다. 도 1 내지 도 9의 기판들은, 이에 제한되는 것은 아니나, PCB일 수 있다. 그들은 마더보드 또는 카드와 같은 일부 다른 기판일 수 있다.
도 10 내지 도 12는 스택에서의 칩의 예시들을 제공한다. 도 10 내지 도 12의 칩들은 데이터 저장을 위한 메모리 코어들을 포함한 메모리 칩일 수 있다. 기판들은 도시되지 않았지만, 도 1 내지 도 9의 것들과 마찬가지일 수 있다. 본 발명들은 도 10 내지 도 12에 도시된 특정 예시들에 국한되지 않는다. 칩들은 다른 세부 사항 및 상호 관계를 포함할 수 있다.
도 10은 칩(112,114)의 스택을 도시한다. 칩(112)은 명령어, 주소 및 읽기 데이터 신호(CAW) 및 다른 칩(예컨데, 메모리 제어부)으로부터 전송된(Tx) 클럭 신호(Clk)를 수신한다. 도 10의 예시에서는, 여섯 개 래인(lane)의 CAW 및 한 개의 래인의 Clk이 있으므로 전송된 신호(Tx)를 6.1로 나타내고 있다. 래인은 싱글 엔디드 시그널링을 갖는 단일 컨덕터 및 차분 시그널링을 갖는 두 개의 컨덕터일 수 있다. 칩(112)은 칩(112)에 대한 명령어의 동작을 수행하며, CAW 및 클럭 신호를 칩(114)에 재생한다. 칩(114)은 그에 대한 명령어에 의해 구체화된 동작을 수행한다. 칩(112)은 네 개의 래인의 읽기 데이터 신호 및 한 개의 래인의 읽기 클럭 신호(Rx 4.1)를 컨덕터(122)에 제공한다. 칩(114)은 네 개의 래인의 읽기 데이터 신호 및 한 개의 래인의 읽기 클럭 신호(Rx 4.1)를 컨덕터(124)에 제공한다. 이것은 CAW 및 클럭 신호를 재생하기 때문에, 칩(112)은 재생 칩이라고 불릴 수 있다. 이 하에서 보는 바와 같이, 일부 실시예에서, 하나의 칩으로부터의 읽기 데이터는 다른 칩으로 전달되고, 그 칩은 읽기 데이터를 재생한다. 재생 칩들은 보통 높은 전력에서 동작하므로, 칩(112)은 도 3에서의 칩(34)과 유사하게 스택의 외부에 배치될 수 있다. 칩(112,114)은 동일 랭크에 있을 수 있으나, 이것이 요구되는 것은 아니다.
도 11은 칩(132,134,136,138)의 스택을 도시한다. 일부 실시예에서, 칩(132)은 기판에 가장 가까이 있으며 칩(138)은 기판으로부터 가장 멀리 있다. 다른 실시예에서는, 칩(132)이 가장 멀다. 칩(132)은 여섯 개 래인의 CAW 신호 및 한 개 래인의 클럭 신호를 수신한다. 칩(132)은 그에 대한 명령어에 따라 동작하고 CAW 및 클럭 신호를 칩(134,138)으로 재생한다. 칩(138)은 반대로 CAW 및 클럭 신호를 칩(136)으로 재생한다. 칩(132)의 코어로부터의 읽기 데이터 신호는 칩(134)에 제공된다. 칩(138)의 코어로부터의 읽기 데이터 신호는 칩(136)에 제공된다. 칩(134)은 자신의 코어로부터의 읽기 데이터 및 칩(132)으로부터의 읽기 데이터를 읽기 클럭 신호와 함께 컨덕터(142)에 제공한다. 칩(136)은 자신의 코어로부터의 읽기 데이터 및 칩(138)으로부터의 읽기 데이터를 읽기 클럭 신호와 함께 컨덕터(144)에 제공한다. 도 11의 예시에서, 칩(132,138)은 재생 칩(repeater chip)으로 나타내며 칩(134,136)은 비재생칩(non-repeater chip)으로서 나타낸다. 칩(134,136,138)은 그들에 대한 명령어에 따라 동작한다. 재생 칩은 통상적으로 고전력에서 동작하므로, 칩(132,138)은 도 11에 도시한 바와 같이 스택의 외부에 배치될 것이다. 칩(132)은 칩(18)과 마찬가지로 PCB 기판으로부터 가장 멀리 있을 수 있다. 도 11의 예시에서는, 칩(134,138)이 제1 랭크(함께 액세스되는 칩들)의 일부이며, 칩(132,134)은 제2 랭크의 일부이나, 이것이 요구되지는 않는다.
도 12는 메모리 칩(152,154,156,158)의 스택을 도시한다. 일부 실시예에서, 칩(152)은 기판에 가장 근거리에 있으며 칩(158)은 기판으로부터 가장 멀리 있다. 다른 실시예에서는 칩(152)이 가장 멀다. 칩(152)은 그들에 대한 명령어에 따라 동작하며 CAW 및 클럭 신호를 칩(154,156,158)에 재생한다. 칩(134,136,138) 그들에게 전달된 명령어에 따라 동작한다. 칩(152)의 코어로부터의 읽기 데이터 신호는 칩(154)에 제공된다. 칩(154)의 코어로부터의 읽기 데이터 신호는 칩(156)에 제공된다. 칩(156)의 코어로부터의 읽기 데이터 신호는 칩(158)에 제공된다. 또한, 칩(154)은 칩(152)으로부터 수신한 읽기 데이터 신호를 칩(156)에 재생하며, 칩(156)은 칩(154)으로부터 수신한 읽기 데이터 신호를 칩(158)에 재생한다. 칩(158)은 네 개 래인의 읽기 데이터 신호 및 한 개 래인의 읽기 클럭 신호를 컨덕터(164)에 제공한다. (다른 실시예에서, 컨덕터(164)는 여덟 개 래인의 읽기 데이터 및 한 개 또는 두 개 래인의 클럭 신호를 전송할 수 있다.) 칩(152)은 통상적으로 칩(154,156,158)보다 높은 전력에서 동작할 수 있으며 칩(18)과 마찬가지로 PCB 기판으로부터 가장 멀리 있을 수 있다. 칩(158)은 통상적으로 칩(154,156)보다 높은 전력 또는 거의 동일한 전력에서 동작할 수 있다. 칩(154)은 보통 칩(156)보다 높거나 낮은 전력 또는 동일한 전력에서 동작할 수 있다. 칩(152,154,156,158)은 각각 다른 랭크에 있을 수 있으나, 이것이 요구되는 것은 아니다.
도 13은 열 흐름도를 도시하며, 여기서 Tj12, Tj14, Tj16, Tj18은, 도 1 내지 도 7의 스택에서, 각각 칩(12,14,16,18)의 온도를 나타낸다. Tamb는 주변 온도이며, Tb는 기판 보드(10)의 온도이다. 심볼(q12,q14,q16,q18)은 칩칩(12,14,16,18)에 의해 소비되는 전력을 나타낸다. 심볼(qt)는 기판(10)으로부터 멀어지는 방향으로 가장 뜨거운 칩에서 소비되는 전력을 나타내며, 심볼(qd)은 기판(10)을 향하는 방향으로 가장 뜨거운 칩에서 소비되는 전력을 나타낸다. 도 13의 예시에서, 가장 뜨거운 칩은 칩(14)인 것으로 도시되었으나, 주변 환경에 따라서 다른 칩들 중 어떤 것도 가장 뜨거운 칩이 될 수 있다. 심볼
Figure 112008086035846-pct00001
은 칩 패키지의 케이스와 주변 공기 사이의 열 저항을 나타낸다. 패키지 케이스는 선택사항이다. 심볼
Figure 112008086035846-pct00002
은 칩(18)과 케이스 사이의 열 저항을 나타내며, 심볼
Figure 112008086035846-pct00003
은 칩(16)과 칩(18) 사이의 열 저항을 나타내며, 심볼
Figure 112008086035846-pct00004
은 칩(14)과 칩(16) 사이의 열 저항을 나타내며, 심볼
Figure 112008086035846-pct00005
은 칩(12)과 칩(14) 사이의 열 저항을 나타내며, 심볼
Figure 112008086035846-pct00006
은 기판(10)과 칩(12) 사이의 열 저항을 나타내며, 심볼
Figure 112008086035846-pct00007
은 기판(10)과 주변 온도 사이의 열 저항을 나타낸다. 단순히 예시로서,
Figure 112008086035846-pct00008
,
Figure 112008086035846-pct00009
,
Figure 112008086035846-pct00010
는 약 10 C/W이며, 여기서 C는 섭씨온도이며 W는 와트이나, 이들은 다른 값을 가질 수 있다.
표 1은 도 13의 모델의 열 시뮬레이션의 예시의 결과를 보여준다. 그러나, 본 발명은 표 1의 세부사항에 국한되지 않으며 다른 시뮬레이션은 다른 결과를 가 져올 수 있다. 표 1 및 언급된 세부사항들은 단순히 현재의 이해를 바탕으로 한 예시일 뿐이며 오차가 포함될 수 있다. 또한, 본 발명은 매우 다양한 칩 및 시스템과 함께 사용될 수 있으며, 이는 시뮬레이션이 제한된 유용성을 갖는 이유 중의 하나이다.
도 1 내지 도 7의 스택에 대한 열 시뮬레이션 결과의 예
12.5% 비균일성(non-uniformity) 50% 비균일성
종래 도 7의 스택 종래 도 7의 스택
qaverage(W) 0.49 0.49 0.49 0.49
q12(W) 0.55125 0.55125 0.735 0.735
q14(W) 0.42875 0.42875 0.245 0.245
q16(W) 0.55125 0.42875 0.735 0.245
q18(W) 0.42875 0.55125 0.245 0.735
Tj12(C) 109.1 108.5 111.0 108.5
Tj14(C) 109.5 108.9 110.0 107.4
Tj16(C) 106.5 105.8 107.1 104.3
Tj18(C) 99.1 99.3 98.4 99.3
표 1에서, "W"는 와트이고 "C"는 섭씨온도이다. "종래"란, 고전력 칩들과 저전력칩들이, 기판, 고전력 칩, 저전력 칩, 고전력 칩, 저전력 칩의 순서대로 인터레이스된(interlaced) 적층된 시스템을 가리킨다. 표 1에서, "% 비균일성"이란 고전력 및 저전력 칩 사이의 전력 소비의 차이를 가리킨다. 예를 들어, "12.5% 비균일성" 하의 두 개의 칼럼에서, 고전력과 저전력 칩 간의 차이는 12.5%이다.
본 발명이 이러한 세부 사항에 한정되는 것은 아니나, 사용가능한 패키징 기술을 기초로, 칩과 칩의 열 저항
Figure 112008086035846-pct00011
,
Figure 112008086035846-pct00012
및
Figure 112008086035846-pct00013
(
Figure 112008086035846-pct00014
로 일반화)는 패키징 기술에 따라 1 C/W ~ 10 C/W 사이에서 변화될 수 있을 것으로 생각된다. 도 1 내지 도 7의 적층 기술의 사용에 확인되는 이점은 칩 대 칩 전력 비균일성에 따라 ~1 C에서 3 C일 수 있다. 또한, 온도 증가는 전력 증가에 대해 선형적으로 비례하므로 이러한 이점은 DRAM 전력이 올라감에 따라 커질 수 있다. 이것은 DRAM 기술에 있어서 고전력 스피드 빈(speed bin)이 더 큰 이점을 가짐을 암시할 것이다. 예로서, 표 1에서 평균 칩 전력을 두 배로 하면(0.49 W ~ 0.98 W로), 도 1 내지 도 7의 제안된 적층 기술은 50% 전력 비균일성에 접근한 종래의 적층에 비하여 ~2(111.0-108.5) C =0.5 C의 이득을 얻게 될 수 있다. 또한,(통상적인 칩 적층 기술로 측정된)
Figure 112008086035846-pct00015
의 경우에는, 도 1 내지 도 7의 적층 기술의 이점은 ~50%까지의 전력 비균일성에 대하여 Tjmax를 ~1.0 C에서 1.3 C까지 낮출 수 있다는 것이다.
요약하면, 예비적인 시뮬레이션에 기초하여, 제안된 적층 접근은, 다른 DRAM 스택 구조에 있어서, 일단(one end)(
Figure 112008086035846-pct00016
~칩 적층)에서는 ~1.0 C를 다른 일단(
Figure 112008086035846-pct00017
~ 패키지 적층)에서는 ~5 C까지 Tjmax를 낮추는 성과를 거둘 수 있으며, 여기서 Tjmax는 모든 칩들의 온도 중 최대값이며,
Figure 112008086035846-pct00018
는 스택에서 두 개의 인접한 칩 사이의 열 저항이다. 동일한 접근은 두 개의 칩 및 여덟 개의 칩에 대해서도 또한 적용될 수 있으며, 그 정량적인 이점은 결정되어야 한다. 일반적으로, 이점은 네 개 DRAM 스택들의 경우보다 여덟 개 DRAM 스택의 경우 이점이 더 클 것으로 예상된다. 다른 조건들은 다른 결과들을 가져올 것이다.
일부 실시예에서, 본 발명에 따른 적층은 멀티 및 많은 코어 CPUs에 의해 요구되는 RMS(인식(recognition), 마이닝(mining), 합성(synthesis)) 워크로드(workloads)처럼 높은 대역(BW) 어플리케이션에 대하여 우수한 와트당 성능(performance/Watt)을 제공할 가능성을 가지고 있다. 효율적으로, 이것은 우수한 와트당 성능을 제공하기 위한, 멀티 칩 DRAM 스택에 대한 최적의 열 구조일 수 있다.
일부 실시예에서, 리피터 DRDAM(repeater DRDAM)은 스택에서의 평균적인 칩 전력보다 ~13에서 50%의 추가적인 전력을 소비할 수 있다. 스택의 외부보다 스택의 내부에 고전력을 가하는 것은 스택 내의 가장 뜨거운 칩을 더 뜨겁게 할 수 있으며 성능제어(performance throttling)가 쉽도록 하거나 항상 필요 이상으로 낮은 주파수에서 동작하도록 할 수 있다. 고전력 칩을 (도 7에서와 같이) 스택의 외부에 두는 것은 더 높은 와트당 대역폭(bandwidth/Watt)을 가져올 수 있다. 일부 실시예에서, 고전력 칩과 저전력 칩 간의 차이는 50% 보다 더 클 수 있다. 예를 들어, 프로세서 칩 및 메모리 칩과 관련된 시스템에서, 프로세서 칩은 메모리 칩보다 몇 배 더 큰 전력에서 구동될 수 있다.
일부 실시예에서, 칩들은 온도를 측정하는 회로 및/또는 단위 시간당 활동(activity)을 근거로 온도를 추정하는 회로를 포함한다.
도 14는, 메모리 코어(186)를 갖는 메모리 칩(184)을 포함한 제1 스택을 지지하는 모듈 기판(182)을 포함한 메모리 모듈(180)을 가진 시스템을 도시한다. 또다른 스택은 메모리 코어(190)를 가진 메모리 칩(188)을 포함한다. 모듈(180)은 마더보드(196)과 연결된 슬럿(194)에 삽입된다. 프로세서 칩(198)은 또한 마더보드에 의해 지원된다. 도 10 내지 도 12의 CAW 및 클럭 신호는 칩(198)의 내부 또는 외부의 메모리 제어부로부터 직접 또는 간접적으로 제공될 수 있다. 도 10 내지 도 12의 읽기 데이터 및 읽기 클럭 신호는 메모리 제어부에 직접 또는 간접적으로 제공될 수 있다.
본원에서 설명되는 메모리 제어부 및 메모리 칩들은 다양한 시스템에 포함될 수 있다. 예를 들어, 도 15를 참고하면, 칩(404)은 메모리 제어부(406)를 포함한다. 컨덕터(408-1 내지 408-M) 각각은 단방향 또는 양방향 상호접속들 중 하나를 나타낸다. 메모리 칩은 신호를 다음 메모리 칩에 재생한다. 예를 들어, 스택들(410-1 내지 410-M)의 메모리 칩들은 일부 신호들을 상호접속(416-1 내지 416-M)을 통해서 스택들(420-1 내지 420-M)의 메모리 칩들에 재생한다. 칩들은 또한 동일한 스택의 다른 칩들로 재생할 수 있다. 신호들은 명령어, 주소 및 쓰기 데이터를 포함할 수 있다. 신호들은 또한 읽기 데이터를 포함할 수 있다. 읽기 데이터는 스택(410-1 내지 410-M)의 칩들로부터 상호접속(408-1 내지 408-M)을 통해서 메모리 제어부(406)로 직접 송신될 수 있다. 그러나, 읽기 데이터가 스택들(410-1 내지 410-M)의 칩들로부터 스택들(420-1 내지 420-M)의 칩들로 재생되면, 일부 실시예에서는, 읽기 데이터가 또한 칩들(410-1 내지 410-M)로부터 메모리 제어부(406)로 직접 송신될 필요가 없다. 스택들(420-1 내지 420-M)의 칩들로부터의 읽기 데이터는 상호접속(418-1 내지 418-M)을 통하여 메모리 제어부(406)로 송신될 수 있다. 상호접속(418-1 내지 418-M)은 일부 실시예에는 포함되지 않았다. 또한 도 15를 참고하면, 스택들(410-1 내지 410-M)의 메모리 칩들은 메모리 모듈(412)의 기판(414)의 한 쪽 또는 양쪽 측면 상에 있을 수 있다. 스택들(420-1 내지 420-M)의 칩들은 메모리 모듈(422)의 기판(424)의 양쪽 또는 한쪽 측면 상에 있을 수 있다. 또는, 스택들(410-1 내지 410-M)의 칩들은 칩(404) 및 모듈(424)을 지원하는 마더보드 상에 있을 수 있다. 이 경우, 기판(414)은 마더보드의 일부분을 나타낸다.
도 16은 스택들(510-1 내지 510-M)의 칩들이 메모리 모듈 기판(514)의 한쪽 또는 양쪽 측면 상에 있으며 스택들(520-1 내지 520-M)의 칩들은 메모리 모듈 기판(524)의 한쪽 또는 양쪽 측면 상에 있는 시스템을 도시한다. 일부 실시예에서, 메모리 제어부(500) 및 스택들(510-1 내지 510-M)의 칩들은 서로 버퍼(512)를 통해서 통신하며 메모리 제어부(500) 및 스택들(520-1 내지 520-M)의 칩들은 버퍼(512,522)를 통하여 통신한다. 그러한 버퍼 시스템에서, 메모리 제어부가 버퍼와 사용하는 시그널링은, 버퍼가 메모리 칩과 사용하는 것과 다를 수 있다. 일부 실시예는 도 16에서 도시되지 않은 추가 컨덕터들을 포함할 수 있다. 버퍼는 메모리 칩들을 포함한 스택의 일부일 수 있다.
도 17은 메모리 제어부(534)를 포함한 칩(532)에 결합된 제1 및 제2 채널(536,538)을 도시한다. 채널(536,538)은, 본원에서 설명되는 것과 같이, 칩들을 포함한 메모리 모듈(542,544)에 각각 결합된다.
도 18에서는, (앞서 언급된 메모리 제어부를 나타내는) 메모리 제어부(552)가, 하나 이상의 프로세서 코어(554)를 포함하는 칩(550)에 포함된다. 입/출력 제어 칩(556)은 칩(550)에 결합되며, 또한 무선 송신기 및 수신기 회로(558)에도 결합된다. 도 19에서, 메모리 제어부(552)는 칩(574)에 포함되며, 칩(574)는 허브 칩일 수 있다. 칩(574)은 (하나 이상의 프로세서 코어(572)를 포함하는) 칩(570)과 입출력 제어칩(578) 사이에 결합되며, 입출력 제어칩은 허브 칩일 수 있다. 입출력 제어칩(578)은 무선 송신기 및 수신기 회로(558)에 결합된다.
추가적 정보 및 실시예
본 발명은 특정 시그널링 기술이나 프로토콜에 제한되지 않는다. 도면들의 시스템의 실제 구현에서, 추가 회로, 제어 라인, 또는 도시되지 않은 상호접속이 있을 수 있다. 도면에서 컨덕터를 통해 연결된 두 개의 블럭을 도시하는 경우, 도시되지 않은 중간 회로가 있을 수 있다. 블럭들의 형상 및 상대적 크기는 실제 형상 및 상대적 크기와 관련시키고자 의도된 것은 아니다.
실시예는 본 발명의 구현 또는 예시이다. 본원의 상세한 설명에서 "실시예", "일 실시예", "일부 실시예", 또는 "다른 실시예"가 가리키는 것은 실시예와 연관되어 기술된 특정 특징, 구조 또는 특성이 적어도 일부 실시예에 포함됨을 의미하는 것이며 본 발명의 모든 실시예에 반드시 포함될 것을 요구하는 것은 아니다. "실시예", "일 실시예" 또는 "일부 실시예"는 반드시 동일한 실시예를 나타낼 필요는 없다.
구성"A"가 구성"B"에 결합되었다고 언급되는 경우에는 구성 A는 구성 B에 직접적으로 연결될 수 있거나, 예를 들면 구성 C를 통하여 간접적으로 연결될 수 있다.
상세한 설명 또는 청구항에서 구성, 특징, 구조, 처리 과정, 특징 A가 구성, 특징, 구조, 처리과정 또는 특징 B의 결과를 가져온다고 언급할 경우 이는 "A"가 "B"의 원인의 적어도 일부임을 의미하는 것이며, 적어도 하나의 다른 구성, 특징, 구조, 처리, 또는 특징이 "B"의 결과를 가져오는데 도움을 줄 수 있다.
상세한 설명에서 구성, 특징, 구조, 처리과정 또는 특징이 "포함될 수 있다"고 언급되는 경우에는, 특정 구성, 특징, 구조, 처리과정 또는 특징이 포함될 것이 요구되는 것은 아닌 것이다. 상세한 설명 또는 청구항이 구성을 언급할 경우, 그 구성이 오로지 한 개만 있음을 의미하지 않는다.
본 발명은 본원에서 개시된 특정 세부사항에 제한되지 않는다. 특히, 상기의 상세한 설명 및 도면의 다른 많은 변형들이 본원 발명의 범위 내에서 이루어질 수 있다. 따라서, 본원 발명의 범위는 이하 청구항들에 의해 결정되며, 여기에는 그에 대한 어떠한 보정도 포함된다.

Claims (20)

  1. 시스템으로서,
    회로 기판,
    제1 칩, 및
    상기 제1 칩 상에 적층된 제2 칩을 포함하며,
    상기 제1 칩은 상기 회로 기판과 상기 제2 칩 사이에 결합되며, 상기 제1 칩은 상기 제1 칩이 수신하는 명령어들을 상기 제2 칩에 재생(repeat)하기 위한 회로를 포함하고,
    상기 제2 칩은 보통 상기 제1 칩보다 높은 전력에서 동작하고,
    상기 제2 칩에 적층된 제3 칩을 더 포함하고,
    상기 제1 및 제3 칩은 보통 상기 제2 칩보다 높은 전력으로 동작하며 상기 제3 칩은 보통 상기 제1 칩보다 높은 전력에서 동작하는 시스템.
  2. 삭제
  3. 제1항에 있어서,
    상기 제3 칩 상에 적층된 제4 칩을 더 포함하고,
    제4 칩은 보통 상기 제3 칩보다 높은 전력에서 동작하는 시스템.
  4. 제3항에 있어서,
    상기 제2 칩 및 상기 제3 칩은 다른 칩들로 명령어들을 재생하지 않는 시스템.
  5. 제3항에 있어서,
    상기 제1 및 제4 칩은 보통 상기 제2 및 제3 칩보다 높은 전력에서 동작하는 시스템.
  6. 제1항에 있어서,
    상기 제1 칩은 주소, 읽기 데이터 및 클럭 신호들을 상기 제2 칩에 재생하는 시스템.
  7. 제1항에 있어서,
    상기 메모리 카드는 메모리 모듈 카드의 일부이며 상기 메모리 모듈은 상기 제1 및 제2 칩의 스택의 일부가 아닌 추가 메모리 칩을 포함하는 시스템.
  8. 제1항에 있어서,
    상기 회로기판은 마더보드인 시스템.
  9. 제1항에 있어서,
    프로세서 및 메모리 제어부를 포함한 칩을 더 포함하고,
    상기 메모리 제어부는 상기 제1 칩에 상기 명령어들을 제공하는 시스템.
  10. 제9항에 있어서,
    상기 프로세서 및 상기 메모리 제어부를 포함한 상기 칩에 결합된 무선 송신 및 수신 회로를 더 포함한 시스템.
  11. 삭제
  12. 시스템으로서,
    회로 기판,및
    적층 배열된 제1 칩, 제2 칩, 제3 칩 및 제4 칩을 포함하고,
    상기 제1 칩은 상기 회로 기판과 상기 제2 칩 사이에 결합되고, 상기 제2 칩은 상기 제1 칩 및 상기 제3 칩 사이에 결합되고, 상기 제3 칩은 상기 제2 칩 및 상기 제4 칩 사이에 결합되며,
    상기 제1 칩 및 상기 제4 칩은 보통 상기 제2 칩 및 제3 칩보다 높은 전력에서 동작하는 시스템.
  13. 제12항에 있어서,
    상기 제1, 2, 3 및 4 칩과는 다른 상기 회로 기판의 측면 상에 프로세서 및 메모리 제어부를 포함한 칩을 더 포함하고,
    상기 메모리 제어부는 상기 제1 칩에 명령어들을 제공하고, 상기 제1, 2, 3 및 4 칩은 메모리 칩인 시스템.
  14. 제13항에 있어서,
    상기 제1 칩은 상기 프로세서로부터의 명령어들을 상기 제2 칩 및 상기 제4 칩에 재생하는 시스템.
  15. 제13항에 있어서,
    상기 제1 칩은 상기 제2 칩에 읽기 데이터를 제공하고 상기 제4 칩은 상기 제3 칩에 읽기 데이터를 제공하고, 상기 제2 및 제3 칩은 상기 프로세서에 읽기 데이터를 제공하는 시스템.
  16. 시스템으로서,
    메모리 모듈 회로 기판,
    제1 메모리 칩 및 제2 메모리 칩-상기 제1 메모리 칩은 상기 회로 기판과 상기 제2 메모리 칩 사이에 적층되고 상기 제1 메모리 칩은 상기 제2 메모리 칩에 적어도 일부 명령어들을 재생함-, 및
    제3 메모리 칩 및 제4 메모리 칩- 상기 제3 메모리 칩은 상기 제2 메모리 칩과 상기 제4 메모리 칩 사이에 적층됨-
    을 포함하는 시스템.
  17. 제16항에 있어서,
    명령어, 주소 및 쓰기 데이터 신호들을 상기 제1 칩에 제공하고 상기 제2 및 제3 칩으로부터의 읽기 데이터 신호들을 수신하기 위한 메모리 제어부를 포함한 칩을 더 포함하는 시스템.
  18. 제16항에 있어서,
    프로세서 및 메모리 제어부를 포함한 칩을 더 포함하고,
    상기 메모리 제어부는 상기 제1 칩에 상기 명령어들을 제공하고 상기 제2 및 제3 칩들로부터의 읽기 데이터 신호들을 수신하는 시스템.
  19. 제18항에 있어서,
    상기 제1 칩은 상기 프로세서로부터의 명령어들을 상기 제2 칩 및 상기 제4 칩에 재생하는 시스템.
  20. 제16항에 있어서,
    적층된 제5, 제6, 제7 및 제8 메모리 칩들을 더 포함하고,
    상기 제5 메모리 칩은 상기 메모리 모듈 회로 기판과 상기 제6 메모리 칩 사이에 결합되며, 상기 제7 메모리 칩은 상기 제6 메모리 칩과 상기 제8 메모리 칩 사이에 결합되는 시스템.
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