TW201705133A - 減少負載的記憶體模組 - Google Patents

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孫卓文
勇 陳
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英帆薩斯公司
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Abstract

本發明提供一種設備，其大體上和減少負載的記憶體模組有關。於此設備中有一電路平台，其具有被耦合至該電路平台的複數個記憶體晶片。該複數個記憶體晶片中的每一個記憶體晶片各具有複數個記憶體晶粒。至少一控制器會被耦合至該電路平台並且進一步被耦合至該複數個記憶體晶片，用以和其複數個記憶體晶粒進行通信。該至少一控制器係用以接收晶片選擇信號，以便提供超過該些晶片選擇信號的複數個排選擇信號(rank select signal)。該複數個記憶體晶粒會在減少的負載中和該複數個記憶體晶片裡面的多條焊線耦和，以便耦合該電路平台，用以透過一記憶體通道進行通信。該負載減少充分，以使該記憶體模組中的至少兩個實例共用該記憶體通道。

Description

減少負載的記憶體模組
下面的說明關於記憶體模組。更明確的說，下面的說明關於減少負載的記憶體模組。
在電腦工業中，板上記憶體(on-board memory)在習知技術中係經由一記憶體通道被耦合至一處理器。就該些方面來說，一主機板可能有多個記憶體插槽，用以供一通道中的多個記憶體模組(例如，SIMM或DIMM)使用。近年來，處理器皆能夠處理一條以上的記憶體通道。某些處理器則能夠被耦合至兩條或四條記憶體通道。
使用多條通道的其中一個理由係可以在更高記憶體介面速度的操作中有效地減少負載效應。舉例來說，倘若其中一條DIMM透過其中一條通道被耦合的話，該些負載效應便可能不會非常大，而使得無法進行較高庫存(higher-stock)速度的操作或是超頻(over-clocking)速度的操作。然而，倘若一第二DIMM在本範例中被加入至相同的記憶體通道的話，那麼，因為加入此第二DIMM所導致的負載效應便會實質上降低用於和此些DIMM進行通信的操作速度。此問題可能伴隨著被加入至一通道中的每一個額外記憶體模組而變得更加惡化。所以，某些處理器支援多條通道，用以減少每一條通道中的DIMM的數量，同時又可以有大量的DIMM以便提 高板上記憶體，舉例來說，系統記憶體。然而，支援額外的通道卻會增加處理器設計以及主機板設計的複雜性。
有人已經提出緩衝處理一記憶體模組上的位址以及資料，用以減少負載效應，以便提供一負載減少的記憶體模組，舉例來說，LRDMM。實際上，緩衝處理係將負載效應從一具有多條記憶體插槽的通道處轉移至每一個記憶體模組。此些經過緩衝處理的記憶體模組中的某些記憶體模組會具有雷同於暫存式記憶體模組(舉例來說，RDIMM)的置中式緩衝器。除了緩衝處理I/O資料之外，此些中央記憶體緩衝器還可以緩衝處理並且重新傳送命令、位址、以及時脈信號給此記憶體模組的多個記憶體晶粒。其它配置可能有置中暫存式時脈驅動器(Registered Clock Driver，RCD)，其具有多個分散式資料緩衝器以更為區域性的方式提供此些資料I/O負載給邊緣連接器觸墊以及相關聯的記憶體晶粒。此些較短的線路長度雖然可以提高資料路徑速度與信號完整性，同時可以縮短一記憶體通道匯流排上的等待時間；然而，緩衝處理不僅會在一記憶體模組中增加額外的電路系統(其可能具有額外晶片的形式)；相較於一沒有緩衝處理的記憶體模組(舉例來說，UDIMM)，此緩衝處理還可能會增加一記憶體模組的操作等待時間。因此，倘若僅有一個記憶體模組被放置在一通道上的話，負載減少的記憶體模組可能會慢於更為常用的沒有緩衝處理的記憶體模組。
據此，本技術領域希望且實用的方式係提供一種可以被加入至一通道中的記憶體模組，其具有較小的效能衝擊，並且不會實質上提高成本及/或增加等待時間。
本發明提供一種大體上和減少負載的記憶體模組有關的設備。於此設備中會有一電路平台，其具有被耦合至該電路平台的複數個記憶體晶片。該複數個記憶體晶片中的每一個記憶體晶片各具有複數個記憶體晶粒。至少一控制器會被耦合至該電路平台並且進一步被耦合至該複數個記憶體晶片，用以和其複數個記憶體晶粒進行通信。該至少一控制器係用以接收晶片選擇信號，以便提供超過該些晶片選擇信號的複數個排選擇信號(rank select signal)。該複數個記憶體晶粒會在減少的負載中和該複數個記憶體晶片裡面的多條焊線耦和，以便耦合該電路平台，用以透過一記憶體通道進行通信。該負載減少充分，以使該記憶體模組中的至少兩個實例共用該記憶體通道。
本發明提供一種大體上和具有減少負載的記憶體模組有關的系統。於此系統中會有一主機板，其具有一用於一記憶體通道的記憶體匯流排。一處理器會被耦合至該主機板。一第一記憶體模組會被耦合至該記憶體匯流排，用以透過該記憶體通道進行通信。一第二記憶體模組會被耦合至該記憶體匯流排，用以透過該記憶體通道進行通信。該第一記憶體模組與該第二記憶體模組中的每一者皆包含一電路平台，其具有被耦合至該電路平台的複數個記憶體晶片。該複數個記憶體晶片中的每一個記憶體晶片各具有複數個記憶體晶粒。至少一控制器會被耦合至該電路平台並且被耦合至該複數個記憶體晶片，用以和其複數個記憶體晶粒進行通信。該至少一控制器會透過該記憶體匯流排接收多個晶片選擇信號，它們會被交換用以在該記憶體模組裡面提供超過該些晶片選擇信號的複數個排選擇信號。該複數個記憶體晶粒會在減少的負載中和該複數個記憶體晶片裡面的 多條焊線耦和，以便耦合該電路平台，用以透過該記憶體通道進行通信，該負載減少充分，因為至少該第一記憶體模組與該第二記憶體模組會共用該記憶體通道。
本發明提供一種大體上和減少負載的記憶體模組有關的方法。於此方法中，此減少負載的記憶體模組會從一記憶體通道處取得晶片選擇資訊以及位址資訊。該負載減少的記憶體模組具有複數個記憶體晶片。該晶片選擇資訊以及該位址資訊會被轉換成排選擇資訊，用以提高選擇粒度，使其大於僅有晶片選擇資訊時的選擇粒度。
探討後面的【實施方式】以及【申請專利範圍】便會明瞭本發明的其它特點。
8‧‧‧裝配件
10A‧‧‧微電子封裝
10B‧‧‧微電子封裝
11‧‧‧電路平台
12‧‧‧基板
13‧‧‧記憶體晶片
14‧‧‧基板正面
15‧‧‧觸墊(接針)
15-1‧‧‧前側接針
15-2‧‧‧背側接針
16‧‧‧基板背表面
17‧‧‧暫存器時脈驅動器晶片(RCD)
18‧‧‧互連區域
19‧‧‧暫存式雙直列記憶體模組(RDIMM)
21‧‧‧負載減少的DIMM(LRDIMM)
22‧‧‧基板電線
26‧‧‧封裝終端
27‧‧‧緩衝式暫存器時脈驅動器晶片(BRCD)
28‧‧‧堆疊終端
30‧‧‧處理器-記憶體系統
31‧‧‧控制/命令/位址(C/A)匯流排
32‧‧‧視窗
33‧‧‧時脈信號
35‧‧‧記憶體控制器
37‧‧‧雙向資料匯流排
39‧‧‧記憶體通道
40‧‧‧微電子元件(記憶體晶粒)
40-1‧‧‧微電子元件(記憶體晶粒)
40-2‧‧‧微電子元件(記憶體晶粒)
40-3‧‧‧微電子元件(記憶體晶粒)
40-4‧‧‧微電子元件(記憶體晶粒)
41‧‧‧資料緩衝器
42‧‧‧微電子元件正面
43‧‧‧控制/命令/位址(C/A)信號
44‧‧‧微電子元件背面
45‧‧‧微電子元件邊緣
46‧‧‧元件接點
47‧‧‧資料信號
48‧‧‧焊線
49‧‧‧資料處理引擎(微處理器49)
50‧‧‧囊封劑
51‧‧‧刀鋒伺服器板或主機板
52‧‧‧鑄模介電層
53‧‧‧時脈匯流排
54‧‧‧表面
55‧‧‧資料匯流排
56‧‧‧互連元件
57‧‧‧雙向資料匯流排
58‧‧‧互連元件末端表面
59‧‧‧資料處理引擎(微處理器)
60‧‧‧黏著層
61‧‧‧處理器-記憶體系統
65‧‧‧記憶體控制器
69‧‧‧記憶體通道
70‧‧‧電路平板
71‧‧‧記憶體匯流排
72‧‧‧電路接點
73‧‧‧記憶體匯流排
100‧‧‧暫存式雙直列記憶體模組(RDIMM)
123‧‧‧記憶體晶片
123-1‧‧‧前側記憶體晶片
123-2‧‧‧背側記憶體晶片
124‧‧‧控制器
124-1‧‧‧前側控制器
124-2‧‧‧背側控制器
125‧‧‧序列存在偵測與溫度感測器晶片
131‧‧‧控制/命令/位址(C/A)匯流排
133‧‧‧時脈模組
141‧‧‧主命令/位址介面(IF)
143‧‧‧命令解碼器
145‧‧‧記憶體命令介面
147‧‧‧位址解碼器
149‧‧‧記憶體位址介面
150‧‧‧排加乘區塊
151‧‧‧命令資訊
152‧‧‧晶片選擇信號(CS)
153‧‧‧經解碼的命令
154‧‧‧排選擇信號(RS)
155‧‧‧位址資訊
157‧‧‧經解碼的位址
161‧‧‧前側/背側選擇信號(F/RS)
162‧‧‧區域性晶片選擇信號(LS)
163‧‧‧晶粒選擇信號(DS)
164‧‧‧晶粒區域性資料匯流排
165‧‧‧晶片區域性資料匯流排
166‧‧‧模組區域性資料匯流排
隨附圖式顯示根據本發明的(多個)示範性設備或方法的一或更多項觀點的示範性實施例。然而，該些隨附圖式僅係為達解釋與理解的目的，而不應被視為限制申請專利範圍的範疇。
圖1所示的係一可以包含多個微電子封裝的裝配件的剖視圖。
圖2-1所示的係一雙面示範性習知的暫存式記憶體模組(例如，暫存式雙直列記憶體模組(Registered Dual In-line Memory Module，RDIMM))的其中一面的方塊圖。
圖2-2所示的係一雙面示範性習知負載減少的DIMM(Load Reduced DIMM，LRDIMM))的其中一面的方塊圖。
圖2-3所示的係用於圖2-1的RDIMM的示範性處理器-記憶體系統的方塊圖。
圖2-4所示的係用於圖2-2的LRDIMM的示範性處理器-記憶體系統的方塊圖。
圖3-1所示的係根據本發明的一雙面示範性RDIMM的前側的方塊圖。
圖3-2所示的係圖3-1的雙面示範性RDIMM的背側的方塊圖。
圖4所示的係一示範性控制器的方塊圖。
圖5所示的係用以示範性介接至一示範性排加乘器區塊的方塊圖。
圖6所示的係用於圖3-1與3-2的RDIMM的示範性排選擇系統的方塊圖。
圖7所示的係一示範性記憶體選擇流程的流程圖。
探討後面的【實施方式】以及【申請專利範圍】便會明瞭本發明的其它特點。
在下面的說明中會提出許多明確的細節，以便提供本文中所述的特定範例的更透澈說明。然而，熟習本技術的人士便會明白，即使沒有下面所提出的所有明確細節仍然可以實行一或更多個其它範例或是此些範例的變化例。於其它實例中，眾所熟知的特點並不會被詳細說明，以免混淆本文中的該些範例的說明。為達容易解釋的目的，在不同的圖式中雖然使用相同的元件符號來表示相同的項目；然而，在替代的範例中，該些項目亦可能不同。
圖1所示的係一裝配件8的剖視圖。裝配件8可以包含微電子封裝10A與10B。裝配件8可以為一記憶體晶片8，並且微電子封裝10A與10B可以被分開用以提供多個記憶體晶片8，或者可以被封裝在一起成為 單一記憶體晶片8。微電子封裝10A與10B可以利用減少負載的電線46、56被耦合至電路平板70。和裝配件8及其減少負載的電線器件46、56有關的額外細節可以在美國專利案第8,680,684 B2號之中發現，本文以引用的方式將其全面性地完整併入。
繼續參考圖1，多個微電子元件40(它們可以為記憶體晶粒)可以面朝下焊線配置的方式被鑲嵌在個別的基板12上。於此配置中，微電子元件40(其可以為記憶體晶粒40)可以被鑲嵌成使得它們的正面42面向基板12的正面14。多個元件接點46可以裸露在每一個微電子元件40的正面處並且可以利用焊線48被電氣連接至基板電線22，後者會包含被形成在基板12上或是至少部分被埋置在基板12之中的線路或接觸觸墊。通過視窗32的焊線48可以提供更直接的佈線，以便達成減少負載的繞線。
於圖中所示的範例中，元件接點46藉由通過基板12中的一視窗32的焊線48被連接至基板電線22。圖1中雖然僅顯示一對焊線48；但是，複數個焊線對亦能夠延伸在一列之中並且能夠通過一狹長的視窗，用以接受多個焊線對。一囊封劑50會包圍並且保護落在視窗32的區域之中的焊線48以及該焊線48延伸在基板12外面超越基板12之背表面16的一部分。
一鑄模介電層52會至少部分包圍微電子元件40，包含該些微電子元件40的邊緣45以及正面42(在圖1的面朝下排列中)在內。鑄模介電層52會進一步將微電子元件40焊接至基板12的正面14。鑄模介電層52會定義一表面54，其實質上會齊平於微電子元件40的背面44或者會疊置在背面44上方，以便完全囊封微電子元件40。
基板電線22會包含裸露在基板12的背表面16處的複數個封裝終端26。封裝終端26會與封裝10A或10B中任一者或兩者的微電子元件40電氣連接並且會進一步相互連接。封裝終端26能夠利用一位於封裝10A、10B外部的器件來連接封裝10A或10B。舉例來說，封裝10A中的封裝終端26能夠利用裸露在電路平板70(其能夠為印刷電路板(Printed Circuit Board，PCB)或是類似物)的一表面處的電路接點72來連接封裝10A。封裝10B的封裝終端26則圖解另一範例，其中，封裝終端26能夠貫穿由封裝10A、10B所組成的結構來電氣連接另一封裝(例如，封裝10A)，下面將更詳細討論由封裝10A、10B所組成的結構。
多個微電子元件40會於封裝10A、10B中被排列在它們的個別基板12之中，俾使得它們會分隔在對應的第一表面14上，用以於其間定義一互連區域18。於圖1中所示的範例中，多個微電子元件40雖然被排列成使得它們的個別邊緣表面45以分隔的方式彼此相向並且實質上彼此平行，用以於其間定義互連區域18；然而，該些邊緣表面45未必需要平行。
於圖中所示的範例中，互連區域18的其中兩面受到微電子元件40的邊緣45約束，並且剩餘的兩面受到基板12的邊緣約束。於其它施行方式中，互連區域18會被視為受到一延伸在微電子元件40的外側之間的虛擬邊界約束。舉例來說，於有四個微電子元件40的施行方式中，互連區域18的四個面會受到獨特微電子元件40的的邊緣45約束。於有四個以上微電子元件的施行方式中，該互連區域會被該些微電子元件完全封閉，舉例來說，被封閉的面和該些微電子元件一樣多。
複數個堆疊終端28可以被排列在互連區域18裡面，裸露成 為基板12的正表面14。如本文中的用法，「裸露」一詞並沒有表示將堆疊終端28附接於基板12或是它們之間的任何相對位置的任何特定意義。確切地說，其表示可以使用導電結構來接觸一在垂直於一介電結構之表面的方向中從此介電結構表面外面朝此介電結構表面移動的理論點。因此，裸露在一介電結構之表面處的終端或是其它導體結構可能從此表面處突出；可能與此表面齊平；或者可能相對於此表面為凹陷並且經由該介電質中的一孔洞或凹部露出。
堆疊終端28能夠為一由多個獨特終端28所組成的陣列，其會包含不同的終端列或終端行。亦可以採用終端28的其它替代排列方式，其包含僅有兩個堆疊終端28的排列方式或者在以和封裝10A或10B的其它元件進行連接為基礎而選定的各種位置處具有兩個以上終端的排列方式。堆疊終端28能夠為基板電線22的一部分或者能夠連接基板電線22，俾使得堆疊終端28能夠和相同封裝10A或10B的微電子元件40互連、和其它堆疊終端28互連、或是和封裝終端26互連。
堆疊終端28能夠被用於利用一疊置在基板12的正表面14上方的外部器件來連接一相關聯的封裝10A或10B。於其中一範例中，複數個互連元件56會與堆疊終端28連接並且從該處朝上延伸至其末端表面58，末端表面58會裸露在鑄模介電層52的表面54處。
互連線56可以為裝配件8的減少負載電線中的一器件，其能夠為由焊接金屬或是其它導體材料所製成的接針、柱體、質塊，該焊接金屬或是其它導體材料可以包含焊劑或是諸如銅、金、銀、錫、鉍、銦、鋁、鎳、…等的金屬。於圖中所示的範例中，互連線56為接針的形式，其 延伸遠離基板12的正表面14並且延伸穿過鑄模介電層52。於此施行方式中，末端表面58會形成裸露在表面54處的終端，用以和另一器件進行互連。於其它施行方式中，末端表面58會被與其連接的接點覆蓋，用以提供一表面積大於末端表面58之表面積的終端。
如圖1中所示，封裝10B可以被鑲嵌在封裝10A的上方，舉例來說，其能夠利用黏著層60來完成，黏著層60能夠由一介電材料(例如，能夠被定位在封裝10A的表面54與封裝10B的基板12的第二表面16之間的環氧樹脂或是其它可固化材料)來形成。如上面所述，由導體材料所製成的質塊或是焊接金屬(例如，焊劑或是類似物)會連接封裝10A的互連線56的末端表面58以及封裝10B的封裝終端26。因此，此排列方式在封裝10A的堆疊終端28以及封裝10B的封裝終端26之間提供一連接線，其有助於在整個裝配件8中達成數條進一步的連接線。舉例來說，此排列方式能夠在封裝10B的兩個微電子元件40中的任一者或兩者以及電路平板70之間提供一連接線，並且據此能夠在封裝10B的兩個微電子元件40中的任一者或兩者以及和電路平板70連接的任何其它器件之間提供一連接線。於另一範例中，多條連接線會被提供在封裝10B的兩個微電子元件40中的任一者或兩者以及封裝10A的兩個微電子元件中的任一者或兩者之間。由此連接線所達成的特殊連接能夠藉由改變每一個封裝10A與10B裡面的基板電線22來達成，其包含改變被連接至獨特堆疊終端28的特殊連接線。
圖2-1所示的係一雙面示範性習知的暫存式記憶體模組19(例如，暫存式雙直列記憶體模組(RDIMM)19)的其中一面的方塊圖。RDIMM 19包含一電路平台11，舉例來說，印刷電路板(PCB)或是其它電路 平台，其具有多個觸墊(有時候亦被稱為「接針」或是「金手指」)15並且會有多個記憶體晶片13以及一暫存器時脈驅動器晶片(RCD)17被耦合至該電路平台11。
RCD 17可以被耦合用以透過接針15而從一記憶體控制器(例如，該記憶體控制器在一多核處理器中為一分離的晶片或是內建的區塊)處接收控制/命令/位址/時脈(控制)信號。在習知技術中，RCD 17沒有被耦合用以接收與發送資料，因為接收與發送資料在習知技術中係透過其它接針15直接在多個記憶體晶片13以及一記憶體控制器之間進行。一般來說，控制信號會被提供至一PCB 11上的位址與控制線或線路，而且在相較於資料匯流排線為沉重的電容性負載中以及在用於同步化或「排隊」多個資料匯流排信號中，此些位址與控制線在習知技術中會以平行方式被耦合至多個記憶體晶片，例如，多個記憶體晶片13。多條資料匯流排線在習知技術中可能在資料匯流排信號中僅被提供至一RDIMM上的一或兩個記憶體晶片，因為有多群接針15可以用於資料匯流交換，而僅有一群接針15可以用於控制信號。
圖中所示的記憶體晶片13雖然被配向成具有「風車」或是「花朵」配向或佈局，用以支援具有大深寬比的記憶體晶粒；然而，亦可以使用「垂直」配向或佈局來減少和位址、命令、控制、以及時脈信號佈線(換言之，路徑長度匹配)相關聯的複雜性。
相較於習知沒有緩衝處理的DIMM(UDIMM)，由RCD 17所進行的此控制信號緩衝處理在習知技術中會增加一個時脈循環並且使用較多的電力。相較於UDIMM，RDIMM可以用於較高頻率以及較高密度的記 憶體模組中。除此之外，二或更多個RDIMM亦可以被耦合至同一條記憶體通道，用以仲裁共用此記憶體通道，以便和一記憶體控制器進行通信。增加較多的記憶體通道雖然可以減少電容性負載效應；然而，這卻會增加額外的佈線以及記憶體控制器複雜性。據此，讓二或更多個RDIMM共用一條記憶體通道可以避免需要增加額外的記憶體通道。
然而，增加一個以上的RDIMM至一記憶體通道卻會提高該通道上的負載。在較高頻率處，一記憶體通道上的「負載因子」或是「負載」可能會顯著地衝擊效能。簡言之，每一個記憶體晶片13皆有特定輸入電容，並且此輸入電容在較高頻率處的信號抑制效果會更顯著。在太高的頻率處，信號強度可能會被抑制或是減弱至無法操作的情況。再者，在較高頻率處還可能會有更多的信號反射，而且因為此信號反射所造成的累積雜訊還可能會降低信號完整性(換言之，信噪比)至無法操作的情況。
近年來已經使用到負載減少的DIMM(LRDIMM)。圖2-2所示的係一雙面示範性習知LRDIMM 21的其中一面的方塊圖。LRDIMM 21包含一電路平台11，舉例來說，PCB或是其它電路平台，其具有多個接針15並且會有多個記憶體晶片13以及一緩衝式暫存器時脈驅動器晶片(Buffered Register Clock Driver，BRCD)27被耦合至該電路平台11。於此範例中，記憶體晶片13可以為多晶粒記憶體晶片，以便達到每一個晶片有提高的記憶體密度，且因此用以在每一個記憶體模組中提高記憶體密度。
BRCD 27可以包含RCD 17並且額外包含多個雙向資料緩衝器。據此，從一記憶體控制器處被提供至接針15的控制信號以及資料信號可以在發送至記憶體晶片13之前先全部被提供至BRCD 27。同樣地，來自 記憶體晶片13的資料亦可以被提供至BRCD 27，以便接著透過接針15往外發送至一記憶體控制器。除此之外，此些LRDIMM還可能具有多排，因此，在雙晶粒記憶體晶片13中，其每一個記憶體晶粒可以從一共同的資料與控制介面處來分開存取。當然，傳送資料通過BRCD 27可能會提高資料等待時間。又，如同在LRDIMM 21之中，於一記憶體模組中加入資料緩衝處理會增加複雜性以及成本。如不使用BRCD 27，亦可以使用具有分離的資料或記憶體緩衝器的RCD 17，如下面為達清楚之目的所作的額外詳細說明，但是並沒有限制意義。
圖2-3所示的係用於RDIMM 19的示範性處理器-記憶體系統30的方塊圖。處理器-記憶體系統30可以包含一刀鋒伺服器板或主機板51，一或更多個RDIMM 19以及一資料處理引擎59(舉例來說，微處理器59)會透過一或更多條記憶體通道39被耦合至該刀鋒伺服器板或主機板51。
一或更多個RDIMM 19雖然可以被耦合至同一條記憶體通道39；然而，如先前所述，增加一個以上的RDIMM 19至同一條記憶體通道39卻可能會限制效能。於此範例中，雙向資料匯流排37在其中一端分別被耦合至記憶體晶片13，並且在此些匯流排37的另一端分別被耦合至一微處理器59的一記憶體控制器35的資料介面(圖中並未顯示)。微處理器59可以為單核微處理器或是多核微處理器。
微處理器59可以包含至少一記憶體控制器35。於此些線之中，倘若一微處理器59支援多條記憶體通道39的話，此微處理器59則可以針對每一條記憶體通道39包含一分離的記憶體控制器35。
一時脈信號33以及多個控制/命令/位址(C/A)信號43可以從 記憶體控制器35處被提供至RCD 17。RCD 17可以透過一C/A匯流排31提供C/A信號43給每一個記憶體晶片13，其中，此C/A匯流排31通常會被耦合至RCD 17以及每一個記憶體晶片13。RCD 17可以透過一時脈匯流排53提供一時脈信號給每一個記憶體晶片13，該時脈匯流排53通常會被耦合至RCD 17以及每一個記憶體晶片13。RDIMM 19的等待時間雖然可能小於操作在相同頻率處的LRDIMM 21的等待時間；但是，相較於RDIMM 19，因為可以較高的頻率來時控LRDIMM 21，因而可以導致LRDIMM 21有較小的總等待時間。
如已知，一或更多個RDIMM 19可被插接至一微處理器59所耦合的主機板51，舉例來說，藉由LGA方式插接。用於記憶體通道39的線路可被放置在主機板51之中，該些線路通常可被視為一記憶體匯流排71。記憶體匯流排71可以用於單一通信通道，換言之，記憶體通道39；不過，此記憶體匯流排71亦可用於支援RDIMM 19的一個實例、兩個實例、或是更多個實例。
圖2-4所示的係用於LRDIMM 21的示範性處理器-記憶體系統61的方塊圖。處理器-記憶體系統61可以包含一刀鋒伺服器板或主機板51，一或更多個LRDIMM 21以及一資料處理引擎49(舉例來說，微處理器49)會透過一或更多條記憶體通道69被耦合至該刀鋒伺服器板或主機板51。
一或更多個LRDIMM 21可以被耦合至同一條記憶體通道69。多個LRDIMM 21可以藉由在一模組上局部性地重新驅動資料以及控制信號而共用同一條記憶體通道69，並且此局部性重新驅動可被用來克服和RDIMM 19相關聯的電容性負載問題，但是，代價係會有額外的複雜性以及 電力消耗。
於LRDIMM 21的此範例中使用多個分離的資料緩衝器41。在此範例中，資料緩衝器41和記憶體晶片13之間雖然有一對一對應性；不過，於另一施行方式中，每一個資料緩衝器41則可以有更多的記憶體晶片。在此範例中，記憶體晶片13具有「垂直」配向。
雙向資料匯流排57在其中一端分別被耦合至記憶體晶片13並且在另一端分別被耦合至資料或記憶體緩衝器41。雙向資料匯流排57在其中一端分別被耦合至資料或記憶體緩衝器41並且在另一端分別被耦合至一共同的資料匯流排55。此共同的資料匯流排55可以為一在主機板51上、或是在子卡上、或是在其它系統板上具有多條線路的記憶體通道69，該些線路通常可被視為一記憶體匯流排73。記憶體匯流排73可以用於單一通信通道，換言之，記憶體通道69；不過，此記憶體匯流排73亦可用於支援LRDIMM 21的一個實例、兩個實例、或是更多個實例。
微處理器49的一記憶體控制器65可以被耦合至此共同的資料匯流排55，用以雙向交換資料信號47，此些資料信號47可以包含多個DQ以及一資料選通信號(DS)。據此，資料可以在RCD 17的控制下被選通送入或送出此些資料緩衝器41。微處理器49可以為單核微處理器或是多核微處理器。
微處理器49可以包含至少一記憶體控制器65。於此些線之中，倘若一微處理器49支援多條記憶體通道69的話，此微處理器49則可以針對每一條記憶體通道69包含一分離的記憶體控制器65。
一時脈信號33以及多個(C/A信號43可以從記憶體控制器 65處被提供至RCD 17。RCD 17可以透過一C/A匯流排31提供C/A信號43給每一個記憶體晶片13，其中，此C/A匯流排通常會被耦合至RCD 17以及每一個記憶體晶片13。RCD 17可以透過一時脈匯流排53提供一時脈信號33給每一個記憶體晶片13，該時脈匯流排53通常會被耦合至RCD 17以及每一個記憶體晶片13。於另一施行方式中，C/A匯流排31通常可以在此其它施行方式中被耦合至RCD 17以及每一個資料緩衝器41，或者更明確的說，被耦合至記憶體緩衝器41。RCD 17可以提供一時脈信號33給此些資料緩衝器41並且提供和一被解碼命令相關聯的邊帶資訊(side band information)。因此，資料緩衝器41可能涉及用於解析三向介面同步的訓練，換言之，用以和主機、記憶體晶片、以及RCD進行通信，這可能會增加額外的複雜性。
於分離式資料緩衝器或集中式資料緩衝器的任一種施行方式中，區域性資料緩衝器41皆可能消耗大量的DIMM PCB面積以及電力，其可能會限制此DIMM使用於具有足夠冷卻能力的大形狀因子施行方式。
單一BRCD 27可能涉及複雜的設計，其包含時序訓練以及相位調整。單一BRCD 27雖然可能比較複雜；不過，此種施行方式卻可以小於多個分離式的區域性資料緩衝器41。然而，同樣地，任一種施行方式皆比RDIMM較為複雜。
RDIMM 19的等待時間雖然可以小於操作在相同頻率處的LRDIMM 21的等待時間；但是，相較於RDIMM，因為可以較高的頻率來時控LRDIMM，因而可以導致LRDIMM有較小的總等待時間，代價係耗費較多的電力。又，LRDIMM可以支援多排，舉例來說，排0至排3。在習知技 術中，左前側、左後側或左反向側、右前側、以及右反向側可以為分離的排。舉例來說，作為排1的左後側可以有一時脈信號路徑，作為排0的左前側可以有一分離的時脈信號路徑。然而，此些排的數量實質上可能受限於一LRDIMM的複雜性。就該些方面來說，從不同的記憶體晶片(其包含從由多個記憶體晶粒組成的記憶體陣列裡面的不同記憶體晶粒及/或列位置)至資料緩衝器41的延遲可能彼此不相同。
所以，為避免和一處理器-記憶體系統中的LRDIMM 21相關聯的成本以及複雜性，有利的方式係提供能夠共用一記憶體通道的RDIMM，但是頻率效能至少要等於共用一記憶體通道的LRDIMM的頻率效能。為達清楚的目的，下面的說明會透過範例而沒有限制意義的方式來假設一種「DIMM上(on-DIMM)」施行方式。然而，雖然說明的係DIMM上施行方式；不過，下面的說明同樣適用於「系統板上(on-system-board)」施行方式。
圖3-1所示的係一雙面示範性RDIMM 100的前側的方塊圖；以及圖3-2所示的係圖3-1的雙面示範性RDIMM 100的背側的方塊圖。現在將同時參考圖3-1與3-2來進一步說明RDIMM 100。
RDIMM 100包含一電路平台11，舉例來說，PCB或是其它電路平台，其具有前側接針15-1與背側接針15-2，並且前側記憶體晶片123-1、背側記憶體晶片123-2、前側列-乘法器-暫存器-時脈-驅動器晶片(控制器)124-1、以及背側控制器124-2會被耦合至此PCB 11。於此範例中使用兩個較小的控制器124-1與124-2，而非一個較大的控制器124，以便提供較小的形狀因子。然而，於另一種施行方式中，亦可以使用位在PCB 11的前 側或反向側的單一控制器。再者，使用兩個控制器124-1與124-2還可以藉由分離的前側環境與反向側環境而減少和位址、命令、控制、以及時脈信號佈線(換言之，路徑長度匹配)相關聯的複雜性，如下面的額外詳細說明。除此之外，RDIMM 100還可以包含一序列存在偵測與溫度感測器晶片125。
記憶體晶片123可以為多晶粒記憶體晶片，以便達到每一個晶片有提高的記憶體密度，用以在每一個記憶體模組中提高整體的記憶體密度。除此之外，記憶體晶片123的數量以及每一個記憶體晶片中的記憶體晶粒的數量亦可以高於習知的RDIMM。
就該些方面來說，記憶體晶片123中的記憶體晶粒可以利用減少負載的電線被耦合至PCB 11，舉例來說，如參考圖1所述。就該些方面來說，可以使用Tessera Technologies,Inc.所設計的xFD封裝來提供多記憶體晶粒xFD記憶體晶片。據此，相較於一可對照的習知RDIMM，RDIMM 100可以為一負載減少的記憶體模組。然而，於一施行方式中，RDIMM 100則因為運用此減少負載的電線而可以有比習知RDIMM更多的記憶體晶片，且因此，RDIMM 100雖然有較多的記憶體晶片但是卻可以有和習知RDIMM相當的負載，且因此有更大的儲存能力。再者，來自此些額外記憶體晶片(其可能包含多記憶體晶粒記憶體晶片)的負載還可以隨著排選擇而減低，如下面的額外詳細說明，以便將RDIMM 100的負載減低至小於一可對照的習知RDIMM的負載。
重新參考圖1，減少負載的電線可以短於習知電線，且因此，可以有較小的和此電線相關聯的寄生電容或負載電容。又，減少負載的電線之肇因於信號傳播延遲及/或電容性負載的等待時間亦可以較短。減 少負載的電線可以包含焊線，用以將由一記憶體晶片123中的記憶體晶粒40所組成的積體電路系統介接至此些記憶體晶粒的底側或是前表面，以便耦合至電路平台11的接點，用以透過一群觸墊或接針15來與一記憶體資料匯流排進行通信。
在一RDIMM 100的記憶體晶片123之中使用減少負載的有線記憶體晶粒40意謂著，相較於習知的RDIMM，在同一條記憶體通道上可以有較多的RDIMM 100。再者，RDIMM 100還可以有和LRDIMM相當的效能，但是複雜性較小。
然而，為進一步降低RDIMM 100的負載因子或負載，可以如下面額外詳細說明般的使用排加乘(rank multiplication)。目前，用以介接至一記憶體模組的晶片選擇信號的數量會受限於此習知記憶體模組中的記憶體晶粒的習知數量。然而，在一RDIMM 100之中的記憶體晶粒40的數量卻可以多於在一習知記憶體模組之中的記憶體晶粒的數量。增加記憶體晶粒40雖然可能實質上提高記憶體密度；然而，即使可以使用減少負載的記憶體微電子封裝，舉例來說，在記憶體晶片123中使用圖1的封裝10A與10B，其仍會有部分負載。
不需要同時存取一記憶體晶片123的所有記憶體晶粒40；取而代之的係，可以使用排加乘來存取一記憶體晶片123中此些記憶體晶粒40所組成的子集，以便進一步減少操作期間的負載。這可以藉由在一記憶體模組(舉例來說，RDIMM 100)之中設計更多的記憶體晶粒40而進一步提高記憶體密度。
就該些方面來說，圖4所示的係一示範性控制器124的方塊 圖。控制器124可以包含一時脈模組133、一主命令/位址介面(IF)141、一命令解碼器143、一位址解碼器147、一記憶體命令介面145、以及一記憶體位址介面149。
時脈模組133可以被耦合用以接收一時脈信號33，用以透過時脈匯流排53提供一相關聯的時脈信號。主命令/位址介面141可以被耦合用以透過一記憶體通道來接收C/A信號43，如先前所述。
C/A信號43之中的命令資訊151可以從主命令/位址介面141處被提供至命令解碼器143，以便提供經解碼的命令153給記憶體命令介面145。記憶體命令介面145可以提供此些供經解碼的命令153(舉例來說，讀取命令或寫入命令)給記憶體晶片123的記憶體晶粒40的C/A匯流排131。
C/A信號43之中的位址資訊155可以從主命令/位址介面141處被提供至位址解碼器147，以便提供用於記憶體晶片123的記憶體晶粒140的經解碼的位址157給記憶體位址介面149。記憶體位址介面149可以提供此些經解碼的位址157(例如，頁位址、區塊位址、或是從由記憶體晶片123的記憶體晶粒40所組成的記憶體陣列中的其它讀取位址或寫入位址)給記憶體晶片123的記憶體晶粒40的C/A匯流排131。
C/A信號43之中的晶片選擇資訊可以經由主命令/位址介面141被往上傳送，連同對應的位址資訊155以及經解碼的位址157一起被傳送至記憶體位址介面149。記憶體位址介面149的排加乘區塊150可以使用晶片選擇資訊來產生排選擇信號，用以提供給記憶體晶片123的記憶體晶粒40的C/A匯流排131。
就該些方面來說，圖5所示的係用以示範性介接至一示範性 排加乘器區塊150的方塊圖。排加乘器區塊150可以透過一記憶體通道(例如，透過C/A匯流排43以及主命令/位址介面141)從一主裝置處取得一晶片選擇信號(CS)152。晶片選擇信號152可以為一M位元信號(M為大於1的正整數)，用以選擇針對目前的命令與位址資訊要啟動哪一個記憶體晶片123。然而，RDIMM 100可能會有有限數量的接針，且因此可能並不希望在晶片選擇信號152中增加額外的位元。除此之外，在主機板51上於高頻處長距離匯流傳送信號亦可能消耗大量電力，因此，亦可能進一步不希望增加信號線。
為提高粒度至N位位元(N為一實質上大於M的整數)，除了M位元晶片選擇信號152之外，排加乘器區塊150可能還會取得位址資訊，例如，經解碼的位址157或是僅為其一部分，以便如本文中所述般地進行選擇。排加乘器區塊150可以被配置成用以使用晶片選擇信號152以及位址資訊(例如，來自經解碼的位址157中的位址資訊)來產生一N位元排選擇信號(RS)154，其中，N位元排選擇信號(RS)154超過晶片選擇信號152，用以提高選擇粒度，以便提供減少的負載。因此，實際上，排選擇信號154會多過晶片選擇信號152。此些N位元的排選擇信號154可以被剖析，用以辨識一要存取的記憶體模組之中的至少一記憶體晶片123以及此至少一記憶體晶片123之中的至少一記憶體晶粒40。排選擇信號154可以在一C/A匯流排131上被用來提供給一RDIMM 100，舉例來說，其為一多排暫存器式記憶體模組，例如，雙排、四排、或是其它排數的RDIMM 100。C/A匯流排131雖然可以對應於先前所述的C/A匯流排31；不過，其卻係被配置成用以匯流傳送排選擇信號154。
在共用同一條記憶體通道(舉例來說，記憶體通道39)的RDIMM 100的二或更多個實例中，可能會有一共同的晶片選擇信號集152以及一共同的位址資訊與命令資訊集。據此，RDIMM 100的此二或更多個實例可以同時被操作用以：用以將一資料集中的不同部分分別寫入至此些記憶體模組實例中而用以儲存此資料集；或是從此些記憶體模組實例處分別讀取一資料集中的不同部分而用以擷取此資料集。就該些方面來說，由同一條記憶體通道39上的一第一RDIMM 100與一第二RDIMM 100中的每一者之中的記憶體晶片123所組成的第一子集可以由每一個對應的排選擇信號集154中的一第三部分來選擇，因為每一個排選擇信號集154可以由同一個晶片選擇信號集152以及透過此記憶體通道39所提供的位址資訊被產生於每一個第一RDIMM 100與第二RDIMM 100上。再者，同樣此條記憶體通道39上的此第一RDIMM 100與此第二RDIMM 100中的每一者之中的記憶體晶片123所組成的此第一子集的一第二子集則可以由每一個此排選擇信號集154(其係由此同一個晶片選擇信號集152以及對應的位址資訊所產生)中的一第二部分來選擇。最後，由此第一RDIMM 100與此第二RDIMM 100中的每一者之中的記憶體晶片123所組成的此第二子集裡面的記憶體晶粒40所組成的一子集則可以經由此些排選擇信號154(其分別由相同的晶片選擇信號集152以及對應的位址資訊所產生)中的一第三部分來選擇。
相較於僅利用晶片選擇信號152進行晶片選擇所提供的選擇粒度，配合排選擇信號154所達成之更精細的排選擇粒度便可以提供一減少負載的RDIMM 100，優於具有多個記憶體晶粒的記憶體晶片的習知RDIMM 19。
倘若針對同一條通道上的多個記憶體模組使用多個記憶體模組選擇信號的話，那麼，雖然可以減少負載效應，不過，卻得犧牲記憶體頻寬以及額外的複雜性。據此，在習知技術中，共用一記憶體通道的多個記憶體模組係串聯操作，舉例來說，其包含已知的分頁式操作或交錯式操作。
圖6所示的係用於RDIMM 100的示範性排選擇系統的方塊圖。為達清楚的目的，圖中雖然透過範例但是沒有限制意義的方式來圖解兩個前側或反向側記憶體晶片123；然而，下面的說明亦可適用於具有兩個以上記憶體晶片的記憶體模組之中的範例記憶體晶片。除此之外，時脈匯流排53雖然可以被耦合至一記憶體晶片123中的每一個記憶體晶粒40；但是，為達清楚的目的，圖中並未顯示。又，C/A匯流排31亦可以被耦合至一記憶體晶片123中的每一個記憶體晶粒40；但是，為達清楚的目的，圖中同樣並未顯示。
一N位元的排選擇信號154中的第一部分可以作為第一選擇信號(換言之，前側/背側選擇信號161)，舉例來說，用以在前側記憶體123-1與反向側記憶體晶片123-2之間作選擇。此第一選擇信號為一記憶體模組中的全域性選擇。
N位元的排選擇信號154中的第二部分可以作為第二選擇信號，用以選擇此經全域性選定群的集合之中的一子集，換言之，用以選擇至少其中一個記憶體晶片。舉例來說，此第二選擇信號可以用來選擇存取前側記憶體晶片123或反向側記憶體晶片123中的任一者。據此，此第二選擇信號係一區域性晶片選擇信號(LS)162。N位元的排選擇信號154中的第 三部分可以作為第三選擇信號(換言之，晶粒選擇信號(DS)163)，用以選擇由第一選擇信號與第二選擇信號所決定之要被存取的記憶體晶片123中要存取的一記憶體晶粒集40之中的一子集，換言之，用以選擇至少其中一個記憶體晶粒。
本文中的信號161、162、以及163雖然被描述為用於對應記憶體晶片123以及記憶體晶粒40之具有邏輯1或邏輯0狀態的單位元信號，記憶體晶片123以及記憶體晶粒40被配置成用以響應於邏輯1或邏輯0狀態而啟動；但是，於其它施行方式中，信號161、162、以及163中的一或更多者亦可能有一個以上的位元。就該些方面來說，可以使用多工器來進一步提高信號161、162、以及163中的一或更多者的選擇粒度。然而，本文中的說明係擴增為更多位元。
為達清楚的目的，下面透過範例而沒有限制意義的方式來假設：資料以64位元區塊的方式被輸入至或是從RDIMM處被輸出，並且每一個記憶體晶片123的資料位元寬度為32位資料位元，對應於其兩個16位元記憶體晶粒40的資料匯流排寬度；以及每一個記憶體晶片123皆包含四個記憶體晶粒40。因此，於此範例中，每一個記憶體晶片123皆包含一由記憶體晶粒40-1至40-4所組成的集合。此些記憶體晶粒40-1至40-4中的每一者可以有一晶粒區域性資料匯流排164，並且每一條晶粒區域性資料匯流排164可以為16位資料位元的寬度。全部四條晶粒區域性資料匯流排164可以被耦合至一記憶體晶片123的一晶片區域性資料匯流排165，其為32位元寬的資料匯流排。因此，一對記憶體晶片123的個別32位元寬的資料匯流排可以被耦合至一模組區域性資料匯流排166，其為64位元寬的資料 匯流排。簡言之，記憶體晶片資料匯流排的資料匯流排寬度大於記憶體晶粒資料匯流排，而記憶體模組資料匯流排的資料匯流排寬度大於各自的記憶體晶片資料匯流排。
舉例來說，在選擇前側記憶體晶片123-1或反向側記憶體晶片123-2之後，假設多個前側記憶體晶片123-1會被選擇。於此範例中可能選擇要在RDIMM 100中被存取的兩個記憶體晶片123-1，例如，一對記憶體晶片123-1，每一者會提供32位位元的資料給一64位元資料匯流排166。於此範例中可以在要被存取的此兩個記憶體晶片123-1中的每一者裡面選擇要被存取的兩個記憶體晶粒40，其會各自提供16位位元的資料給一32位元寬的資料匯流排165。
因此，於此範例中，可以在一被存取的記憶體晶片中每次僅讓一組晶粒區域性匯流排164中的一子集以及對應的記憶體晶粒為有作用而減少RDIMM 100的負載。再者，亦可以在一被存取的記憶體晶片子集中每次僅讓一組晶片區域性匯流排165中的一子集以及對應的記憶體晶片為有作用而減少RDIMM 100的負載。
為達清楚的目的，本發明雖然透過範例說明特殊的位元寬度、記憶體晶粒數量、以及記憶體晶片數量；不過，應該瞭解的係，在其它施行方式中可能使用此些或是其它數值。舉例來說，8位元寬的輸出可以從多個記憶體晶粒40處被取得，用以形成16位元寬的資料匯流排；並且四個16位元寬的資料匯流排可被用來提供一64位元寬的資料匯流排。記憶體晶粒40可被耦合至觸墊15，並且此些觸墊15可以依照一預設介面來排列，舉例來說，x1介面、x16介面、…等以及PCIe 2介面、PCIe 3介面、…等。
一般來說，讓RDIMM 100的至少兩個實例以至少近似於兩個LRDIMM之效能的效能共用同一條記憶體通道可以充分地減少RDIMM 100的負載。RDIMM 100的施行方式雖然可以為一雙排模組，例如，前側與反向側至少64位位元資料；RDIMM 100亦可以為一四排模組，換言之，前側與反向側至少兩個64位位元資料。於一施行方式中，「負載因子」可以為4或更少，換言之，沒有用於緩衝資料的資料緩衝器(例如，資料或記憶體緩衝器41)來支援同一條記憶體通道上的RDIMM 100的至少兩個實例。再者，於一施行方式中，負載可被充分地減少，用以利用相同記憶體通道上的RDIMM 100的至少兩個實例來支援至少2400MT/s(每秒2400個百萬次傳輸)的資料傳輸速率或速度。
圖7所示的係一示範性記憶體選擇流程700的流程圖。記憶體選擇流程700會同步參考圖1至7來作進一步說明。在701處，晶片選擇資訊(例如，透過C/A信號43的晶片選擇信號152)以及對應的位址資訊155(透過記憶體通道39)可以透過此記憶體通道39被具有複數個記憶體晶片的RDIMM 100取得。再次地，相較於一可對照的習知RDIMM，RDIMM 100為一負載減少的RDIMM。又，701處的取得作業可以包含在711處由共用此記憶體通道39的第一RDIMM 100以及第二RDIMM 100來取得。
在702處，此晶片選擇資訊以及位址資訊可以被轉換成(例如，由排加乘器區塊150來轉換)排選擇資訊，例如，透過排選擇信號154來提供，用以提高選擇粒度，使其大於單獨使用此晶片選擇資訊的選擇粒度。換言之，排選擇信號154的粒度小於晶片選擇信號152的粒度，或者排選擇信號154的數量大於晶片選擇信號152的數量。又，701處的將晶片選 擇資訊以及位址資訊轉換成排選擇資訊。可以包含在712處由共用此記憶體通道39的第一RDIMM 100以及第二RDIMM 100來進行。
在703處，一記憶體模組(例如，第一RDIMM 100以及第二RDIMM 100中的一或兩者)中的記憶體晶片123所組成的第一子集可以利用此排選擇資訊中的一第一部分來選擇，舉例來說，透過F/R信號161。在704處，此第一子集中的一第二子集可以利用此排選擇資訊中的一第二部分來選擇，舉例來說，透過LS信號162。在705處，於此第二子集中的此些記憶體晶片123中的每一個記憶體晶片123中的記憶體晶粒40所組成的一子集可以利用此排選擇資訊中的一第三部分來選擇，舉例來說，透過DS信號163。
前文雖然已經說明根據本發明一或更多項觀點的示範性實施例；仍然可以設計出根據本發明一或更多項觀點的其它以及進一步實施例，其並不會脫離由下面的申請專利範圍及其等效範圍所決定的本發明的範疇。下面申請專利範圍所列出的步驟並沒有暗喻該些步驟的任何順序。商標權係商標權擁用者的財產權。
100‧‧‧暫存式雙直列記憶體模組(RDIMM)
11‧‧‧電路平台
15-1‧‧‧前側接針
15-2‧‧‧背側接針
123-1‧‧‧前側記憶體晶片
123-2‧‧‧背側記憶體晶片
124-1‧‧‧前側控制器
124-2‧‧‧背側控制器
125‧‧‧序列存在偵測與溫度感測器晶片

Claims (20)

  1. 一種記憶體模組，其包括：一電路平台；複數個記憶體晶片，其被耦合至該電路平台；其中，該複數個記憶體晶片中的每一個記憶體晶片各具有複數個記憶體晶粒；至少一控制器，其被耦合至該電路平台並且進一步被耦合至該複數個記憶體晶片，用以和其複數個記憶體晶粒進行通信；其中，該至少一控制器係用以接收晶片選擇信號，以便提供超過該些晶片選擇信號的複數個排選擇信號；其中，該複數個記憶體晶粒在減少的負載中和該複數個記憶體晶片裡面的多條焊線耦和，以便耦合該電路平台，用以透過一記憶體通道進行通信；以及其中，該負載減少充分，以使該記憶體模組中的至少兩個實例共用該記憶體通道。
  2. 根據申請專利範圍第1項的記憶體模組，其中，該記憶體模組為暫存式雙直列記憶體模組。
  3. 根據申請專利範圍第1項的記憶體模組，其中，該記憶體模組為四排記憶體模組。
  4. 根據申請專利範圍第1項的記憶體模組，其中，和該負載相關聯的負載因子等於小於4，並沒有緩衝用於支援該記憶體通道上的該記憶體模組的該至少兩個實例的資料。
  5. 根據申請專利範圍第1項的記憶體模組，其中，該複數個記憶體晶片裡面的該些焊線係用以介接由該複數個記憶體晶粒所組成的積體電路系統，該積體電路系統被耦合至該複數個記憶體晶粒的底側表面，以便耦合至該電路平台，用以與該記憶體通道進行通信。
  6. 根據申請專利範圍第1項的記憶體模組，其中，該複數個排選擇信號係用於選擇：該複數個記憶體晶片中的一第一子集；該複數個記憶體晶片中的該第一子集中的一第二子集；以及由該複數個記憶體晶片中的該第二子集裡面的該複數個記憶體晶粒所組成的一子集。
  7. 根據申請專利範圍第1項的記憶體模組，其中，該負載係用以利用該記憶體通道上的該記憶體模組的至少兩個實例來支援每秒至少2400個百萬次傳輸的資料傳輸速率。
  8. 根據申請專利範圍第7項的記憶體模組，其中，該記憶體模組有減少的負載，而沒有資料緩衝器用以支援該記憶體通道上的該記憶體模組的該至少兩個實例。
  9. 根據申請專利範圍第1項的記憶體模組，其中，該至少一控制器包括一排加乘器區塊，其被耦合用以接收該些晶片選擇信號以及對應的位址資訊，用以提供該些排選擇信號。
  10. 根據申請專利範圍第9項的記憶體模組，其中，該位址資訊包括可透過該記憶體通道取得的已解碼位址中的至少一部分。
  11. 根據申請專利範圍第9項的記憶體模組，其中： 該複數個記憶體晶粒具有對應的第一資料匯流排；以及該複數個記憶體晶片具有對應的第二資料匯流排；其中，該些第二資料匯流排中的每一者的資料匯流排寬度大於該些第一資料匯流排中的每一者。
  12. 根據申請專利範圍第11項的記憶體模組，其中，該記憶體模組的資料匯流排的資料匯流排寬度大於透過該記憶體通道來進行通信的第二資料匯流排中的每一者。
  13. 一種系統，其包括：一主機板，其具有一用於一記憶體通道的記憶體匯流排；一處理器，其被耦合至該主機板；一第一記憶體模組，其被耦合至該記憶體匯流排，用以透過該記憶體通道進行通信；一第二記憶體模組，其被耦合至該記憶體匯流排，用以透過該記憶體通道進行通信；其中，該第一記憶體模組與該第二記憶體模組中的每一者皆包括：一電路平台；複數個記憶體晶片，其被耦合至該電路平台；其中，該複數個記憶體晶片中的每一個記憶體晶片各具有複數個記憶體晶粒；至少一控制器，其被耦合至該電路平台並且進一步被耦合至該複數個記憶體晶片，用以和其複數個記憶體晶粒進行通信；其中，該至少一控制器係用以透過該記憶體匯流排接收晶片選擇信 號，其被傳送用以於該記憶體模組裡面提供超過該些晶片選擇信號的複數個排選擇信號；其中，該複數個記憶體晶粒在減少的負載中和該複數個記憶體晶片裡面的多條焊線耦和，以便耦合該電路平台，用以透過該記憶體通道進行通信；以及其中，該負載減少充分，以使至少該第一記憶體模組以及該第二記憶體模組共用該記憶體通道。
  14. 根據申請專利範圍第13項的系統，其中，該第一記憶體模組以及該第二記憶體模組中的每一者皆為暫存式雙直列記憶體模組。
  15. 根據申請專利範圍第13項的系統，其中，和該第一記憶體模組以及該第二記憶體模組中的每一者的負載相關聯的負載因子等於小於4，並沒有緩衝用於支援該記憶體通道上的至少該第一記憶體模組以及該第二記憶體模組的資料。
  16. 根據申請專利範圍第13項的系統，其中，該複數個排選擇信號係用以選擇：由該第一記憶體模組以及該第二記憶體模組中的每一者中的複數個記憶體晶片所組成的第一子集；由該第一記憶體模組以及該第二記憶體模組中的每一者中的該複數個記憶體晶片所組成的第一子集中的一第二子集；以及由該第一記憶體模組以及該第二記憶體模組中的每一者中的該複數個記憶體晶片所組成的第二子集裡面的複數個記憶體晶粒所組成的子集。
  17. 根據申請專利範圍第13項的系統，其中，該至少一控制器包括一排 加乘器區塊，其被耦合用以接收該些晶片選擇信號以及對應的位址資訊，用以提供該些排選擇信號。
  18. 一種方法，其包括：由一具有複數個記憶體晶片的負載減少的記憶體模組從一記憶體通道處取得晶片選擇資訊以及位址資訊；以及將該晶片選擇資訊以及該位址資訊轉換成排選擇資訊用以提高選擇粒度，使其大於單獨使用該晶片選擇資訊的選擇粒度。
  19. 根據申請專利範圍第18項的方法，其進一步包括：利用該排選擇資訊中的一第一部分來選擇該負載減少的記憶體模組中的該複數個記憶體晶片所組成的第一子集；利用該排選擇資訊中的一第二部分來選擇該第一子集中的該複數個記憶體晶片所組成的一第二子集；以及利用該排選擇資訊中的一第三部分來選擇該第二子集中的該複數個記憶體晶片中的每一個記憶體晶片的複數個記憶體晶粒所組成的一子集。
  20. 根據申請專利範圍第19項的方法，其中：該負載減少的記憶體模組為一第一記憶體模組；從該記憶體通道處取得該晶片選擇資訊以及該位址資訊係藉由該第一記憶體模組以及一第二記憶體模組，該第二記憶體模組和該第一記憶體模組相同，該第一記憶體模組以及該第二記憶體模組共用該記憶體通道；以及將該晶片選擇資訊以及該位址資訊轉換成排選擇資訊係在該第一記憶體模組以及該第二記憶體模組兩者之中進行。
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