TWI660272B - 低接腳總數高頻寬記憶體及記憶體匯流排 - Google Patents

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Abstract

本發明提供一種記憶體子系統，其包括一記憶體控制器積體電路(IC)、一記憶體匯流排以及一記憶體IC，所有前述各者使用的信號比相同峰值頻寬之普通DDR類型記憶體使用的少。使用不超過22個切換信號，該子系統可在互連該等IC之匯流排上傳送超過3000百萬位元組/秒之資料。信號總數減小係藉由將位址/控制命令時間多工至用於資料傳送之相同信號中之至少一些上來達到。一單個匯流排信號係用以起始匯流排操作，且在處於操作中後，該單個信號可將定址及控制資訊可與經由基於此單個匯流排信號之16位元樣本之一串列協定的資料傳送同時傳送至該記憶體IC。匯流排頻寬可藉由添加額外資料及資料選通IO信號而按比例調整。此等額外資料匯流排信號可僅用於資料及資料遮罩輸送。該記憶體IC之一個版本之實體佈局鄰近於記憶體晶粒之一個短邊緣分派切換信號端子，以在用於具有該記憶體控制器IC之一堆疊式晶粒多晶片封裝中時，將用於控制器IC記憶體介面電路系統之晶粒區域額外負擔最小化。該記憶體IC介面信號置放及信號總數將用於該等記憶體匯流排信號之信號長度及電路系統最 小化。

Description

低接腳總數高頻寬記憶體及記憶體匯流排
本發明係關於計算及資料緩衝應用中所使用之匯流排及記憶體裝置(諸如，執行記憶體或緩衝器記憶體及可用於與其通信之匯流排)的面積。
相關申請案之交叉引用
本申請案主張在2016年6月17日申請之美國臨時專利申請案第62/351,556號之申請日的權利，該申請案之揭示內容特此以引用之方式併入本文中。
高頻寬緩衝器記憶體及匯流排可用於有利地使用記憶體匯流排將記憶體連接至系統邏輯的包括視訊應用之多個應用中。
攜帶型裝置中之視訊顯示系統可在顯示面板中併有「面板自我再新」緩衝器記憶體以在顯示器上之資訊無變化時實現省電。
為了改良影像品質且為了減少閃爍，大型格式顯示系統可以比藉由使用併有緩衝器記憶體之掃描速率轉換器技術將新資訊提供至顯示器快的速率來掃描顯示器。
觸控螢幕顯示器系統可在數位轉換器訊框緩衝器中併入緩衝器記憶體。
攜帶型視訊器具可併有所使用的關聯於視訊擷取、壓縮、解壓縮、儲存、編輯、顯示或視訊播放之緩衝器記憶體。
攜帶型全景成像系統可併有供透鏡失真校正演算法使用之緩衝器記憶體。
一些類型之系統可併有用於可適應多於一種記憶體或記憶體類型之匯流排上之記憶體。
許多計算及視訊系統需要記憶體以用於儲存操作指令及或資料。就幾乎最小記憶體容量而言，相較於在系統邏輯IC上整合機載儲存器，使用獨立記憶體IC或IC之組合來提供記憶體儲存通常更具成本效益。匯流排常常用以將控制器IC互連至一或多個記憶體IC。控制器IC可執行與系統操作相關之其他任務(諸如視訊處理、可程式化邏輯或其他功能)，且不限於僅記憶體介接。
記憶體技術部分地判定針對供連接至記憶體之匯流排使用之協定的要求。同時，匯流排協定及物理性質確定使用匯流排之記憶體IC及控制器之頻寬及功能性要求。匯流排信號之數目、該等信號切換之速度以及傳訊協定最終限制記憶體匯流排之效能。
作為一個實例，記憶體IC通常經設計以用於範圍介於用於資料中心伺服器中之高容量記憶體系統至用於WIFI路由器中之單晶片緩衝器記憶體的大量應用中。用於此等應用中之記憶體匯流排信號之電連接件的長度可在小於毫米至幾個公分的範圍內。匯流排信號完整性要求可在匹配長度線結合至PCB阻抗控制、匹配跡線長度及與傳訊路徑中之連接器的並聯終端之範圍內。
因為記憶體IC通常支援此寬泛範圍之應用，所以該等記憶體IC通常併有數十個信號以用於電連接至控制器IC以暴露及存取所有記憶體IC功能。舉例而言，為了支援經組合而形成單個記憶體系統的記憶體之等級的構造，晶片選擇信號係與選通一起併入在該等記憶體IC上以僅允許特定記憶體IC經選擇用於特定操作。
一些應用具有涉及大小可為幾千個位元組的依序位元組之區塊之移動的記憶體存取型樣，而其他應用具有自逐循環視角看很大程度上隨機的記憶體存取型樣。由於彼原因，與資料匯流排信號分開之離散定址信號係用於大部分記憶體IC上，以准許同時的定址及資料傳送。
一方面，具有用於選通、選擇以及定址記憶體IC之獨立資源在使用此等記憶體IC之應用中提供高位準之普遍性，另一方面，使用45個或更多匯流排信號連接至每一記憶體IC係常見的。對於由單個記憶體IC伺服之應用及對於資料區塊之哪些操作，該等信號中之多者係增加成本而幾乎無邊際益處的未充分利用之資源。
連接至記憶體之每一信號需要控制器IC上之電路系統以及控制器IC晶粒上之端子准許至其之電連接。此等端子或結合墊佔用控制器IC晶粒上之空間，且有可能，控制器IC晶粒之大小係僅根據此等結合墊之數目結合用於IC製造之設計規則及用於製造之封裝技術而判定。
在此等配置中，系統記憶體匯流排之效率可針對一些存取型樣減小，此係因為記憶體匯流排可用以傳輸資料或位址/控制資訊，但不同時傳輸兩者。舉例而言，使多記憶體組DRAM在記憶體位元之獨立內部記憶體組在使用此記憶體匯流排配置時經啟動的時間期間在叢發讀取模式下 經存取可能不可實行。因此，記憶體匯流排效率降低，從而導致平均匯流排頻寬之減小。
因此，需要針對許多類型應用(亦即，不需要大容量記憶體系統之彼等應用)減小連接至記憶體IC所需的信號之數目。在一些系統中，諸如在記憶體存取型樣主要為大的依序資料區塊之情況下，有可能藉由將位址及控制資訊多工至另外載運資料之信號上來消除相當大數目個記憶體介面信號。此方法可顯著地減小連接至記憶體所需的記憶體控制器IC信號之數目，該減小又可節省記憶體控制器IC晶粒面積及成本以及電力。
更有效率之記憶體協定因此可使用較低的操作頻率提供相同平均頻寬。此可減小功率且簡化PCB以及IC設計。
本發明係針對經改良記憶體匯流排及用於其上之IC，在用於小型化計算、視訊、緩衝以及其他頻寬密集型應用中時，其特徵為減小之信號總數，但容納高的平均及峰值頻寬及操作效率。對DRAM記憶體技術特性及要求之有效支援係匯流排及協定之特徵中之一者。本發明之一個實施例提供一匯流排及協定，其用於操作降低一資料處理系統之總成本的一經改良記憶體裝置。
本發明之一實施例減小將一記憶體積體電路(IC)互連至一記憶體控制器IC之匯流排信號的數目。
本發明之一實施例減少與將一記憶體IC裝置互連至一記憶體控制器IC及其操作相關聯的電力。
本發明之一實施例為一記憶體匯流排架構，其藉由使用一單 個功能信號來輸送用於DRAM讀取、寫入、啟動、預充電以及再新功能之控制及定址資訊。
本發明之一實施例為一記憶體系統，其含有經由一共同匯流排互連之兩個記憶體IC及一個控制器。
本發明之一實施例為一記憶體架構，其在叢發寫入模式下適應未對準資料結構。
本發明之一實施例係一高頻寬緩衝器記憶體架構，其經最佳化以供在多晶粒封裝時使用。
本發明之一實施例係一經改良高頻寬記憶體IC，其具有經設計以准許在以機械方式與作為多晶粒互連式總成中之元件的該高頻寬記憶體晶粒堆疊時減小控制器IC之機械受限最小實體大小的IC平面佈置圖。
本發明之一實施例係一低信號總數高頻寬記憶體，其適合於與單獨封裝之記憶體控制器IC組合使用的晶圓級封裝，從而不使用堆疊式裸露晶粒總成即建構小型化系統。
本發明之一實施例係一堆疊式封裝組態，其包含堆疊在含有一邏輯IC之一第二封裝頂上的含有一或多個記憶體IC之一封裝，其中該兩個封裝係使用下部封裝上之部分面向上端子來電互連。
本發明之一實施例係一多晶片記憶體封裝，其含有共用同一記憶體匯流排且經由同一記憶體匯流排互連至一記憶體控制器的至少兩個記憶體晶粒。
一個實施例提供一種經組態以將至少一個記憶體儲存積體電路(IC)互連至一控制器IC之匯流排。該匯流排包含複數個電匯流排導 體，該複數個電匯流排導體經組態以電耦接至該記憶體IC上之端子之一集合及至該控制器IC上之對應端子，其中該等匯流排導體係基於經由該匯流排導體傳輸之信號之一類型而分類為以下群組中之一或多者：一資料匯流排群組、一資料選通群組、一時脈群組、一晶片選擇群組或一控制群組。該資料匯流排群組中之該一或多個匯流排導體經調適以在一命令傳送時間期間將一平行命令自該控制器IC輸送至該記憶體IC，且經進一步調適以在一資料傳送時間期間使用一叢發模式在該記憶體IC與該控制器IC之間輸送資料，且該控制群組中之該一或多個匯流排導體包含一單個導體，該單個導體經調適以在該資料傳送時間期間將一串列命令自該控制器IC輸送至該記憶體IC，以使得該串列命令可控制該記憶體IC之操作。
在一些實例中，該串列命令包括指定該串列命令之一功能之一操作碼，該功能為一無效操作功能、一叢發模式功能、一啟動功能或一公用程式功能中之一者，其中該公用程式功能包括用以命令該記憶體IC終止一進行中的叢發模式記憶體操作之裝置且包括用以命令該記憶體IC對其中所含之記憶體組預充電之裝置。舉例而言，該匯流排可將一第一串列命令自該控制器IC輸送至該記憶體IC且在此後緊接著將一第二串列命令輸送至該記憶體IC。在該記憶體IC正在執行一叢發記憶體操作時，該串列命令可提供在讀取模式與寫入模式之間及在寫入模式與讀取模式之間切換匯流排操作模式。該資料匯流排之一寬度可為一個、兩個、四個、六個或八個位元組，其中一位元組係具八個或九個位元之一位元組，且該資料選通群組可包含兩個、四個、八個、十二個或十六個導體。
在一些實例中，一寫入遮罩係作為一叢發寫入操作之部分而 在該資料匯流排上傳送。該匯流排可經調適以在具有無限持續時間之一持續叢發模式中操作。
該匯流排可安置於含有一控制器IC晶粒及一記憶體IC晶粒之一單個半導體封裝內，其中該記憶體IC晶粒及該控制器IC晶粒係以一堆疊式配置安置，其中該等匯流排導體包含特有結合線之一群組，其中該記憶體IC晶粒上之每一匯流排介面端子經由一特有結合線而耦接至該記憶體控制器IC晶粒上之對應匯流排介面端子，且該記憶體IC晶粒之一背面面對該控制器IC晶粒之一正面。亦涵蓋其他組態。
另一實施例提供一種用於互連至少一個記憶體IC與一控制器IC之匯流排，其中該匯流排經調適以使用相同導體來傳送記憶體命令及資料，其中該匯流排由經調適以輸送記憶體命令及資料的16個導體、經調適以輸送時脈的兩個導體以及不超過五個的額外導體組成，且其中該匯流排經調適而以每秒至少3000百萬位元組之一峰值頻寬來傳送資料。
又一實施例提供一種用於將至少一個記憶體儲存積體電路(IC)互連至一控制器IC的裝置，其包含：用於將該記憶體IC上之端子之一集合電耦接至該控制器IC上之對應端子的裝置，其包括用於傳輸以下類型中之一或多者的信號的裝置：資料信號、所傳輸資訊之穩定性的指示、時脈信號、晶片選擇信號或控制信號，及用於在一資料傳送時間期間經由一單個接腳將一串列命令自該控制器IC傳輸至該記憶體IC，以使得該串列命令可控制該記憶體IC之操作的裝置。
400‧‧‧記憶體總成/多通道記憶體POP
410‧‧‧LPC記憶體晶粒
420‧‧‧基板
470‧‧‧下部封裝
500‧‧‧LPC DRAM
510‧‧‧資料匯流排
520‧‧‧時脈
522‧‧‧CLK信號
524‧‧‧CLK#信號
530‧‧‧資料選通
536‧‧‧資料選通
538‧‧‧資料選通
540‧‧‧選通(STB)
550‧‧‧時脈啟用(CKE)
610‧‧‧記憶體陣列
650‧‧‧位址計算及解碼器/控制(ACDC)區塊
680‧‧‧資料匯流排外部信號
690‧‧‧STB外部信號
700‧‧‧記憶體核心
710‧‧‧外部資料匯流排
730‧‧‧核心資料
750‧‧‧時脈
800‧‧‧接收之封包
810‧‧‧內部定址資訊
820‧‧‧內部經解碼位址
830‧‧‧內部資料A
852‧‧‧內部資料匯流排
880‧‧‧前端時脈
890‧‧‧後端時脈
895‧‧‧潛時相依延遲
910‧‧‧潛時A
911‧‧‧潛時B
912‧‧‧潛時C
920‧‧‧後端時脈
922‧‧‧潛時相依延遲
1030‧‧‧潛時控制
1100‧‧‧操作模式
1110‧‧‧斷電模式
1120‧‧‧閒置模式
1130‧‧‧作用中模式
1150‧‧‧STB信號
1500‧‧‧叢發讀取循環
1510‧‧‧平行請求封包
1512‧‧‧串列封包
1520‧‧‧寫入前置項
1530‧‧‧正交DQS時序
1540‧‧‧讀取前置項
1550‧‧‧邊緣對準之DQS時序
1560‧‧‧高阻抗狀態
1570‧‧‧循環開始前置項
1580‧‧‧資料封包
1590‧‧‧存取潛時
1600‧‧‧請求封包格式
1610‧‧‧操作碼
1620‧‧‧叢發計數
1621‧‧‧第一樣本
1622‧‧‧第二樣本
1623‧‧‧第三樣本
1624‧‧‧第四樣本
1625‧‧‧第五樣本
1626‧‧‧第六樣本
1630‧‧‧記憶體組位址
1640‧‧‧行位址
1641‧‧‧行位址p1
1642‧‧‧行位址p2
1650‧‧‧列位址
1660‧‧‧第一字組寫入遮罩
1661‧‧‧第一字組寫入遮罩低
1662‧‧‧第一字組寫入遮罩高
1670‧‧‧末尾字組寫入遮罩
1671‧‧‧末尾字組寫入遮罩低
1672‧‧‧末尾字組遮罩高
1700‧‧‧叢發寫入循環
1780‧‧‧寫入資料封包
1790‧‧‧寫入潛時
1810‧‧‧對準情況
1812‧‧‧資料結構
1820‧‧‧未對準情況
1822‧‧‧32位元組字組
1824‧‧‧經遮蔽之較低8個位元組
1826‧‧‧較高24個位元組
1828‧‧‧末尾32位元組字組
1830‧‧‧未對準情況
1832‧‧‧資料結構
1834‧‧‧第一12位元組數量
2010‧‧‧平行請求封包
2020‧‧‧平行請求封包
2030‧‧‧啟動後延遲
2110‧‧‧平行請求封包
2170‧‧‧記憶體組選擇位元
2200‧‧‧記憶體組預充電操作
2210‧‧‧平行請求封包
2220‧‧‧平行請求封包
2230‧‧‧預充電後延遲
2310‧‧‧平行請求封包
2350‧‧‧潛時欄位
2360‧‧‧輸出阻抗欄位
2361‧‧‧特定平行請求封包位元
2362‧‧‧特定平行請求封包位元
2363‧‧‧特定平行請求封包位元
2364‧‧‧特定平行請求封包位元
2370‧‧‧ODT阻抗欄位
2371‧‧‧位元
2372‧‧‧位元
2373‧‧‧位元
2402‧‧‧IO電路
2404‧‧‧輸入電路
2410‧‧‧輸出驅動器
2420‧‧‧輸出阻抗電路系統
2421‧‧‧電阻器Z0
2422‧‧‧電阻器Z1
2423‧‧‧電阻器Z2
2424‧‧‧電阻器Z3
2430‧‧‧晶粒上終端(ODT)電路
2430a‧‧‧晶粒上終端(ODT)電路
2431‧‧‧電阻器T0
2432‧‧‧電阻器T1
2433‧‧‧電阻器T2
2450‧‧‧輸入接收器
2450a‧‧‧輸入接收器
2500‧‧‧模式暫存器寫入
2510‧‧‧平行請求封包
2520‧‧‧平行請求封包
2530‧‧‧MRS延遲
2610‧‧‧操作碼
2620‧‧‧讀寫(R/W#)位元
2710‧‧‧用於公用程式暫存器操作之平行請求封包
2732‧‧‧讀取延遲
2830‧‧‧操作碼
2832‧‧‧表
2840‧‧‧循環觸發位元
2910‧‧‧平行請求封包
3110‧‧‧叢發串列封包
3200‧‧‧叢發讀取循環
3210‧‧‧平行請求封包
3280‧‧‧封包
3282‧‧‧來自位置B之叢發串列封包
3284‧‧‧字組
3286‧‧‧字組
3311‧‧‧作用中循環
3313‧‧‧NOP命令
3314‧‧‧公用程式叢發停止
3315‧‧‧信號/NOP
3316‧‧‧信號
3317‧‧‧NOP封包
3320‧‧‧平行請求封包
3321‧‧‧作用中循環
3341‧‧‧讀取串列叢發
3383‧‧‧資料封包
3384‧‧‧字組
3385‧‧‧字組
3514‧‧‧串列公用程式雙態觸發RW
3516‧‧‧叢發寫入命令
3592‧‧‧資料遮罩
3912‧‧‧串列叢發讀取封包
3913‧‧‧公用程式記憶體組預充電
3916‧‧‧串列記憶體組啟動
3952‧‧‧預充電間隔
3954‧‧‧啟動間隔
4010‧‧‧串列啟動封包
4120‧‧‧最後NOP
3988‧‧‧資料封包
42100‧‧‧互連信號線/信號
42200‧‧‧連結
42201‧‧‧線
42300‧‧‧連結
42301‧‧‧線
42211‧‧‧單向路徑延遲
42396‧‧‧輸出阻抗/Rseries
42496‧‧‧輸出阻抗/Rseries
42990‧‧‧特殊應用積體電路(ASIC)
42995‧‧‧DRAM
45100‧‧‧連結
45493‧‧‧模式暫存器可選擇終端阻抗/Rterm/ODT
45496‧‧‧模式暫存器可選擇串聯終端電阻器
45700‧‧‧來自ASIC之接收器之反射
45990‧‧‧特殊應用積體電路(ASIC)
45995‧‧‧DRAM
48000‧‧‧DRAM平面佈置圖
48100‧‧‧結合墊
48200‧‧‧墊距離
49000‧‧‧堆疊式晶粒總成
49200‧‧‧ASIC晶粒
49300‧‧‧基板
49420‧‧‧結合線
49440‧‧‧結合線
49500‧‧‧ASIC記憶體介面結合墊
49600‧‧‧結合墊
49800‧‧‧結合擱板寬度
50001‧‧‧X尺寸
50002‧‧‧Y尺寸
50900‧‧‧晶粒外伸
51100‧‧‧DRAM
51200‧‧‧ASIC
51300‧‧‧基板
51600‧‧‧外部介面結合墊
51700‧‧‧基板結合墊
51000‧‧‧結構/組態
52111‧‧‧X尺寸
52112‧‧‧Y尺寸
52980‧‧‧墊距離
52982‧‧‧DRAM Y尺寸
52994‧‧‧Y外伸
53400‧‧‧LPC DRAM晶粒之輪廓
55100‧‧‧小型化電子子系統
55150‧‧‧印刷電路板
55200‧‧‧FPGA
55300‧‧‧LPC DRAM
55400‧‧‧可穿戴視訊系統
5600‧‧‧多晶片堆疊式晶粒配置
5610‧‧‧倒裝晶片控制器ASIC
5620‧‧‧記憶體
5700‧‧‧四通道POP MCP
5705‧‧‧POP封裝方案
5720‧‧‧LPC DRAM
5780‧‧‧基板
5785‧‧‧基板
5900‧‧‧四晶粒平面配置
45493‧‧‧可選Rterm
45496‧‧‧輸出阻抗Rseries
48100‧‧‧DRAM結合墊
6000‧‧‧x8 LPC DRAM
61730‧‧‧核心資料路徑
63100‧‧‧內部暫存器
63110‧‧‧公用程式暫存器
6400‧‧‧叢發讀取循環
6410‧‧‧平行請求封包
6510‧‧‧x8平行請求封包/操作碼
6521‧‧‧第一匯流排樣本
6600‧‧‧叢發寫入循環
6610‧‧‧平行請求封包/8位元寬資料匯流排
67100‧‧‧ASIC或FPGA
6800‧‧‧雙晶粒MPC
6810‧‧‧記憶體晶粒
6820‧‧‧記憶體晶粒
6910‧‧‧主機
6920‧‧‧共同匯流排
7010‧‧‧共同PCB
71000‧‧‧基本LPC DRAM叢發讀取循環
71020‧‧‧x32 LPC DRAM
71030‧‧‧x48 LPC DRAM
71040‧‧‧x64 LPC DRAM
71510‧‧‧16位元延伸部分
71531‧‧‧資料匯流排之欄位
71532‧‧‧資料匯流排之欄位
71610‧‧‧欄位
71631‧‧‧資料選通
71632‧‧‧資料選通
71710‧‧‧欄位
71731‧‧‧資料選通
71732‧‧‧資料選通
72100‧‧‧ASIC
73100‧‧‧ASIC
74100‧‧‧ASIC
76010‧‧‧LPC DRAM
76020‧‧‧控制器
76030‧‧‧基板
76040‧‧‧結合線
76060‧‧‧堆疊式晶粒封裝總成
76070‧‧‧引線框
76080‧‧‧堆疊式晶粒封裝總成
76095‧‧‧結合線
77020‧‧‧控制器
77030‧‧‧倒裝晶片基板
77050‧‧‧結合線
77060‧‧‧導體
77070‧‧‧倒裝晶片凸塊
78010‧‧‧控制器
78020‧‧‧LPC DRAM
78030‧‧‧導體
78040‧‧‧匯流排端子
78050‧‧‧控制器匯流排端子
78060‧‧‧共同基板
79010‧‧‧經封裝LPC DRAM/記憶體封裝
79020‧‧‧LPC DRAM晶粒
79050‧‧‧外部端子
79060‧‧‧導體
79080‧‧‧控制器/控制器封裝
80010‧‧‧LPC DRAM晶粒
80020‧‧‧結合線
80030‧‧‧控制器晶粒
80040‧‧‧共同基板
81010‧‧‧LPC DRAM/倒裝晶片基板
81020‧‧‧LPC DRAM
81030‧‧‧結合線
81040‧‧‧共同基板/控制器
81050‧‧‧結合線
81060‧‧‧導體/匯流排端子
81070‧‧‧控制器
83010‧‧‧控制器
83020‧‧‧LPC DRAM
83030‧‧‧作用表面
83040‧‧‧作用表面
83050‧‧‧矽穿孔(TSV)
83060‧‧‧導電性金屬材料
84010‧‧‧作用表面
84020‧‧‧控制器IC
84030‧‧‧LPC DRAM
84040‧‧‧作用表面
84050‧‧‧金屬凸塊
圖1係展示堆疊在記憶體控制器晶粒頂上且使用線結合來電互連之記憶體晶粒的圖。
圖2係展示先前技術中所使用的用於連接至常用DDR3型動態隨機存取記憶體(DRAM)之主要匯流排信號的圖。
圖3係展示本發明之一具體實施的至記憶體之位址串流的匯流排操作圖。
圖4係展示使用各自分配在獨立記憶體通道上之多個記憶體晶粒的本發明之一實施例之疊層封裝組態的圖。
圖5係展示連接至低接腳總數(Low Pin Count；LPC)DRAM之信號的圖。
圖6係LPC DRAM之方塊圖。
圖7係展示中等速度記憶體核心與高速外部埠之間的頻寬匹配之圖。
圖8係展示LPC DRAM中之使用前端及後端計時系統之管線式定址及資料存取的時序圖。
圖9係使用潛時相依延遲展示前端時脈與後端時脈之間的關係的時序圖。
圖10展示LPC DRAM之內部暫存器。
圖11係LPC DRAM之高階狀態轉換圖。
圖12展示圖11之高階狀態轉換圖之更詳細視圖。
圖13係圖12之LPC DRAM狀態轉換圖之更詳細視圖的延續。
圖14係圖12之LPC DRAM狀態轉換圖之更詳細視圖的延續。
圖15係展示叢發讀取操作之時序圖。
圖16係展示平行請求封包的圖。
圖17係展示叢發寫入操作之時序圖。
圖18係展示對準及未對準之資料結構的圖。
圖19係展示平行請求封包格式的圖。
圖20係展示繼之以平行請求封包之啟動循環的時序圖。
圖21係用於記憶體組預充電循環之平行請求封包格式。
圖22係展示繼之以平行請求封包之記憶體組預充電的時序圖。
圖23係展示模式暫存器設定平行請求封包內所含之欄位的圖。
圖24展示LPC DRAM上所使用之IO電路及輸入電路的示意表示。
圖25展示繼之以平行請求封包之模式暫存器設定操作的時序圖。
圖26展示用於公用程式暫存器操作之平行請求封包。
圖27展示展示了繼之以跟隨有平行請求封包之公用程式暫存器讀取的公用程式暫存器寫入的時序圖。
圖28展示串列封包之格式以及一些位元欄位狀態指派。
圖29展示展示了自動再新(AutoRefresh)操作之時序圖。
圖30展示展示了一般串列封包格式的圖。
圖31展示展示了叢發串列封包格式的圖。
圖32展示展示了使用串列封包之叢發讀取循環的時序圖。
圖33展示展示了具有串列封包及公用程式叢發停止命令之叢發讀取循環的時序圖。
圖34展示展示了公用程式叢發停止串列封包格式的圖。
圖35展示展示了具有串列封包寫入切換之叢發讀取循環的時序圖。
圖36展示展示了具有循環開始之NOP串列封包格式的圖。
圖37展示展示了公用程式雙態觸發RW封包格式的圖。
圖38展示展示了公用程式記憶體組預充電封包格式的圖。
圖39展示展示了具有管線式預充電及啟動之叢發讀取循環的時序圖。
圖40展示串列啟動封包格式。
圖41展示展示了具有串列封包讀取切換之叢發寫入循環的時序圖。
圖42展示經互連以用於針對每一信號流方向使用串聯終端方案進行傳訊之特殊應用積體電路(application specific integrated circuit；ASIC)及DRAM的IO電路的示意圖。
圖43展示針對圖42之方案之ASIC至DRAM傳訊的兩個等效電路。
圖44展示用於圖42之傳訊組態的時序圖。
圖45展示經互連以用於使用針對一個方向上之流動的串聯終端方案及針對相反方向方向上之流動的並聯終端方案傳訊的ASIC及DRAM之IO電路的示意圖。
圖46展示針對圖45之方案之ASIC至DRAM傳訊的兩個等效電路。
圖47展示用於圖45之傳訊組態的時序圖。
圖48展示用於具有低接腳總數之DRAM的結合墊組態。
圖49展示用於使用ASIC及DRAM之堆疊式晶粒總成的封裝方案，ASIC及DRAM係使用線結合互連在一起。
圖50展示定義圖49之堆疊式晶粒總成中所使用之ASIC的機械受限晶粒大小的等式。
圖51展示用於使用ASIC及DRAM之堆疊式晶粒總成的替代封裝方 案，ASIC及DRAM係使用線結合互連在一起。
圖52展示定義圖51之替代的堆疊式晶粒總成中所使用之ASIC的機械受限晶粒大小的等式。
圖53展示用於LPC DRAM之晶圓級晶片尺度封裝及三個球圖配置。
圖54展示用以互連與場可程式化閘陣列(field programmable gate array；FPGA)一起使用之LPC DRAM與獨立封裝中之每一晶片的信號。
圖55展示小型化可穿戴視訊系統中所使用之LPC DRAM的晶圓級晶片尺度經封裝版本的系統使用。
圖56展示多晶粒封裝中的與倒裝晶片ASIC堆疊之LPC DRAM。
圖57展示使用平面安裝LPC DRAM的四通道高頻寬POP記憶體堆疊。
圖58展示使用階梯式堆疊之LPC DRAM的四通道高頻寬POP記憶體堆疊。
圖59展示使用LPC DRAM晶粒之替代平面配置的四通道高頻寬POP記憶體堆疊。
圖60係展示連接至x8 LPC DRAM之信號的圖。
圖61係展示中等速度記憶體核心與高速外部埠之間的頻寬匹配之圖。
圖62係展示使用前端及後端計時系統之x8 LPC DRAM中的管線式定址及資料存取的時序圖。
圖63展示x8 LPC DRAM之內部暫存器。
圖64係展示x8 LPC DRAM之叢發讀取操作的時序圖。
圖65係展示x8 LPC DRAM平行請求封包的圖。
圖66係展示x8 LPC DRAM叢發寫入操作之時序圖。
圖67展示用以互連與FPGA一起使用之x8 LPC DRAM與獨立封裝中之每一晶片的信號。
圖68係展示含有與LPC記憶體匯流排相容之兩個晶粒的堆疊式晶粒雙晶粒記憶體封裝的圖。
圖69係用於來自圖68之雙晶粒記憶體封裝體中之匯流排信號的示意圖。
圖70係展示來自圖68及圖69之控制器及多晶粒記憶體封裝的PCB組態。
圖71展示用於LPC DRAM之較寬匯流排實施(包括x32、x48以及x64版本)的叢發讀取時序圖。
圖72展示x64 LPC DRAM及ASIC之系統互連圖。
圖73展示x48 LPC DRAM及ASIC之系統互連圖。
圖74展示x32 LPC DRAM及ASIC之系統互連圖。
圖75係展示使用公用程式暫存器訓練輸出及終端阻抗值之方法的流程圖。
圖76展示置放於共同封裝中且使用線結合技術之LPC DRAM及控制器之兩個不同堆疊式晶粒配置的截面圖。
圖77展示置放於共同封裝中且使用線結合及倒裝晶片技術之LPC DRAM及控制器之堆疊式晶粒組合的截面圖。
圖78展示安置於共同基板上之經封裝LPC DRAM及經封裝控制器IC的截面圖。
圖79展示LPC DRAM與記憶體控制器之疊層封裝堆疊的兩個不同組 態。
圖80展示利用經調適以將匯流排介面端子耦接在一起之線結合而安置於共同基板上之LPC DRAM晶粒及控制器晶粒。
圖81展示利用經調適以將匯流排介面端子耦接在一起之線結合及基板導體而安置於共同基板上之LPC DRAM晶粒及控制器晶粒。
圖82展示利用經調適以將匯流排介面端子耦接在一起之倒裝晶片技術及基板導體而安置於共同倒裝晶片基板上之LPC DRAM晶粒及控制器晶粒。
圖83展示使用矽穿孔技術將LPC DRAM晶粒之匯流排介面端子耦接至控制器晶粒之匯流排介面端子的三個組態。
圖84展示使用用以將LPC DRAM晶粒之匯流排介面端子耦接至控制器晶粒之匯流排介面端子的面對面凸塊而安置於控制器晶粒上之LPC DRAM晶粒。
記憶體IC可經由匯流排連接至控制器IC，且滿足記憶體相關之系統要求。在一些情況下，記憶體IC與控制器IC組合在同一封裝中。
圖1說明一個實例組態，其中記憶體IC係以裸露晶粒形式堆疊於控制器IC之頂部上，且使用線結合技術互連以提供至記憶體IC之電連接。存在用以互連置放於同一封裝中之多個晶粒之大量其他方法。不管使用何種方法，自製造觀點看，將此等電連接件之數目最小化係有益的。本發明係針對減小用於記憶體匯流排之連接件的數目。
在本文中之一些實例中，術語「信號」」意謂組態用於數位 資訊之輸送的電導體。在其他實例中，術語「信號」可指資料或其他資訊之傳輸。術語之含義應由熟習此項技術者基於上下文來理解。
在較少匯流排信號之情況下，控制器IC上之記憶體介面電路系統所需的矽面積較小。信號數目較小亦使得更容易在控制器IC之平面佈置圖上將信號一起保持在小區域中，此可提供IC佈局益處。此外，較少信號意謂用以互連記憶體IC與控制器IC之連接件較少。但是由於信號之數目減小，因此匯流排之最大頻寬亦減小，對於給定切換速度：僅有較少切換信號用以輸送資訊。
記憶體匯流排可輸送定址及控制資訊至記憶體裝置以及在控制器IC與記憶體IC之間輸送資料。定址及控制資訊係用以引導記憶體執行所請求之操作，且資料係異動中之酬載。匯流排所需之其他信號可包括用以支援傳訊技術之信號，諸如參考電壓或終端電源(termination power supply)。
圖2說明用於將DDR3 DRAM互連至控制器之先前技術DDR3型記憶體匯流排。DDR3 DRAM匯流排具有時脈信號、資料信號、位址信號、記憶體組位址信號、命令信號、選通信號、參考電壓信號、終端電壓等，DDR3記憶體匯流排包含該等信號。總共超過45個信號將與DDR3匯流排配合使用。
藉由將定址/控制資訊多工至資料匯流排插腳上而自DDR3型匯流排消除信號接腳將使時間共用同一信號線用於藉由時間共用來傳送位址/命令資訊及資料資訊成為必需。由於資料不能在位址/命令傳送時間期間傳送，因此匯流排之效率將嚴重地降低。
對記憶體之存取型樣可在應用程式之間顯著地改變。涉及照相影像或視訊之一些應用程式可在穿插在記憶體訊務中的具有非依序跳變之長依序叢發中存取記憶體。在記憶體係用作執行記憶體之應用程式中，存取常常填充快取線且可包括依序之推測預提取。快取線常常為16至32個位元組之群組。在此等實例兩者中，此經多工匯流排記憶體係按依序或其他預定次序在多個位元組之叢發中存取。在彼等情況下，記憶體匯流排可僅傳送開始位址及叢發資訊以起始對記憶體之存取：位址及控制資訊傳送與資料相比可為少見的。如此描述之經多工匯流排可符合特定類別之應用程式中之效率要求，且使用與使用專用位址、命令及資料信號之習知DDR3型匯流排比較時減小數目之信號。該等資料信號可用於在記憶體異動之一個部分期間傳送位址及控制資訊及在另一部分期間使用該等信號來傳送資料。在此方案中，大量信號可自匯流排消除，而對匯流排之操作效率之影響係可忍受的。在此方案中，匯流排將位址及命令資訊傳送至記憶體以起始記憶體異動。在潛時時段過去之後，資料將跟隨。
因為經多工匯流排係用以發送命令/定址資訊且係用以傳送資料，所以匯流排效率(用於資料傳送之時脈循環除以用於異動之時脈循環的比率)存在極限。此效率極限將平均頻寬減小至小於峰值頻寬之一值。較長叢發之效率相對於較短叢發得到改良，此係因為用於定址及命令之附加項係有限數目個時脈循環。
此匯流排上之記憶體訊務將因此包含異動之集合，該等異動中之每一者包括一命令/位址傳送時段及一資料傳送時段。最佳化此匯流排上之有效頻寬包括排程資料之長依序叢發，其為讀取或寫入訊務。對於某 些資料類型，此係資料之天然特徵，諸如視訊。在其他應用中，增加資料叢發長度可能並不簡單。
本發明中所描述之發明性匯流排勝過剛剛所描述之經多工匯流排。為了增加經多工匯流排配置之效率，此發明性匯流排併有一專用的窄信號路徑，其用以將命令及定址資訊傳送至記憶體，而不管匯流排上之資料訊務如何。以此方式，定址及命令資訊可與藉由匯流排傳送之資料同時串流傳輸至記憶體。藉由在匯流排協定中使用管線式位址及命令解碼方案，資料傳送可連續地執行，具有基於逐循環之可選隨機定址。圖3說明本發明之一實例，其併有使用包括於匯流排協定中之單個信號以提供高操作效率的位址/命令串流功能。參見圖3。
自信號完整性觀點看，藉由組合堆疊於裸露控制器IC上之裸露記憶體IC所形成之匯流排的電環境可提供益處。對比在PCB上將記憶體匯流排選路一段距離以互連獨立封裝，偽電磁干擾(electromagnetic interference；EMI)輻射可藉由使用短連接件及將高速記憶體匯流排信號約束在單個多晶片封裝內來減少。
若線結合技術係用以在此堆疊式晶粒應用中將記憶體直接互連至控制器，則此等連接件可相對短，常常小於1mm。結果，匯流排穩定時間亦短，從而簡化終端要求且藉由平行終端之側跨步使用而可能節省電力。
具有少量信號之另一優點係記憶體IC平面佈置圖上之置放：所有切換式信號可沿著晶粒之一個短邊配置。類似地，將用於給定記憶體通道的所有控制器IC之記憶體介面信號置放於控制器晶粒之共同區域 中係有利的，因此，具有小數目對彼目標有幫助。
減少信號連接之數目之又一優點使得信號對信號長度匹配為更簡單任務：較少信號係長度及阻抗匹配的。亦可能在連接件短時降低針對驅動器及接收器設計之電路之複雜度：舉例而言，可避免PLL及DLL，從而減小功率、降低複雜度以及減少起動時間。
當記憶體IC及控制器IC置放於獨立封裝中且經由PCB互連時，視操作頻率及總匯流排選路長度而定，可給予屏蔽、跡線長度匹配、阻抗控制及恰當終端實踐認真的關注。
在一些系統中，含有一或多個記憶體IC之封裝係使用豎直電連接件直接堆疊在下部邏輯IC封裝頂上。此組態可被稱作疊層封裝(「Package On Package」；POP)且可藉由圍繞上部及下部半導體封裝之周邊置放電連接件及使用焊接技術形成該等電連接件而製造。焊料連接件可圍繞封裝之周邊置放成一或多個列。
上部封裝可含有一或多個記憶體IC，而下部封裝含有系統邏輯IC。
平行地操作多個記憶體IC之頻寬益處因此可經濟地部署於使用POP封裝方案之多平行通道組態中。在圖4之實例中，四個獨立記憶體通道(每一者具有一個記憶體IC)係使用POP技術來部署。在此實例中，四個LPC記憶體晶粒410係置放於共同基板420上且經由線結合技術電連接。該四個晶粒係平行地操作，從而提供總頻寬之4倍增加。在疊層封裝POP組態中，記憶體總成400係置放於下部封裝470頂上。此提供高記憶體頻寬，而無需在PCR上選路信號及佔據用於記憶體封裝及信號選路區域之 空間。此方法對比習知記憶體晶粒之優點中之一者係允許用於豎直連接件之信號之間的較大間距所需的較少量之信號，從而產生下部封裝470之較低成本技術選項。
在一些系統中，記憶體控制器IC上之每一記憶體介面使其記憶體匯流排信號連接至僅含有單個記憶體IC之記憶體匯流排。在其他系統組態中，記憶體匯流排可含有相同類型或可能不同類型之多個記憶體IC。一個實例可為連接至同一記憶體匯流排之DRAM記憶體IC及快閃記憶體IC兩者。
有可能在同一記憶體匯流排上互混具有不同頻寬及潛時特性之記憶體IC。記憶體匯流排可經設計以適應此等不同裝置。舉例而言，記憶體匯流排可經設計以使用所謂的DDR傳訊來存取某些記憶體IC，而為了存取不同類型之記憶體，可使用SDR傳訊。亦有可能動態地改變用於記憶體匯流排之系統時脈之頻率，以適應具有不同存取特性之裝置的要求。
x16低接腳總數匯流排(「LPC匯流排」)係經設計以使用比習知記憶體匯流排少的信號將記憶體互連至控制器之高頻寬x16匯流排(>3000百萬位元組/秒)。匯流排及操作協定經特別地設計以准許使用DRAM技術之記憶體裝置在匯流排上有效率地使用。
低接腳總數DRAM(「LPC DRAM」)係經設計以在LPC匯流排上使用之記憶體IC。LPC DRAM使用比習知記憶體架構少的接腳(或其他信號端子)提供高頻寬資料IO。LPC DRAM使用資料匯流排信號在不同時間接收位址及控制資訊，以避免在匯流排中使用多個獨立的位址及控制信號。LPC DRAM裝置亦使用單個的單向信號自控制器接收定址及命令 資訊，以提高操作效率。
圖5說明LPC DRAM 500之一實例。DRAM之切換信號包括資料匯流排510、時脈520、資料選通530、選通(STB)540以及時脈啟用(CKE)550。此等信號包含匯流排中所使用之高速切換信號。
x16 LPC DRAM經設計以按32位元組(256位元)群組(稱作字組)來儲存及恢復資料。DRAM之儲存位置之定址經指定至字組層級。使用寫入遮罩，有可能將寫入限制於字組中之特定位元組。
圖6說明DRAM之方塊圖。記憶體陣列610係組織成一或多個記憶體組。記憶體陣列610係動態記憶體陣列且接收記憶體組、列以及行位址以指定給定字組用於存取。在記憶體組可用於資料儲存及擷取之前，該記憶體組首先經預充電，接著經啟動。啟動意謂解碼記憶體組中之特定字線及感測字線選擇之位元。
定址及命令係經由使用不同協定之資料匯流排680及STB 690外部信號兩者提供。
定址及控制係使用封包提供至DRAM。封包可藉由使用平行協定之資料匯流排680或藉由使用串列協定之STB信號690來供應。
位址計算及解碼器/控制(Address Computation and Decoder/Control；「ACDC」)650區塊接收封包且包括一內部位址遞增電路。普通操作模式供DRAM用於自封包接收位址，其用以存取記憶體陣列610中之字組。後續位址可藉由使最初經由封包協定接收之先前所使用位址自動遞增而產生。ACDC 650亦儲存列位址資訊以支援多個打開頁面。ACDC區塊另外選擇且排程待解碼以用於存取記憶體陣列之位址。此外，ACDC 區塊針對管線式陣列及匯流排操作將此等操作定序。
若非依序定址或其他控制係所要的，則隨機行位址亦可經由在STB信號690上輸送之串列請求封包協定在作用中循環期間以管線式方式提供至DRAM。
高頻寬核心架構
圖7說明外部資料匯流排710，其每個時脈750循環提供16位元資料樣本兩次。在時脈頻率F之情況下，資料匯流排以頻率4F傳送位元組。因電路設計約束所致，記憶體核心700不能如外部時脈一樣快速地循環。結果，記憶體核心以F/8之減小頻率運行。因為記憶體核心700以與資料匯流排相同之頻寬提供核心資料730，所以核心資料路徑之寬度係外部資料匯流排之16倍。對於16位元寬之DDR型資料匯流排，內部核心資料路徑係256個位元寬。記憶體陣列因此一次存取一個字組(例如，256個位元)，且係DRAM之最小定址粒度。
內部計時
參看圖8，存在兩個內部計時域，包括前端時脈880及後端時脈890。接收之封包800係使用前端時脈來訊框化及計時，該等前端時脈將內部定址810提供至ACDC區塊之位址解碼中，從而產生供應至記憶體核心之內部經解碼位址820。當時脈以頻率F操作時，新位址因此可以頻率F/8提供至記憶體核心。經解碼位址資訊820係用於記憶體存取，其在內部資料匯流排852上提供內部資料A 830。
記憶體核心中之資料操作係相對於後端時脈890訊框化。後端時脈890係使用潛時相依延遲895與前端時脈880時序偏移。資料字組之 內部資料及控制及時序的所有取樣係在傳輸或接收資料封包時訊框化至後端時脈890。
圖9中所示之潛時相依延遲922係由模式暫存器中之位元來控制(參見圖10，潛時控制1030)。雖然三個潛時控制位元經分配用於可程式化潛時，但對比與三個位元相關聯之8個可能值，出於清楚起見，圖9中僅展示了三個實例。圖9展示三個不同潛時值：潛時A 910、潛時B 911以及潛時C 912，該等值判定後端時脈920之時序偏移。
操作
在電力最初經施加時，DRAM在使用之前經初始化。初始化由使DRAM處於斷電狀態(Power Down state)組成。斷電狀態係藉由驅動CKE信號為低及對DRAM計時一次而進入。計時可隨後停止。退出斷電狀態係藉由在CKE為低(假或被禁能)時重新開始計時、接著在STB信號為高時驅動CKE為高來完成。
DRAM具有圖11中所示之三個主要操作模式1100：斷電1110、閒置1120以及作用中1130。
在CKE信號處於假狀態中時，DRAM保持在斷電模式中。
在CKE信號經確證1140時，DRAM轉換至閒置模式1120。在處於閒置模式1120中時，DRAM準備好正常操作。STB信號1150上之低進行中轉換係用以傳訊作用中模式1130之開始。一旦處於作用中模式中，DRAM之行為即遵循圖12、圖13以及圖14中所示之狀態圖。
圖12展示高階狀態轉換圖。作用中模式1130將在圖13及圖14中更詳細地展示。
圖13係作用中模式1130之詳細狀態轉換圖之兩頁中的第一頁。此展示由平行命令控制之操作。
圖14係作用中模式1130之詳細狀態轉換圖之兩頁中的第二頁。此展示由串列命令控制之叢發操作。
叢發讀取循環
圖15說明展示了叢發讀取循環1500之時序圖。在閒置1120時，作用中狀態1130於在STB信號540上接收到循環開始1570前置項時開始。在STB信號540經驅動為低之後，循環開始1570前置項在時脈520之第一上升邊緣上開始。在兩個時脈循環後，平行請求封包1510在資料匯流排510上接收到。恰在接收平行請求封包1510之前，資料選通530經寫入前置項1520驅動。在資料匯流排510含有平行請求封包1510之時間期間，資料選通530係與時脈成正交DQS時序1530關係而經驅動。正交意謂選通轉換基本上在資料匯流排含有穩定值之時間的中間。對比CLK#524信號之上升邊緣，CLK之上升邊緣意謂在CLK 522信號之上升邊緣上。此等兩種信號包含差分對且在裝置不操作在斷電狀態中時互補地操作。
在接收到平行請求封包1510的同時，針對串列封包1512之存在，STB信號540經取樣。對於預定數目個時脈循環(諸如8個時脈循環)之後的每一時脈循環，針對串列封包之存在，STB信號再次經取樣。STB信號之此定期取樣繼續，直至DRAM返回至閒置狀態且循環被稱為已引退。
在存取潛時1590之後，叢發讀取循環之所請求之資料封包1580開始出現在資料匯流排510上。在資料封包1580開始出現在資料匯流排上之前的一個時脈循環，DRAM在資料選通上驅動讀取前置項1540。在 DRAM正在驅動資料封包之時間期間，DRAM亦以邊緣對準DQS時序1550來驅動資料530。邊緣對準DQS時序意謂DQS信號轉換與DB 510信號同相。DRAM接著使行位址自動遞增且在資料匯流排510上在順暢串流中提供來自依序位址的後續字組。
資料選通及資料匯流排將以此方式循環，直至在循環引退時達到叢發計數1620。此時，DRAM使資料匯流排及資料選通處於高阻抗狀態1560中。
用於叢發讀取循環及叢發寫入循環之平行請求封包格式
圖16說明請求封包格式1600。平行請求封包1510係使用資料匯流排510信號傳遞至DRAM，且其有效性係由資料選通530信號標記。對於叢發讀取循環，請求封包需要兩個匯流排樣本來傳送其資訊。匯流排係在CLK 520之上升邊緣上進行第一次取樣。
在第一樣本1621期間，自資料匯流排510取樣行位址1640之操作碼1610、叢發計數1620、記憶體組位址1630以及行位址P1 1641。在第二樣本1622期間，自資料匯流排510取樣行位址1640之行位址P2 1642及列位址1650。
平行請求封包中所含之位元欄位指派之次序可能並不不重要。然而，出於實施原因，一些特定組織可能較佳。如此部分及其他部分及說明中所描述的欄位之位置之特定指派不應被視為對於實踐本發明而言係限制性的。
叢發寫入循環
若循環係叢發讀取循環，則兩個匯流排樣本1621及1622包 含完整的平行請求封包1510。若循環係叢發寫入循環，則對資料匯流排510再取樣四次。用於四個額外樣本之特定時槽可基於IC實施考慮因素而與請求封包之第一部分時間上分離，但遮罩係在待寫入至記憶體之第一資料字組經傳輸之前傳輸。
匯流排樣本31623係用以擷取第一字組寫入遮罩低1661欄位且第四樣本1624係用以擷取第一字組寫入遮罩高1662。第五樣本1625提供末尾字組寫入遮罩低1671且第六樣本1626提供末尾字組遮罩高1672。如名稱所暗示，第一字組寫入遮罩1660應用於叢發寫入中之第一字組，而末尾字組寫入遮罩1670應用於多字組叢發寫入中之末尾字組。
圖17展示叢發寫入循環1700之範本。與叢發讀取循環1500相比，循環範本中存在若干差異。叢發寫入之平行請求封包1710包含六個匯流排樣本(1621、1622、1623、1624、1625、1626)，從而達到總共96個位元。最後四個匯流排樣本(1623至1626)係用以傳送第一字組寫入遮罩1660及末尾字組寫入遮罩1670。在較佳實施例中，寫入潛時1790將小於讀取延遲1590(即，小8個時脈循環)。資料選通530係至DRAM之輸入，且在寫入資料封包由DRAM接收之前，寫入前置項1520經驅動至資料選通530上。緊隨寫入前置項1520的係相對於資料匯流排530上之資料以正交DQS時序1530循環的資料選通。正交時序意謂在DB信號之有效性窗口之中間中的DQS信號轉換：當資料穩定時。如同在叢發讀取情況下，叢發寫入自依序行位址繼續，直至已達到叢發計數。此時，循環引退且DRAM在所示實例中返回至閒置狀態1120。
未對準資料結構
在操作上，叢發寫入循環1700藉由包括資料遮罩之傳送以作為請求封包之部分而不同於叢發讀取循環1500，以在寫入循環期間准許字組內位元組定址。第一字組遮罩1660係總共32個位元，其中每一位元對應於字組內之位元組位置。位元0適用於32位元組字組中之第一位元組。位元1適用於32位元組字組中之第二位元組，諸如此類。若資料遮罩具有設定至「1」之任何位元，則對應位元組將不會寫入。第一字組遮罩1660僅適用於叢發寫入中之第一字組。末尾字組遮罩1670僅適用於多字組叢發寫入中之末尾字組。多字組叢發寫入中所傳送之其他字組未被遮蔽。
此方法准許支援字組內之位元組寫入。此雙遮罩寫入方案亦可用以支援未對準至32位元組邊界之資料結構(「未對準資料」)。
對於未對準資料寫入循環，寫入遮蔽提供避免使用讀取-修改-寫入循環來阻止在寫入特定字組中之資料時寫入未經修改之位元組的方式。在圖18中展示了對準情況1810及兩個不同的未對準情況1820及1830。在對準結構情況1810下，存在四個32位元組字組，其包含資料結構1812。此等位元組將在四個寫入字組中傳送。在將此資料寫入至DRAM時不使用位元組遮蔽。
對於1820中所展示之未對準資料，資料結構由三個32位元組字組1822組成，該等字組不在32位元組邊界上對準，而實情為自32位元組邊界偏移8個位元組。DRAM將需要四個寫入字組之叢發用以寫入資料結構內所含之三個未對準字組。叢發中所傳送之第一字組將使下部8個位元組1824經遮蔽，且第一32位元組資料字組之下部24個位元組將被寫入。叢發中所傳送之第二及第三字組將使所有位元組在傳送之每一字組中 寫入，但位元組將以根據未對準之未對準結構偏移分攤在兩個鄰近的32位元組字組之間。叢發中所傳送之最後字組將寫入未對準資料結構1822之最末32位元組字組1828之上部8個位元組，該寫入藉由傳送彼等八個位元組及遮蔽所傳送資料字組中之上部24個位元組1826。
在第二未對準情況1830下，資料結構1832包含五個12位元組數量以用於待寫入至DRAM之資料結構1832之總共60個位元組。雖然第一12位元組數量1834係對準至32位元組邊界1290，但資料結構1832之總長度並非32位元組之整數倍數，因此叢發中所傳送之最後字組有高的八個位元組1836經遮蔽。將資料結構寫入至DRAM將需要耗費兩個傳送字組之叢發。
存在可藉由使用平行請求封包起始之其他操作。一些實例包括頁面預充電、列啟用、模式暫存器寫入操作。額外操作包括再新及公用程式暫存器讀取/寫入操作。
頁面啟動
在DRAM可用以寫入或讀取資料之前，目標列及記憶體組經啟動。平行請求封包可用以啟動指定記憶體組中之指定列位址。在替代性術語中，特定列及記憶體組位址可被稱作「頁面」且彼等術語在此文件中可互換地使用。
圖17說明用於啟動命令之平行請求封包1510格式之一子集。在頁面經啟動時未使用叢發計數1620或行位址1640，因此彼等欄位在啟動命令中未被定義。所保留之欄位係操作碼1610、記憶體組位址1630以及列位址1650。存在資料匯流排510之兩個取樣1621、1622，其係DRAM 接收平行請求封包1510所需的。
啟動頁面通常需要比自隨機位址讀取行需要之時間多的時間，因此完成頁面啟動命令可能需要多於一個8時脈循環時段。所需之特定時間係特定於特定DRAM設計之時序規範。
由於執行頁面啟動所需之有限時間，經由平行請求封包2020所發送之任何後續命令可推遲作為另一設計特定規範之最小時間2030。此啟動後延遲2030係展示於圖20中之時序圖中。亦展示了起始第一頁面啟動之平行請求封包2010，第二平行請求封包2020可在此最小延遲2030之後供應至DRAM。
記憶體組預充電
在頁面可予以啟動之前，目標記憶體組經預充電。此可經由圖21中所示之平行請求封包2110來進行。所需欄位係操作碼2110及關於哪些記憶體組要預充電之資訊。為了改良操作效率，一次對多於一個記憶體組進行預充電常常係有利的。為了支援多個記憶體組預充電，平行請求封包2110具有對應於DRAM中之每一記憶體組之位元2170之一集合。此等位元被稱作記憶體組選擇位元2170。對於設定至邏輯「真」值之每一位元，對應記憶體組將在記憶體組預充電循環期間經預充電。
圖22展示藉由使用平行請求封包2210起始之記憶體組預充電操作2200的時序圖。為了允許記憶體組預充電操作完成，稱作預充電後延遲2230之最小延遲經允許在任何後續平行請求封包2220經供應至DRAM之前期滿。預充電後延遲2230係一設計相依參數。
模式暫存器設定及IO阻抗
DRAM含有用以儲存供DRAM使用之許多操作參數的模式暫存器。模式暫存器係使用圖23中所示之平行請求封包2310寫入。該平行請求封包含有操作碼欄位1610、ODT阻抗2370欄位、輸出阻抗2360欄位以及潛時欄位2350。特定位元指派次序並不重要且可經最佳化以益於IC實施。
圖24展示與IO電路2402及輸入電路2404相關聯之可調阻抗的簡化示意性表示。對於輸入電路2404，存在具有阻抗T0 2431、T1 2432以及T2 2433之三個終端，該等終端並聯地組合以便將晶粒上端接(on-die-termination；ODT)阻抗設定至由模式暫存器內所設定之ODT阻抗2370位元(2371、2372、2373)控制的8個值中之任一者。當模式暫存器位元T0 2371經設定至邏輯「真」狀態時，T0電阻器2431在晶粒上端接功能在作用中時被接入。以與選擇T0電阻器之方式類似的方式，模式暫存器中之位元T1 2372及T2 2373選擇電阻器T1 2432及T2 2433。若此等三個位元全部經設定至邏輯「假」狀態，則晶粒上端接功能被禁能。經啟用之晶粒上端接之有效阻抗係經啟用電阻器之並聯組合。使得DRAM上的經選擇以包括之電阻器之特定值允許一系列有用阻抗在可程式化控制下受支援。有可能在模式暫存器設定命令可發出至DRAM之任何時間改變阻抗值。此可用以支援動態阻抗調整，從而最佳化信號完整性。
DRAM具有供在點對點傳訊環境中使用之支援。在一些情況下，在使用點對點傳訊連結時使用串聯終端係有利的，以避免藉由使用並聯DC型終端消耗電力。模式暫存器中存在對應於控制輸出阻抗(2360)之特定平行請求封包位元(2361、2362、2363、2364)的四個位元。以與藉 由選擇晶片上電阻器以並聯組合的對晶粒上端接阻抗之模式暫存器控制類似的方式，IO電路2402之輸出阻抗可由模式暫存器之輸出阻抗2360欄位中的可寫位元控制。位元Z0 2361選擇電阻器Z0(2421)，位元Z1 2362選擇電阻器Z1 2422，位元Z2 2363選擇電阻器Z2 2423，且位元Z3 2364選擇電阻器Z3 2424。電阻器Z3係經設計以消除串聯終端之短路。若Z3經設定，則忽略其他位元。選擇位元Z0至Z3中之至少一位元。
IO電路2402之其他元件為輸出驅動器2410及輸入接收器2450。輸入電路2404包括輸入接收器2450a及晶粒上端接電阻器，但不包括輸出驅動器2410或輸出阻抗電路系統2420。
DRAM可在點對點傳訊或多點傳訊環境中使用。DRAM IO電路2402係展示於圖24中。在同一圖中亦展示了輸入電路2402。該IO電路具有可程式化輸出阻抗結構2420且具有可程式化晶粒上並聯終端ODT 1230。ODT電路僅在信號流至處於接收模式中之IO電路時經啟用。ODT電路之阻抗係藉由三個終端電阻器2431、2432以及2433中的哪些經由模式暫存器選擇而設定。若無一者被選擇，則ODT功能不啟動。
類似電路經用作輸入電路2404。該輸入電路類似於輸出結構經移除之IO電路。對於IO電路，該等ODT結構保留且以相同方式操作。
IO電路係用於資料匯流排及資料選通，而輸入電路2404係用於CKE、時脈以及STB信號。
圖25展示模式暫存器寫入2500之時序圖。循環係藉由平行請求封包2510起始。循環在8個時脈循環之後引退。另一平行請求封包2520可在MRS延遲2530之後發送。
公用程式暫存器
圖26展示用於公用程式暫存器操作之平行請求封包2710。該封包含有在第一匯流排樣本1621中擷取到的操作碼2610欄位及讀取/寫入(R/W#)位元2620。若操作為寫入，則待儲存於公用程式暫存器中之資料係在匯流排樣本3 1623及匯流排樣本4 1624期間供應。若操作為公用程式暫存器讀取操作，則自公用程式暫存器傳回之資料係在讀取延遲2732之後自資料匯流排510取樣，如圖27中所示。
自發自收(Back to Back)循環
圖28展示串列封包1512中之位元中的一些，該等位元係在剛剛於上文所描述之循環中取樣。串列封包1512含有總共16個位元且係藉由在Clk 522之上升及下降邊緣取樣而使用八個連續時脈循環520在STB信號上串列地傳遞。使用此方法接收之位元經編號為s0至s15，其中s0為接收之第一位元且其中s15為最末位元，如圖28中所示。s0及s1位元係操作碼(Operation Code)(「操作碼(Op Code)」)2830且定義串列封包功能。
當串列封包係在作用中循環之最後期間取樣時，若s0及s1位元均等於「1」，則串列封包被稱作NOP串列封包。NOP串列封包之最後四個位元s12、s13、s14以及s15被稱作循環觸發位元2840且經取樣以查看循環開始1570是否經請求。忽略封包中之剩餘位元。若循環觸發位元指示循環開始1570，則在s15位元經傳送之後，新的平行請求封包將開始在Clk 522之第一上升邊緣上取樣。在s14及s15時槽期間，資料選通530在先於隨後平行請求封包之此時脈循環中供應寫入前置項1520。
若在最後NOP串列封包之最後處未指示循環開始且平行請 求封包之間不需要指定延遲時間(諸如啟動後延遲2030或預充電後延遲2230)，則循環引退且DRAM裝置返回至閒置狀態1120。
循環自閒置狀態開始
在處於閒置狀態1120中後，DRAM在CLK 522之每一上升邊緣對STB接腳取樣以查看循環開始是否經請求。一旦在DRAM處於閒置狀態中時，在上升Clk 522邊緣上在STB信號上觀察到邏輯「0」狀態，即指示循環開始1570且STB信號在接下來的1.5個時脈循環(下降、上升、下降邊緣)中保持低。在循環開始1570開始之後的CLK 522之上升邊緣上，寫入前置項存在於資料選通530上，繼之以在下一個Clk 522上升邊緣上的平行請求封包之第一部分。
經由平行請求封包之自動再新
平行請求封包2910可起始自動再新，如圖29中所示。平行請求封包格式與圖21中所示之預充電記憶體組格式相同。操作碼1610區分預充電與自動再新操作。
記憶體組選擇位元1670指示哪些記憶體組將加以再新。舉例而言，對於預充電操作，每一記憶體組具有對應的記憶體組選擇位元。經設定至邏輯「1」之記憶體組選擇位元將被自動再新。一次僅再新一個記憶體組。選定記憶體組係自最低編號之記憶體組開始的依序次序加以再新。
自動再新操作將再新選定記憶體組中之每一列。因此，DRAM將耗費數千個循環用來澈底地再新，實際數目取決於陣列設計。DRAM指示其在藉由在首先給予DRAM平行請求封包8個時脈之後將資料選通530均驅動為低時忙碌2910。資料選通530均保持低，直至最後列經 再新。此時，DRAM將非反相資料選通536驅動為高，同時保持互補資料選通538為低。該等選通將保持在此狀態下達一個完整時脈循環，接著處於高阻抗狀態中，此時，DRAM退除1152自動再新循環且返回閒置1120狀態，其限制條件為：無循環開始1570經由串列協定在STB接腳上指示。若循環開始係由循環觸發2840位元指示，則如在其他情況係，將提供具有平行請求封包1510之新的DQS寫入前置項1520。
串列封包
在作用中循環1130開始處，起始一串列協定，其定義用以對STB 540信號取樣以便接收串列封包1512之方式。串列封包1512可用以在作用中循環期間提供命令及位址資訊至DRAM。該串列協定定義16位元之串列封包1512。STB信號係在作用中循環1130開始處取樣且在8個時脈循環之時段中在每個時脈520邊緣取樣，以接收完整的16位元串列封包1512。在8個時脈520循環之後，串列封包1512已完全傳送，且新的串列封包開始以相同方式進行取樣。該程序每八個時脈循環重複，直至循環引退1152且DRAM返回至閒置狀態1120。
串列封包(312)格式係展示於圖30中。為了清楚起見，16個位元位置經指派範圍介於s0至s15之指定符。s0係在串列封包1512中接收到之第一位元。位元s0及s1定義根據表2832映射之四個操作碼2830。
圖31展示用於叢發串列封包3110之位元指派。如圖19中所示，前兩個位元係s0=0及s1=1。位元s2係用以指示叢發將為叢發讀取或叢發寫入。若s2=1，則叢發為叢發讀取循環，且若s2=0，則叢發為叢發寫入循環。位元s3及s4係使用二進位編碼指派給記憶體組位址，以使得 BA0=s3且BA1=s4。位元s5、s6、s7、s8、s9以及s10係指派給CA0至CA5。CA0對應於s5，CA1對應於s6，諸如此類。叢發串列封包中之所有剩餘位元經設定至邏輯「1」。此外，特定位元指派對於實踐本發明並不重要，可使用其他特定格式。
當DRAM在作用中且正在使用資料匯流排510傳送資料時，叢發串列封包將記憶體組及行位址提供至DRAM。舉例而言，當DRAM正在執行叢發讀取操作且在資料匯流排510上傳送資料時，新的記憶體組及行位址可由DRAM接收以用作叢發中之下一記憶體組/行位址。以此方式，無縫資料匯流排佔用可持續任意長的叢發。叢發串列封包3110可存取DRAM中之任何打開記憶體組中之任何行，且每一叢發串列封包可存取小至基準之單個字組。串列叢發中所傳送之每一字組可來自經啟動頁面中之不同記憶體組及或行位址，且資料匯流排保持100%被佔用。
在圖32中展示了併有叢發串列封包3110之叢發讀取循環3200。平行請求封包3210自位置A(特定記憶體組及行位址)起始叢發讀取循環。在給予DRAM平行請求封包之同時，在STB信號上給予DRAM串列封包3110。在圖32中，所說明之第一串列封包係叢發讀取封包且指向位置B。在藉由來自位置A之平行請求封包定址之資料的第一字組由DRAM 3280傳送之後，藉由來自位置B之叢發串列封包3282定址之資料的第一字組緊隨之後。若後續串列封包為NOP(s0=1，s1=1)，則所存取之下一個字組將來自下一依序位址(例如，位置B+1)。若NOP繼續經由串列封包依次地供應，則位址將繼續以嚴格遞增次序自動地遞增，直至打開列中之最後行位址經存取。叢發會繼續不間斷，但位址將在所存取列之開始行位址 開始。此將繼續，直至叢發經由公用程式叢發停止3314命令(經由串列封包接收)引退。因此，換言之，在接收到叢發串列封包3110後，忽略起始平行請求封包中之原始叢發計數；僅公用程式叢發停止3314串列封包可用以停止叢發。
經由公用程式叢發停止來引退叢發循環
在叢發串列封包3110已發出至DRAM後，忽略平行請求封包中之叢發長度欄位。叢發循環係藉由經由STB信號使用串列協定來發佈公用程式叢發停止3314封包而暫停。公用程式叢發停止封包之格式係展示於圖34中。在DRAM接收圖33上所示之公用程式叢發停止命令3314後，DRAM完成在過程中接著進入閒置狀態(若無其他作用中循環經排程)之資料操作。
參看圖33，公用程式叢發停止3314開始終止叢發循環之處理程序。緊隨停止命令3314，三個NOP命令係依序在STB信號上供應(3315、3316、3317)，DRAM在此後將進入閒置狀態。然而，在圖33中所示之情況下，循環開始(1570)命令係在最後NOP 3317內發出。因此，平行請求封包(3320)係在含有指示新作用中循環3321之開始之循環開始命令1570的先前NOP封包331)之最後接收。作為參考座標，作用中循環3311、3321在接收到平行請求封包時開始。
作用中循環3321係叢發讀取循環。在平行請求封包3320在接收中之時間期間，在STB信號上接收到NOP 3315。因此，來自叢發讀取的前兩個字組將為藉由在位置C開始之平行請求封包3320內所含之記憶體組及行位址定址的依序字組。在第二串列封包時槽期間，接收到讀取串列 叢發3341命令，其定址可為不同記憶體組及行位址之位置D。在讀取串列叢發命令3341之後的係具有直接連續地展示之三個所需NOP中之兩者(3315、3315)的公用程式叢發停止3314命令。
平行請求封包3320請求自位置C之叢發讀取且資料封包3383係在存取潛時1590之後藉由DRAM驅動。下一個字組3384係自位置C+1存取。第三字組3385係藉由來自位置D之叢發讀取串列封包3341定址。在來自資料封包D之字組已傳送之後，在無循環開始命令在最後NOP3315之後的循環中接收到之情況下，DRAM返回閒置狀態1120。
在叢發循環期間雙態觸發讀取/寫入模式
在將串列封包用於定址/控制之叢發讀取或叢發寫入循環期間，有可能使用公用程式雙態觸發封包3514將模式自讀取切換至寫入或自寫入切換至讀取。如圖35中所示，公用程式雙態觸發封包3514係在叢發讀取循環期間接收。佇列中之任何資料循環將以類似於公用程式叢發停止操作之方式的方式來完成。若作用中循環係叢發讀取循環，則公用程式雙態觸發(圖37)命令將需要單個NOP命令3313(圖36)緊隨。在NOP 3313命令之後係叢發寫入命令3516，在此情況下，該命令係定址位置C。
在待決資料封包3181及3182已輸出之後，資料匯流排510進入高阻抗狀態，此係因為DRAM經切換至在寫入模式中操作。在匯流排處於高阻抗狀態下之時間期間及在待寫入至位置C之資料經提供之前，給予DRAM用於叢發之第一及末尾字組之資料遮罩3592。該遮罩如在涉及平行請求封包之叢發寫入情況下一樣地使用：第一資料遮罩經應用於寫入之第一字組，而第二資料遮罩經應用於多字組叢發中之最後字組。
對於圖35中所說明之情況，串列寫入長兩個字組，因此在適當位元在資料遮罩3592中經設定的情況下，兩個字組可被遮蔽。
記憶體組之管線式預充電及啟動
在讀取叢發或寫入叢發操作期間，記憶體組可使用公用程式記憶體組預充電命令3913進行選擇性預充電(亦稱作管線式預充電)。在預充電間隔3952之後，記憶體組可藉由串列啟動封包4010來啟動，如圖39中所示。公用程式記憶體組預充電串列封包3913之格式係展示於圖38中且串列啟動封包4010之格式係展示於圖40中。
圖39展示自如藉由平行請求封包1510定址之位置A存取一個字組之作用中叢發讀取循環。在作用中循環開始處，接收到串列叢發讀取封包3912，從而請求來自位置B之資料。緊隨串列叢發讀取封包3912的係公用程式記憶體組預充電封包3913，其對含有位置C之記憶體組預充電，同時繼續依序自位置B+1起進行叢發讀取。在等待預充電間隔3952之後，接收到串列記憶體組啟動3916命令，從而指示DRAM啟動含有位置C之記憶體組/列。此啟動與進行中的叢發傳送係平行的。在啟動間隔3954之後，對位置C之串列叢發讀取請求3912經發出至DRAM，且資料封包3988係在存取潛時之後自DRAM讀取。在叢發讀取資料之此序列開始在作用中循環中出現在資料匯流排510上之後，資料匯流排510順暢地操作，直至公用程式叢發停止命令經發出，從而使DRAM返回閒置狀態。
亦可能自讀取雙態觸發至寫入或自寫入雙態觸發至讀取且在同一作用中循環內全部使用管線式記憶體組預充電及管線式啟動。在作用中循環已經開始之後，對其長度不存在限制。舉例而言，在圖41中展示 了叢發寫入循環之時序圖，其中接收到串列公用程式雙態觸發RW 3514，其將叢發寫入循環切換至叢發讀取循環。公用程式叢發停止3314用以在於讀取叢發中傳送兩個字組(3284及3286)之後暫停叢發操作。循環開始1570係包括於讀取叢發循環之最後NOP 4120中，其指示平行請求封包3210跟隨。
經由串列協定之再新操作
在許多視訊訊框緩衝器應用中，訊框緩衝器將在其經讀出以顯示資料時用新資料連續地更新。在此等應用中，DRAM之資料再新可為可選的。舉例而言，由於顯示器之掃描速率及DRAM之組織，DRAM之資料再新可能僅具有增量益處。
若再新係所要的，則串列封包亦可用以起始再新：在封包中指定待再新之記憶體組，且DRAM接著如同其在再新命令經由平行請求封包發出時工作一樣類似地工作。
點對點環境中之傳訊操作
圖42展示互連ASIC 42990控制器IC與DRAM 42995之單個雙向信號。藉由在互連信號線42100上具有幾乎相同之結構，可使用串聯端接傳訊方案。使用串聯端接方案之關鍵益處係避免消耗與並聯終端電路相關聯之DC電力。
為了組態IO電路從而以串聯終端方案使用，圖24中所示的在兩個IC(ASIC及DRAM)上之晶粒上端接(ODT)電路2430、2430a係經由模式暫存器位元禁能。圖24上所示之可程式化輸出阻抗2420經組態以近似外部互連連結之阻抗。
圖43展示串聯端接操作模式之等效電路。在情況1下，以輸出阻抗42396經選擇為近似互連連結之阻抗的方式，ASIC正在驅動信號42100。當DRAM驅動信號至ASIC時，類似配置與藉由模式暫存器位元設定之輸出阻抗42496一起使用。
DRAM驅動連結之情況2亦展示於圖43中。在兩種情況下，使用了習知的串聯端接切換/傳訊。因為接收器在每一情況下不具有並聯終端，所以無DC電力由該等終端消耗。
此等兩種情況1及情況2之時序波形係展示於圖44中。單向路徑延遲42211經展示適用於低至高及高至低轉換之瞬時狀態。連結42200及42300之兩個末端亦經展示為經由線42201及42301之每一末端上之串聯終端阻抗而將驅動器連接至連結的節點。在瞬時時段期間，連結42200或42300之驅動器末端看到處於在主動式驅動器輸出端42201或42301處所觀察到之入射電壓階躍之一半處的等於兩倍的單向路徑延遲42211之停留時段。處於情況1或情況2下之接收器以點對點電路拓樸接收情況1或情況2下之入射波上的完全信號轉換。
圖45展示具有與DRAM組合使用之習知低阻抗驅動器的組態。在此實例中，ASIC 45990之IO結構即不包括串聯終端電阻器，亦不含有任何ODT結構。DRAM 45995上之IO結構將經組態以在DRAM驅動連結45100時提供串聯端接驅動器且在ASIC驅動連結時經由方向敏感ODT提供並聯端接接收器。
圖46展示當不具有晶粒上端接之低阻抗驅動器用以連接至DRAM時的兩種情況的等效電路。情況1係當ASIC驅動連結45100連接至 DRAM時。當DRAM在接收信號時，DRAM上之方向敏感ODT將模式暫存器可選擇終端阻抗45493動態地連接至DRAM內之連結。當DRAM在情況2下驅動連結時，此終端阻抗斷開。DRAM經由模式暫存器可選擇串聯終端電阻器45496來驅動連結。此等效於圖43之串聯端接情況2。圖46之等效電路之切換特性的時序波形係展示於圖47中。
對於ASIC驅動連結之情況1，來自DRAM末端之反射由ODT 45493吸收。對於DRAM驅動連結之情況2，來自ASIC之接收器之反射45700由DRAM上之串聯終端45496吸收，如在圖42、圖43以及圖44中所示之所有串聯端接情況中。
多點環境中之傳訊之操作
對於多點環境，串聯終端通常不能單獨使用，因此並聯終端將為較佳的。DRAM上之ODT電路將用於寫入循環以及用於接收平行封包。控制器亦將使用控制器之機載ODT電路。以此方式，無論來源如何，始終存在應用於匯流排信號之恰當終端。該等終端係經由模式暫存器而啟用且用以設定輸出阻抗及並聯終端阻抗之值。
裝置平面佈置圖
DRAM平面佈置圖48000具有鄰近於晶粒之單個邊緣置放之結合墊48100，如圖48中所示。在DRAM之一個版本中，晶粒係具有大致2：1.25之縱橫比之矩形，但應理解，其他形狀及大小係可能的。該等結合墊係鄰近於晶粒之較短邊緣而置放，從而提供堆疊式晶粒總成組態之優點。
因為DRAM具有總共22個切換信號且考慮到適當數目之電力及接地信號，所以該等結合墊係配置成各自含有20個結合墊之兩個豎直 行。墊距離48200係根據墊間距而設定。較小墊間距值得到所需的較小總墊距離。此墊距離可顯著地小於DRAM之一個版本中的Y尺寸。
堆疊式晶粒封裝總成
圖49展示併有以機械方式附接至基板49600之ASIC晶粒49200的堆疊式晶粒總成49000。ASIC上之結合墊49600係沿著ASIC之兩個邊緣配置。此等結合墊用以經由結合線將ASIC的外部介面結合墊49600連接至基板49300。
DRAM晶粒係以機械方式附接至ASIC晶粒之暴露面，從而形成堆疊式晶粒總成49000。DRAM結合墊48100係經由結合線49440及49420連接至ASIC記憶體介面結合墊49500。
需要線結合製程以製造堆疊式晶粒線結合式總成49000。為了形成至在頂上堆疊了DRAM晶粒之ASIC晶粒的線結合，針對接收線結合之ASIC晶粒之任何區域，需要被稱作具結合擱板寬度49800之結合擱板的ASIC晶粒之暴露區域。
針對結合擱板之此要求確定如藉由結構49000之機械組裝要求設定之最小可能ASIC晶粒。
圖50展示用以計算如藉由此等機械考慮因素設定之最小大小ASIC晶粒的等式。X尺寸50001為DRAM X尺寸與結合擱板尺寸之總和減去任何可允許的晶粒外伸50900。Y尺寸50002等於DRAM Y尺寸加上兩倍結合擱板寬度。結合擱板之典型值可為大致半毫米，且差不多一又二分之一毫米可為最大晶粒外伸之典型值。
使用彼等典型值，ASIC之最小晶粒尺寸將為X=DRAM X 尺寸-1mm及Y=DRAM Y尺寸+1mm。
圖51展示ASIC 51200與DRAM 51100之堆疊式晶粒總成的一替代組態。ASIC 512000係以機械方式附接至基板51300。ASIC的外部介面結合墊51600係鄰近於晶粒之單個邊緣而配置且置放成兩個平行列。雙列線結合係用於ASIC 512000上以將此等墊連接至基板結合墊51700。DRAM 51100係以機械方式附接至ASIC晶粒之暴露面且在X方向及Y方向上均外伸。
圖52展示用以計算如藉由此結構51000之機械組裝要求設定之最小大小ASIC晶粒的等式。X尺寸52111等於DRAM尺寸加上單列結合擱板寬度尺寸減去DRAM 52900之長尺寸中的晶粒外伸。
Y尺寸52112等於DRAM Y尺寸52982加上雙列結合擱板寬度52800減去Y外伸52994。Y外伸係根據每行之DRAM結合墊之數目及確定墊距離52980之墊間距部分地判定。Y外伸=DRAM Y尺寸與墊距離之差的½加上邊界距離。作為一實例，邊界可包括結合墊可接近於晶粒邊緣定位之程度。兩列結合擱板寬度可為0.7毫米之值且DRAM上之結合墊間距可為60微米。DRAM上之墊距離可為大致1.14mm。
使用此組態51000，如藉由組裝機械考慮因素設定之最小大小ASIC晶粒可小於圖49之堆疊式晶粒總成49000。
離散DRAM封裝
圖53展示LPC DRAM晶粒之輪廓53400，及展示用於併入至少40個球(22個切換信號加上18個電力及接地球)之球圖佔據面積可能性的三個不同輪廓。由於置放於LPC DRAM上之少數結合墊，因此在LPC DRAM實體晶粒大小為大致2.5mm×4.0mm之情況下，扇入型晶圓級晶片尺度封裝(fan-in type Wafer Level Chip Scale Package；「FI-WLCSP」或「WLCSP」)可將400微米或更大之球間距用於裝置信號。分別針對總球計數40、40以及42個球(53100、53200、53300)，表38500展示4、5以及6列球之X(行寬度)，其結合展示10、8以及7列之Y(例如)寬度之表53600使用。在所有情況下，最少40個球可關於由LPC DRAM架構所需之實際信號的小數目產生的2.5×4.0mm LPC晶粒之周邊置放。與習知DDR3型之x16組織DRAM相比，相較於96個球，存在總共40個球。若96個球經置放於相同2.5×4.0大小之DDR3型晶粒的面上，則96個球將按0.45×0.25mm間距置放，該間距對當前低成本PCB技術極其侵略性。由於LPC DRAM之低信號總數，因此總共40個球可使用大於0.5×0.5mm的間距置放於2.5×4.0mm晶粒之面上，以用於與低成本PCB製造相容。
圖54展示用於諸如可穿戴視訊系統之系統中的FPGA及LPC DRAM之系統層級示意圖。總共22個信號被用以將LPC DRAM互連至控制器。在此情況下，FPGA係用於控制器，但亦可使用定製ASIC。有限數目個記憶體介面信號減小控制器上所需的信號之總數目，此減小控制器之實體大小及成本。
圖55展示可穿戴視訊系統55400，其需要小型化電子子系統55100以便符合系統之實體封裝要求。印刷電路板55150含有FPGA 55200及LPC DRAM 55300，從而形成小型化電子總成55100。此小型化電子總成可由於其小實體大小而併入至可穿戴視訊系統55400(諸如，鏡片組態之器具)中。因為習知PCB及焊接製程可用以因用以將FPGA及LPC DRAM封 裝互連至PCB之焊料球的>400微米機械間隔之緣故而製造小型化電子總成55100，所以相較於在仍生產小型化電子總成時使用進階組裝技術，招致最小組裝成本。
圖56展示多晶片堆疊式晶粒配置5600，其使用倒裝晶片控制器ASIC 5610及使用LPC DRAM的面向上之線結合式記憶體5620。供LPC DRAM使用之少數信號提供用於在基板中路由高速記憶體信號之益處。因為存在沿著記憶體晶粒之一個邊緣調度的少數信號，所以該等信號在ASIC晶粒上可保持緊密接近。基板路由簡單地使用少數長度匹配之信號。供LPC記憶體介面使用之信號的數目少於習知記憶體，因此用於該介面之ASIC晶粒面積之量可較小且此可導致較小的ASIC晶粒。
圖57展示使用LPC DRAM 5720形成之四通道POP MCP 5700。四個LPC DRAM晶粒5720置放於共同基板上且以面向上組態進行線結合。LPC DRAM之小信號總數僅需要88個切換信號在四個晶粒與ASIC之間傳送。藉由將POP封裝方案5705用於四個LPC DRAM晶粒，小的記憶體/ASIC PCB佔據面積在以超過12十億位元組/秒進行傳遞時係可能的。因為高速記憶體信號就數目而言較少且置放於記憶體晶粒之邊緣處，所以在兩個基板5780、5785中需要極少信號路由層時，用於將記憶體連接至控制器之電路徑長度可變短且容易匹配。少數切換信號可允許鬆弛信號間距用於含有ASIC 5705之下部封裝中之豎直互連技術。使用鬆弛間距POP技術藉由准許使用低成本POP封裝技術來降低成本。
圖58展示配置成四通道POP封裝之四個LPC DRAM晶粒之另一配置。此組態含有兩個階梯式堆疊之DRAM堆疊，其具有相對面對的 線結合5720。此組態可准許POP之總佔據面積大小小於圖57中所示之平面四晶粒配置。
圖59展示另一四晶粒平面配置5900，其經設計以得到正方形佔據面積且具有指派至記憶體POP封裝之每一側的記憶體通道。
儘管已展示了POP使用之三個多晶粒/多通道記憶體封裝，但此等記憶體封裝決不限制本發明之應用。此等封裝係意欲說明由低接腳總數架構在其達到封裝互連方案之機械佈局提供之優點的實例。
X8版本：額外接腳總數減小
LPC DRAM可使用8位元寬資料匯流排來建立。圖60展示用於x8 LPC DRAM 6000之切換信號。資料匯流排510之寬度係8個位元。其他信號以與本文件中所描述之x16版本相同的方式操作。
核心操作係展示於圖61中。如x16版本，外部頻寬匹配內部頻寬。類似電路計時約束應用，使得相同的8：1計時比得以維持。在具有8位元寬度的外部資料匯流排510之情況下，結果為128位元寬核心資料路徑寬度61730。
圖62展示主要內部管線信號。外部資料匯流排510係每個時脈取樣兩次以達成每個時脈循環傳送總共16個位元。在接收到請求封包後，解碼及管線化即工作，如在x16裝置中。主要差異在於：相較於x16裝置，用來傳送平行請求封包之時脈變為兩倍。
圖63展示x8 LPC DRAM之內部暫存器63100。公用程式暫存器63110含有總共16個位元。
圖64展示使用x8 LPC DRAM之叢發讀取循環6400。前兩 個時脈循環需要用來在8位元寬資料匯流排510上傳輸32位元平行請求封包6410。
圖65展示用於x8 LPC DRAM之平行請求封包位元映射。供LPC DRAM之x16版本使用之同一資訊含於x8平行請求封包6510內，但在2個時脈循環中在8位元寬匯流排上傳送。因此，位元映射係以不同方式分攤。在第一匯流排樣本6521中傳輸操作碼6510係有利的。此圖展示了位元映射之一實例且對於本發明之總體實踐而言並不重要。其他位元指派可提供供在控制及定址LPC DRAM時使用之資訊。
圖66展示用於x8 LPC DRAM之叢發寫入循環6600。平行請求封包6610係在兩個時脈循環中在8位元寬資料匯流排6610上發送，而遮罩需要另外兩個時脈循環。
圖67展示使用ASIC或FPGA(67100)之x8 LPC DRAM(6000)之系統使用。總共14切換信號用以互連該兩個裝置。對於減小之時脈頻率(諸如低於F=300MHz)，使用單端時脈及資料選通傳訊係可實行的。此使信號總數減小至總共12個，以用於低速x8型裝置。
多點組態
圖68展示使用與LPC記憶體匯流排規範相容之記憶體晶粒的雙晶粒MCP 6800。晶粒可以相同或可為不同類型之記憶體。在此情況下，兩個記憶體晶粒6810及6820，係利用用以將該等晶粒連接至下方之基板之線結合法而階梯式堆疊。總成係包覆模製的。
圖69展示如圖68及圖70中所示地部署的LPC記憶體匯流排中所使用之單個雙向信號的示意性表示。主機6910係自具有在共同匯流 排6920上置放於同一封裝中之兩個晶粒6810及6820的記憶體6800單獨地封裝。當在共同匯流排上使用多個記憶體晶粒時，未必將記憶體晶粒兩者置放於同一封裝中。每一記憶體晶粒可單獨地封裝，或有可能將所有三個晶粒放在共同封裝中。驅動器之可程式化ODT及輸出阻抗給予設計者將最佳封裝方案用於其應用而不必損害信號完整性的靈活性。
圖70展示各自使用LPC記憶體匯流排且在共同PCB 7010上互連之主機6910及MCP記憶體6800。
匯流排寬度及容量縮放
圖71展示LPC DRAM及匯流排之較寬匯流排實施的時序圖。基本LPC DRAM叢發讀取循環71000如x16 LPC DRAM一樣操作。對於x32版本71020，16位元延伸部分71510經添加至資料匯流排。差分雙向資料選通係在資料匯流排之每一8位元欄位(530、71530、71531、71532)上使用。對於x48版本71030，額外16位元欄位71610與更多兩個差分雙向位元組寬之資料選通71631及71632一起經添加至資料匯流排。x64版本71040具有與更多兩個差分雙向位元組寬之資料選通71731及71732一起添加的欄位16位元寬欄位71710。
對於給定時脈頻率，在與x16 LPC DRAM資料匯流排相比時，LPC DRAM之較寬版本71020、71030以及71040提供與LPC DRAM之資料匯流排之寬度成比例的額外頻寬。對於x64 LPC DRAM，頻寬因此將為x16版本之4倍。頻寬可以此方式按比例縮放以適應不同的匯流排寬度。資料選通可與16位元資料匯流排欄位、8位元資料匯流排欄位、9位元資料匯流排欄位或任何其他值一起使用且不偏離本發明之精神。
對於x64版本，LPC DRAM具有84個切換信號，其中該等信號中的80個係資料匯流排信號或資料選通信號。
圖72展示一系統互連圖，其中ASIC 72100經連接至x64 LPC DRAM 71040。總共有84個切換信號用以互連兩個IC。
圖73展示一系統互連圖，其中ASIC 73100經連接至x48 LPC DRAM 71030。總共有64個切換信號用以互連兩個IC。
圖74展示一系統互連圖，其中ASIC 74100經連接至x32 LPC DRAM 71020。總共有44個切換信號用以互連兩個IC。
LPC DRAM之較寬匯流排版本(71020、71030、71040)具有比x16版本高的與匯流排寬度比成比例之位元容量。對於x64 LPC DRAM，與x16 LPC DRAM相比，記憶體容量增大至四倍。
預取大小亦與匯流排寬度比成比例地增大。x64 LPC DRAM因此具有係x16 LPC DRAM之四倍的預取大小。以此方式，由於頻寬係藉由添加匯流排寬度而按比例縮放，因此，容量亦按比例縮放。LPC DRAM之架構因此維持實質上恆定之頻寬/容量比。對於視訊顯示縮放，四倍像素計數增加之因數可與訊框緩衝器儲存位元之數目及訊框緩衝器頻寬按同一四倍因數升高而組合。LPC DRAM架構因此可支援ASIC視訊控制器之系列，該等控制器可支援一系列不同顯示解析度及記憶體頻寬。
圖75展示可用於使用公用程式暫存器設定輸出阻抗及可選ODT終端阻抗之演算法的流程圖。記憶體裝置最初係以低頻時脈(在此實例中，1MHz)操作(7510)。輸出阻抗Rseries 45496最初經設定至預設低阻抗且可選Rterm 45493經設定至預設中間阻抗(7520)。公用程式暫存器接 著經寫入選定資料型樣(7530)，接著經讀回(7540)且與寫入之值進行比較(7550)。若型樣不匹配(7560)，則使用一演算法調整該輸出阻抗(7520)及或該終端阻抗。該公用程式暫存器經寫入新的資料型樣(7530)，接著經讀回(7540)且與寫入資料進行比較(7550)。若型樣匹配，則調整時脈頻率(在此實例中，加倍)(7570)，接著與時脈頻率上限進行比較(7580)，且循環重複，直至達成所要操作頻率(7590)。
系統實體封裝
圖76展示LPC DRAM 76010及控制器76020之兩個堆疊式晶粒配置，其中匯流排信號係使用結合線76040及76095互連在一起。在圖76a中，兩晶粒堆疊係安置於上基板76030，從而形成堆疊式晶粒封裝總成76060。在圖76b中，兩晶粒堆疊經展示安置於引線框76070上，從而形成堆疊式晶粒封裝總成76080。在兩種情況下，為簡單起見，未展示包覆模製囊封。
圖77展示LPC DRAM 76010及控制器77020之堆疊式晶粒配置。控制器77020係使用倒裝晶片技術耦接至倒裝晶片基板77030。結合線77050將LPC DRAM之匯流排端子耦接至安置於倒裝晶片基板77030上之導體77060，該等導體耦接至倒裝晶片凸塊77070，該等凸塊耦接至控制器77020之匯流排介面端子。
圖78展示各自安置於獨立封裝中且均安置於共同基板78060上的LPC DRAM 78020及控制器78010。LPC DRAM 78020之匯流排端子78040耦接至導體78030，該導體安置於基板78060上以耦接至控制器匯流排端子78050。為簡單起見，說明一個此匯流排導體路徑。剩餘匯流排導 體係以相同方式進行晶片至晶片耦接。
圖79展示經封裝LPC DRAM 79010與控制器79080之疊層封裝組合。在圖79a及圖79b兩者中，LPC DRAM晶粒79020係安置於封裝79010(其具有耦接至安置於控制器封裝79080上之導體79060的外部端子79050)中，以使得LPC DRAM之匯流排介面端子耦接至控制器之對應匯流排介面端子。圖79a展示安置於控制器封裝79080之頂面上的記憶體封裝。圖79b展示安置於控制器封裝79080之底面上的LPC記憶體封裝79010。
圖80展示均安置於共同基板80040上之LPC DRAM晶粒80010及控制器晶粒80030。每一晶粒上之匯流排端子係利用結合線80020而逐個端子彼此耦接，以使得LPC DRAM之每一匯流排介面端子耦接至控制器上之對應端子。
圖81展示均安置於共同基板81040上之LPC DRAM 81010及控制器81070。LPC DRAM之匯流排端子係使用分別耦接至LPC DRAM及控制器且耦接至安置於基板81040上之導體81060的結合線81030及81050而耦接至控制器之對應匯流排端子，以使得LPC DRAM之每一匯流排介面端子耦接至控制器上之對應端子。
圖82展示均安置於共同倒裝晶片基板81010上之LPC DRAM 81020及控制器81040。LPC DRAM之匯流排端子81060係使用倒裝晶片技術耦接至安置於基板上之導體81060。同樣地，控制器81040之匯流排端子81050係耦接至安置於基板上之導體81060，以使得LPC DRAM上之每一匯流排介面端子係耦接至控制器上之對應端子。
圖83展示用於利用使用矽穿孔(Through-Silicon-Via；「TSV」) 技術形成之導體將LPC DRAM之匯流排介面端子耦接至控制器之匯流排介面端子的三個不同組態。圖83a至圖83c間的差異由DRAM之作用表面與控制器之作用表面面對的方向構成。在圖83a中，控制器83010之作用表面83030面對LPC DRAM 83020之作用表面83040的相對方向。TSV 83050形成於經蝕刻穿過兩個IC之通道中，且充滿導電金屬材料83060，以使得形成至兩個IC之電連接。在圖83b中，控制器83010之作用表面83030及控制器83020之作用表面83040在同一方向中面對。因此，TSV 83050僅必須穿過控制器IC。在圖83c中，LPC DRAM 83020之作用表面83040與控制器83010之作用表面83030在同一方向中面對，但83050僅穿透DRAM。
圖84展示安置於控制器IC84020上以使得DRAM 84030之作用表面84040面對控制器84020之作用表面84010的LPC DRAM 84030。LPC DRAM之每一匯流排介面端子係使用金屬性凸塊84050耦接至控制器之對應匯流排介面端子。
前述實例實施例係有利的，此係因為該等實施例提供可用於建構高頻寬、但低接腳總數記憶體之組件至控制器子系統。低接腳總數提供許多益處，包括減小之矽面積、降低之成本、減小之功率、減小之實體大小且提供大量封裝選項以用於廣泛範圍之系統部署組態。
由於可在不背離如申請專利範圍所定義之揭示內容的情況下使用上文所論述之特徵的此等及其他變化及組合，應藉助於說明而非借助於限制如申請專利範圍所定義之揭示內容來採取實施例的前述描述。亦將理解，提供揭示內容之實例(以及措辭為「諸如」、「例如」、「包括」及其類似者之條款)不應解釋為將揭示內容限於特定實例；實情為，該等實 例意欲僅說明許多可能實施例中之一些。

Claims (25)

  1. 一種經組態以將至少一個記憶體儲存積體電路(IC)互連至一控制器IC之匯流排，該匯流排包含：複數個電匯流排導體，該複數個電匯流排導體經組態以電耦接至該記憶體IC上之端子之一集合及至該控制器IC上之對應端子，其中該等匯流排導體係基於經由該匯流排導體傳輸之信號之一類型而分類為以下群組中之一或多者：一資料匯流排群組、一資料選通群組、一時脈群組、一晶片選擇群組或一控制群組，其中該資料匯流排群組中之該一或多個匯流排導體經調適以在一命令傳送時間期間將一平行命令自該控制器IC輸送至該記憶體IC，且經進一步調適以在一資料傳送時間期間使用一叢發模式在該記憶體IC與該控制器IC之間輸送資料，且其中該控制群組中之該一或多個匯流排導體包含一單個導體，該單個導體經調適以在該資料傳送時間期間將一串列命令自該控制器IC輸送至該記憶體IC，以使得該串列命令可控制該記憶體IC之操作。
  2. 如申請專利範圍第1項之匯流排，其中該串列命令包括指定該串列命令之一功能之一操作碼，該功能為一無效操作功能、一叢發模式功能、一啟動功能或一公用程式功能中之一者，其中該公用程式功能包括用以命令該記憶體IC終止一進行中的叢發模式記憶體操作之裝置且包括用以命令該記憶體IC對其中所含之記憶體組預充電之裝置。
  3. 如申請專利範圍第2項之匯流排，其中該匯流排將一第一串列命令自該控制器IC輸送至該記憶體IC且在此後緊接著將一第二串列命令輸送至該記憶體IC。
  4. 如申請專利範圍第3項之匯流排，其中在該記憶體IC正在執行一叢發記憶體操作時，該串列命令提供在讀取模式與寫入模式之間及在寫入模式與讀取模式之間切換匯流排操作模式。
  5. 如申請專利範圍第1項之匯流排，其中該資料匯流排之一寬度係一個位元組，其中一位元組係具八個或九個位元之一位元組，且其中該資料選通群組包含兩個導體。
  6. 如申請專利範圍第1項之匯流排，其中該資料匯流排之一寬度係兩個位元組，其中一位元組係具八個或九個位元之一位元組，且其中該資料選通群組包含兩個導體。
  7. 如申請專利範圍第1項之匯流排，其中該資料匯流排之一寬度係兩個位元組，其中一位元組係具八個或九個位元之一位元組，且其中該資料選通群組包含四個導體。
  8. 如申請專利範圍第1項之匯流排，其中該資料匯流排之一寬度係四個位元組，其中一位元組係具八個或九個位元之一位元組，且其中該資料選通群組包含八個導體。
  9. 如申請專利範圍第1項之匯流排，其中該資料匯流排之一寬度係六個位元組，其中一位元組係具八個或九個位元之一位元組，且其中該資料選通群組包含十二個導體。
  10. 如申請專利範圍第1項之匯流排，其中該資料匯流排之一寬度係八個位元組，其中一位元組係具八個或九個位元之一位元組，且其中該資料選通群組包含十六個導體。
  11. 如申請專利範圍第1項之匯流排，其中一寫入遮罩係作為一叢發寫入操作之部分而在該資料匯流排上傳送。
  12. 如申請專利範圍第4項之匯流排，其中該匯流排經調適以在具有無限持續時間之一持續叢發模式中操作。
  13. 如申請專利範圍第12項之匯流排，其中該匯流排係安置於含有一控制器IC晶粒及一記憶體IC晶粒之一單個半導體封裝內，其中該記憶體IC晶粒及該控制器IC晶粒係以一堆疊式配置安置，其中該等匯流排導體包含特有結合線之一群組，其中該記憶體IC晶粒上之每一匯流排介面端子經由一特有結合線而耦接至該記憶體控制器IC晶粒上之對應匯流排介面端子，且該記憶體IC晶粒之一背面面對該控制器IC晶粒之一正面。
  14. 如申請專利範圍第12項之匯流排，其中該匯流排係安置於含有一控制器IC晶粒及一記憶體IC晶粒之一單個半導體封裝內，其中該控制器IC晶粒之匯流排端子係使用倒裝晶片技術耦接至安置於一基板上之金屬性導體，其中該記憶體IC晶粒係以與該控制器IC晶粒之一堆疊式晶粒配置安置，以使得該記憶體IC晶粒之一作用面背對該基板且以使得每一匯流排導體由一結合線與基板金屬性導體之一串聯組合組成，該串聯組合經調適以使得該控制器IC之每一匯流排介面端子電耦接至一特有基板金屬性導體之一第一末端，且其中每一特有基板金屬性導體跡線之第二末端係經由一特有線結合電耦接至該記憶體IC晶粒上之該對應匯流排介面端子，以使得該記憶體IC之每一匯流排介面端子係經由至少一特有結合線與安置於該基板上之一特有導體的一串聯連接而耦接至該控制器IC之該對應匯流排介面端子。
  15. 如申請專利範圍第12項之匯流排，其中該記憶體IC及該控制器IC係各自安置於個別封裝中，其中每一IC之該等匯流排介面端子電耦接至在每一封裝外的外部匯流排端子且其中該等匯流排導體由安置於該基板上的個別導體之一群組組成，以使得該記憶體IC之每一外部匯流排介面端子耦接至安置於該基板上之個別導體之該群組中的一特有導體之一第一末端，其中該個別導體之第二末端係以如下方式耦接至該控制器IC之該對應外部匯流排介面端子；該記憶體IC之每一匯流排介面端子係經由安置於該基板上之特有個別導體耦接至該控制器IC之該對應匯流排介面端子。
  16. 如申請專利範圍第12項之匯流排，其中該記憶體IC及該控制器IC係各自安置於個別封裝中，其中每一IC之該等匯流排介面端子電耦接至在每一封裝外的外部匯流排介面端子，且該記憶體IC封裝係以如下方式安置於該控制器IC封裝上：該等匯流排導體包括以一疊層封裝堆疊組態將該記憶體IC封裝之每一匯流排介面外部端子電耦接至該控制器IC封裝之該對應外部匯流排介面端子的焊料連接件。
  17. 如申請專利範圍第12項之匯流排，其中該等匯流排導體由特有線結合之一群組組成，每一線結合將該控制器IC晶粒之一匯流排介面端子電耦接至該記憶體IC晶粒之該對應匯流排介面端子，以使得每一記憶體IC匯流排介面端子耦接至該控制器IC之該對應匯流排介面端子，其中該記憶體IC晶粒及該控制器IC晶粒係以每一晶粒之一背面面對一基板之方式在該基板上之一共同平面中彼此鄰近地安置。
  18. 如申請專利範圍第12項之匯流排，其中一記憶體IC晶粒及一控制器IC晶粒係各自安置於一共同基板上，其中每一晶粒之一背面面對該基板，且其中該記憶體IC晶粒之每一匯流排介面端子具有將其電耦接至安置於該基板上之一特有金屬性導體之一第一末端的一線結合，且其中該金屬性導體之該第二末端具有以如下方式將其電耦接至該控制器晶粒之該對應匯流排介面端子的一線結合：該記憶體IC上之每一匯流排介面端子電耦接至該控制器IC上之該對應匯流排介面端子，其中每一匯流排導體包含由一特有第一結合線、一特有基板導體以及一特有第二結合線之一串聯組合組成的一電氣電路。
  19. 如申請專利範圍第12項之匯流排，其中該控制器IC晶粒及該記憶體IC晶粒係以該作用表面面對一倒裝晶片基板且匯流排介面端子使用倒裝晶片技術電耦接至安置於該基板上之金屬性導體的方式各自安置，以使得該記憶體IC晶粒上之每一匯流排介面端子係利用安置於該倒裝晶片基板上之一特有導體電耦接至該控制器IC晶粒上之該對應匯流排介面端子，其中該等基板導體包含該等匯流排導體。
  20. 如申請專利範圍第12項之匯流排，其中該記憶體IC晶粒之該等記憶體介面端子係經由匯流排導體各自電耦接至該記憶體控制器IC晶粒上之該等對應記憶體介面端子，以使得該等匯流排導體包含安置於穿過該兩個晶粒中之至少一晶粒之通道中的金屬性導體。
  21. 如申請專利範圍第12項之匯流排，其中該等匯流排導體包含安置於該記憶體IC晶粒及該控制器IC晶粒中之一晶粒上之該等匯流排介面端子上的金屬性凸塊，以使得至少一個特有金屬性凸塊將該記憶體IC晶粒之每一匯流排介面端子與該記憶體控制器IC上之該對應匯流排介面端子電耦接，其中兩個晶粒之該等作用表面彼此面對。
  22. 一種用於互連至少一個記憶體IC與一控制器IC之匯流排，其中該匯流排經調適以使用相同導體來傳送記憶體命令及資料，其中該匯流排由經調適以輸送記憶體命令及資料的16個導體、經調適以輸送時脈的兩個導體及經調適以輸送資料選通及記憶體控制信號的不超過五個的額外導體組成，且其中該匯流排經調適而以每秒至少3000百萬位元組之一峰值頻寬來傳送資料。
  23. 一種用於將至少一個記憶體儲存積體電路(IC)互連至一控制器IC之裝置，其包含：用於將該記憶體IC上之端子之一集合電耦接至該控制器IC上之對應端子之裝置，其包括用於傳輸以下類型中之一或多者的信號的裝置：資料信號、所傳輸資訊之穩定性的指示、時脈信號、晶片選擇信號或控制信號，及用於在一資料傳送時間期間經由一單個接腳將一串列命令自該控制器IC傳輸至該記憶體IC之裝置，以使得該串列命令可控制該記憶體IC之操作。
  24. 一種具有閒置模式與作用中模式並經組態以將至少一個記憶體儲存積體電路(IC)互連至一控制器IC之匯流排，該匯流排包含：複數個電匯流排導體，該複數個電匯流排導體經組態以電耦接至該記憶體IC上之端子之一集合及至該控制器IC上之對應端子，其中該等匯流排導體係基於經由該匯流排導體傳輸之信號之一類型而分類為以下群組中之一或多者：一資料匯流排群組、一資料選通群組、一時脈群組、一晶片選擇群組或一控制群組，其中當該匯流排被重置時該匯流排被置放於該閒置模式，其中藉由經由該控制群組傳送一循環開始信號，該匯流排被切換至該作用中模式並且開始一作用中匯流排循環，其中在一作用中匯流排循環期間，該資料匯流排群組中之該一或多個匯流排導體經調適以在一命令傳送時間期間功能為一第一控制埠，該第一控制埠經調適用於將一第一命令自該控制器IC輸送至該記憶體IC，並且該資料匯流排群組中之該一或多個匯流排導體經進一步調適以在一資料傳送時間期間功能為一資料埠，該資料埠經調適用於在該記憶體IC與該控制器IC之間輸送資料，其中該第一命令提供位址資訊至該記憶體IC，其中該控制群組包含一單個匯流排導體，該單個匯流排導體在該作用中匯流排循環期間將一或多個經編碼多位元的第二命令自該控制器IC輸送至該記憶體IC，使得該一或多個第二命令可以控制該記憶體IC的該操作，其中該一或多個第二命令提供位址資訊至該記憶體IC，其中該一或多個第二命令的每一個第二命令係在一固定數目的連續時序間隔中使用一經編碼位元序列協定而被輸送，該經編碼位元序列協定係每個時序間隔傳送一命令位元，其中該單個匯流排導體經調適以在一作用中匯流排循環期間輸送任何數目的第二命令，在一作用中匯流排循環期間一個第二命令接著另一個第二命令而被輸送，且其中當一作用中匯流排循環係引退時，除非該匯流排經命令以開始一後續作用中匯流排循環，該匯流排係返回至該閒置模式。
  25. 一種經組態以將至少一個記憶體儲存積體電路(IC)互連至一控制器IC之匯流排，該匯流排包含：複數個電匯流排導體，該複數個電匯流排導體經組態以電耦接至該記憶體IC上之端子之一集合及至該控制器IC上之對應端子，其中該等匯流排導體係基於經由該匯流排導體傳輸之信號之一類型而分類為以下群組中之一或多者：一資料匯流排群組、一資料選通群組、一時脈群組、一晶片選擇群組或一控制群組，其中在一作用中匯流排循環期間，該資料匯流排群組中之該一或多個匯流排導體經調適以在一命令傳送時間期間功能為一第一控制埠，該第一控制埠經調適用於將一第一命令自該控制器IC輸送至該記憶體IC，並且該資料匯流排群組中之該一或多個匯流排導體經進一步調適以在一資料傳送時間期間功能為一資料埠，該資料埠經調適用於在該記憶體IC與該控制器IC之間輸送資料，其中該第一命令提供位址資訊至該記憶體IC，其中該控制群組包含一單個匯流排導體，該單個匯流排導體在該作用中匯流排循環期間，將一或多個經編碼多位元的第二命令自該控制器IC輸送至該記憶體IC，使得該一或多個第二命令可以控制該記憶體IC的該操作，其中該一或多個第二命令提供位址資訊至該記憶體IC，其中該一或多個第二命令的每一個第二命令係使用一位元序列協定而被編碼，該位元序列協定係每個時序間隔傳送一命令位元，其中該單個匯流排導體輸送該一或多個第二命令的一起始第二命令，且其中該單個匯流排導體經調適以在一作用中匯流排循環期間輸送任何數目的第二命令。
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