JP2022064055A - ディジタル信号処理装置及びディジタル信号処理装置の制御方法 - Google Patents

Abstract

【課題】サンプリング周期単位の遅延時間を有するオーディオデータを生成することができるようにする。【解決手段】オーディオデータをサンプリング周期単位で遅延させる遅延手段（１１４）と、サンプリング周期でオーディオデータを１ワードずつ第１のバッファ・メモリに順に書き込み、第１のバッファ・メモリからＤＲＡＭにバースト長のオーディオデータをバースト転送するように制御し、ＤＲＡＭから第２のバッファ・メモリにバースト長のオーディオデータをバースト転送するように制御し、サンプリング周期で第２のバッファ・メモリ（１０７）から遅延手段にオーディオデータを１ワードずつ順に出力する制御手段（１０６）とを有し、遅延手段が出力するオーディオデータの遅延時間は、ＤＲＡＭのバースト長に依存する複数サンプリング周期単位の遅延時間と、遅延手段のサンプリング周期単位の遅延時間との組み合わせにより決定される。【選択図】図３

Description

本発明は、ディジタル信号処理装置及びディジタル信号処理装置の制御方法に関する。

特許文献１には、ディジタル信号処理装置内で仮想シフトを行うためのアドレス回路が記載されている。アドレス回路は、インデックスレジスタに補助的なインデックスレジスタを組合せ、補助的なインデックスレジスタにインデックスレジスタの下位と同じ値を設定し、上位アドレスをインデックスレジスタより、下位アドレスを補助的なインデックスレジスタより取り出して、通常のインデックス修飾を行い、補助的なインデックスレジスタにインデックスレジスタ下位とポインタを加えた値を設定して仮想シフトのためのアドレス修飾を行う。

特許文献２には、第１のカウンタと、第２のカウンタとを有するアドレス発生回路が記載されている。クリア手段は、第１のカウンタに対する計数制御信号により第２のカウンタの内容を選択的にゼロにクリアする。加算器は、第１のカウンタの出力と第２のカウンタの出力とを加算する。

特許文献３には、波形信号処理部及びメモリアクセス部を有する音波形データ用ディジタル信号処理装置が記載されている。波形信号処理部は、音波形データにエフェクトを加えるための波形信号処理を、Ｍ個（Ｍは２以上の整数）の時分割波形信号処理によって行う。メモリアクセス部は、波形信号処理の過程において音波形データを遅延させるためにＫ個（ＫはＭ以下の２以上の整数）の時分割波形信号処理に対応するＫ個のバンクを有して外付けされるＤＲＡＭに対し、Ｋ個のバンクにＫ個の互いにずれたタイミングでアクセス開始を可能とするものであり、Ｋ個の時分割波形信号処理の１つから書き込み又は読み出しの要求を受けたとき、ＤＲＡＭに対し、バンクにアクセス開始可能なタイミングで、対応するバンクに対する書き込み又は読み出しのための制御信号を出力することにより、音波形データの書き込み又は読み出しを行う。

特開昭５８－２９３５号公報 特開昭６２－５７０６７号公報 特開２００３－１０８１２２号公報

特許文献３では、音波形データにエフェクトを加えるため、音波形データを遅延させる。しかし、ＤＲＡＭのバースト転送を用いると、音波形データの遅延時間は、バースト長の倍数に限定されてしまう。複数の遅延信号がすべてバースト長の倍数である場合には、その周期性により強い相関が現れて、高品質のエフェクトを実現できない。

本発明の目的は、サンプリング周期に対してバースト長の倍数の遅延時間と、サンプリング周期単位の遅延時間とを組み合わせた遅延時間を有するオーディオデータを生成することができるようにすることである。

本発明のディジタル信号処理装置は、オーディオデータを蓄積するための第１のバッファ・メモリと、オーディオデータを蓄積するための第２のバッファ・メモリと、バースト長のオーディオデータをバースト転送するＤＲＡＭと、オーディオデータをサンプリング周期単位で遅延させる遅延手段と、前記サンプリング周期でオーディオデータを１ワードずつ前記第１のバッファ・メモリに順に書き込み、前記第１のバッファ・メモリから前記ＤＲＡＭに前記バースト長のオーディオデータをバースト転送するように制御し、前記ＤＲＡＭから前記第２のバッファ・メモリに前記バースト長のオーディオデータをバースト転送するように制御し、前記サンプリング周期で前記第２のバッファ・メモリから前記遅延手段にオーディオデータを１ワードずつ順に出力する制御手段とを有し、前記遅延手段が出力するオーディオデータの遅延時間は、前記ＤＲＡＭの前記バースト長に依存する複数サンプリング周期単位の遅延時間と、前記遅延手段のサンプリング周期単位の遅延時間との組み合わせにより決定される。

本発明のディジタル信号処理装置の制御方法は、オーディオデータを蓄積するための第１のバッファ・メモリと、オーディオデータを蓄積するための第２のバッファ・メモリと、バースト長のオーディオデータをバースト転送するＤＲＡＭと、オーディオデータをサンプリング周期単位で遅延させる遅延手段とを有するディジタル信号処理装置の制御方法であって、前記サンプリング周期でオーディオデータを１ワードずつ前記第１のバッファ・メモリに順に書き込むステップと、前記第１のバッファ・メモリから前記ＤＲＡＭに前記バースト長のオーディオデータをバースト転送するように制御するステップと、前記ＤＲＡＭから前記第２のバッファ・メモリに前記バースト長のオーディオデータをバースト転送するように制御するステップと、前記サンプリング周期で前記第２のバッファ・メモリから前記遅延手段にオーディオデータを１ワードずつ順に出力するステップとを有し、前記遅延手段が出力するオーディオデータの遅延時間は、前記ＤＲＡＭの前記バースト長に依存する複数サンプリング周期単位の遅延時間と、前記遅延手段のサンプリング周期単位の遅延時間との組み合わせにより決定される。

本発明によれば、サンプリング周期に対してバースト長の倍数の遅延時間と、サンプリング周期単位の遅延時間とを組みわせた遅延時間を有するオーディオデータを生成することができる。

図１は、本実施形態によるディジタル信号処理装置の構成例を示す図である。 図２は、第１のバッファ・メモリのアクセス方法を示す図である。 図３は、第２のバッファ・メモリのアクセス方法を示す図である。

図１は、本実施形態によるディジタル信号処理装置１００の構成例を示す図である。ディジタル信号処理装置１００は、例えば、リバーブを実現するエフェクト装置である。原音が発生すると、原音の直接音と遅延音が合成されて、人間の耳に到達する。直接音は、原音が人間に耳に直接到達する音である。遅延音は、原音が様々な物体に反射することにより生成される遅延時間が異なる複数の遅延音である。ディジタル信号処理装置１００は、原音のオーディオデータに対して、遅延時間が異なる複数の遅延信号を生成し、原音のオーディオデータと複数の遅延信号を合成することにより、リバーブを実現する。

ディジタル信号処理装置１００は、ＣＰＵ１０１と、プログラムＲＯＭ１０２と、ワークＲＡＭ１０３と、バス１０４と、アナログ／ディジタルコンバータ１０５と、ＤＳＰ１０６と、第１及び第２のバッファ・メモリ１０７と、ディジタル／アナログコンバータ１０８と、バス１０９と、ＳＤＲＡＭ１１０と、ＳＤＲＡＭ１１１と、遅延部１１４とを有する。遅延部１１４は、シフト・レジスタ１１２と、セレクタ１１３とを有する。以下、ディジタル信号処理装置１００の制御方法を説明する。

第１及び第２のバッファ・メモリ１０７の各々は、バス１０９に対して、３２ビット（１ワード）幅のオーディオデータを入出力可能である。第１及び第２のバッファ・メモリ１０７は、例えば、ＳＲＡＭ（静的ランダムアクセスメモリ）であり、オーディオデータを蓄積することができる。

ＳＤＲＡＭ１１０及び１１１は、同期式動的ランダムアクセスメモリであり、ＤＲＡＭ（動的ランダムアクセスメモリ）の一種である。ＳＤＲＡＭ１１０及び１１１は、例えば、ＤＤＲ３のＳＤＲＡＭである。

ＳＤＲＡＭ１１０は、バス１０９に対して、１６ビット（１ワード）のオーディオデータを入出力可能である。ＳＤＲＡＭ１１０は、バス１０９に対して、１６ビット（１ワード）のオーディオデータを入出力可能である。

第１及び第２のバッファ・メモリ１０７の各々は、バス１０９を介して、ＳＤＲＡＭ１１０及び１１１に対して、３２ビット（１ワード）のオーディオデータを入出力することができる。ＳＤＲＡＭ１１０が入出力する１６ビットのオーディオデータは、第１又は第２のバッファ・メモリ１０７が入出力する３２ビットのオーディオデータのうちの上位１６ビットのオーディオデータである。ＳＤＲＡＭ１１１が入出力する１６ビットのオーディオデータは、第１又は第２のバッファ・メモリ１０７が入出力する３２ビットのオーディオデータのうちの下位１６ビットのオーディオデータである。

ＳＤＲＡＭ１１０及び１１１は、バス１０９を介して、第１及び第２のバッファ・メモリ１０７の各々に対して、２ワード以上であるバースト長のオーディオデータをバースト転送可能である。すなわち、ＳＤＲＡＭ１１０及び１１１は、バス１０９を介して、第１及び第２のバッファ・メモリ１０７の各々に対して、１つのアドレス情報を基に、バースト長のワード数のオーディオデータを連続して高速に転送する。バースト長は、例えば、４ワード又は８ワードである。以下、バースト長が８ワードである場合を例に説明する。

ＣＰＵ１０１は、中央処理ユニットである。プログラムＲＯＭ（リードオンリーメモリ）１０２は、プログラムを記憶する。ワークＲＡＭ（ランダムアクセスメモリ）１０３は、ＣＰＵ１０１のワーク領域として機能する。ＣＰＵ１０１は、プログラムＲＯＭ１０２に記憶されているプログラムをワークＲＡＭ１０３に展開し、ワークＲＡＭ１０３に展開されたプログラムを実行することにより、ＤＳＰ１０６を制御する。ＤＳＰ１０６は、ディジタルシグナルプロセッサであり、制御部の一種である。

アナログ／ディジタルコンバータ１０５は、マイク等から原音のアナログのオーディオ信号を入力し、サンプリング周期で、アナログのオーディオ信号をディジタルの１ワード（３２ビット）のオーディオデータに変換する。オーディオデータは、楽音データ又は音声データである。

ＤＳＰ１０６は、サンプリング周期で、アナログ／ディジタルコンバータ１０５により変換されたディジタルのオーディオデータを第１のバッファ・メモリ１０７に１ワードずつ順に書き込む。なお、ＤＳＰ１０６は、アナログ／ディジタルコンバータ１０５の代わりに、楽音発生装置又はオーディオ受信装置等からディジタルのオーディオデータを入力してもよい。

次に、ＤＳＰ１０６は、第１のバッファ・メモリ１０７からＳＤＲＡＭ１１０及び１１１にバースト長のワード数（８ワード）のオーディオデータをバースト転送するように制御する。ＤＳＰ１０６は、ＳＤＲＡＭ１１０及び１１１のライトポインタが示すアドレスに対して、バースト長のワード数（８ワード）のオーディオデータを書き込む。

次に、ＤＳＰ１０６は、ＳＤＲＡＭ１１０及び１１１から第２のバッファ・メモリ１０７にバースト長のワード数（８ワード）のオーディオデータをバースト転送するように制御する。この際、ＤＳＰ１０６は、ＳＤＲＡＭ１１０及び１１１のリードポインタが示すアドレスから、バースト長のワード数（８ワード）のオーディオデータを読み出し、バースト転送するように制御する。ＤＳＰ１０６は、バースト転送により、バースト長のワード数（８ワード）のオーディオデータを第２のバッファ・メモリ１０７に書き込む。

ＳＤＲＡＭ１１０及び１１１のライトポインタが示すアドレスとリードポインタが示すアドレスとの差が、原音に対する遅延信号の遅延時間に対応する。この遅延時間は、サンプリング周期に対して、バースト長の倍数（８の倍数）の遅延時間である。

ＳＤＲＡＭ１１０及び１１１の代わりに、ＳＲＡＭを用いて、遅延信号を生成することも可能であるが、遅延時間が長い遅延信号を生成するためには、大容量のＳＲＡＭが必要になる。ＳＲＡＭは、ＳＤＲＡＭ１１０及び１１１に比べ、高価であるデメリットがある。そこで、本実施形態では、ＳＤＲＡＭ１１０及び１１１を用いて、遅延信号を生成可能にすることにより、コストを低減することができる。また、ＳＤＲＡＭ１１０及び１１１のバースト転送を用いることにより、リアルタイムで多数の遅延信号を高速に生成することができる。

次に、ＤＳＰ１０６は、サンプリング周期で、第２のバッファ・メモリ１０７に転送されたオーディオデータを１ワード単位で読み出し、その読み出したオーディオデータを遅延部１１４に出力する。

遅延部１１４は、シフト・レジスタ１１２とセレクタ１１３とを有し、第２のバッファ・メモリ１０７から読み出されたオーディオデータをサンプリング周期単位で遅延させ、遅延させたオーディオデータを遅延信号としてＤＳＰ１０６に出力する。

シフト・レジスタ１１２は、第２のバッファ・メモリ１０７から読み出されたオーディオデータを蓄積するための複数のレジスタを含み、複数のレジスタに蓄積されているオーディオデータをサンプリング周期単位でシフトする。セレクタ１１３は、少なくとも複数のレジスタの出力データのうちのいずれかの出力データを選択し、選択した出力データを原音に対する遅延信号としてＤＳＰ１０６に出力する。セレクタ１１３の選択は、原音に対する遅延信号の遅延時間に対応する。

次に、ＤＳＰ１０６は、アナログ／ディジタルコンバータ１０５により変換された原音のオーディオデータと、上記の遅延信号とを合成し、合成後のオーディオデータをディジタル／アナログコンバータ１０８に出力する。なお、ＤＳＰ１０６が必ずしも合成しなくてもよく、ＤＳＰ１０６の外部の装置が合成してもよい。

ディジタル／アナログコンバータ１０８は、サンプリング周期で、ディジタルの１ワード（３２ビット）のオーディオデータをアナログのオーディオ信号に変換し、アナログのオーディオ信号をオーディオシステムに出力する。オーディオシステムは、アンプ及びスピーカを有し、アンプによりオーディオ信号を増幅し、増幅したオーディオ信号をスピーカにより発音する。これにより、原音に対してリバーブの効果が付与された音が発音される。

図２は、第１のバッファ・メモリ１０７のアクセス方法を示す図である。第１のバッファ・メモリ１０７は、８ワードのオーディオデータを蓄積可能なリングバッファである。サンプリング周期Ｔ０～Ｔ８は、それぞれ、アナログ／ディジタルコンバータ１０５のサンプリング周期である。

サンプリング周期Ｔ０では、ＤＳＰ１０６は、アナログ／ディジタルコンバータ１０５により変換された１ワードのオーディオデータＷ（０）を、第１のバッファ・メモリ１０７の第１のアドレスに書き込む。

サンプリング周期Ｔ１は、サンプリング周期Ｔ０に対して、１サンプリング周期後のサンプリング周期である。サンプリング周期Ｔ１では、ＤＳＰ１０６は、アナログ／ディジタルコンバータ１０５により変換された１ワードのオーディオデータＷ（１）を、第１のバッファ・メモリ１０７の第２のアドレスに書き込む。

サンプリング周期Ｔ２は、サンプリング周期Ｔ０に対して、２サンプリング周期後のサンプリング周期である。サンプリング周期Ｔ２では、ＤＳＰ１０６は、アナログ／ディジタルコンバータ１０５により変換された１ワードのオーディオデータＷ（２）を、第１のバッファ・メモリ１０７の第３のアドレスに書き込む。

同様に、サンプリング周期Ｔ３～Ｔ６では、ＤＳＰ１０６は、アナログ／ディジタルコンバータ１０５により変換された１ワードのオーディオデータＷ（３）～Ｗ（６）を、第１のバッファ・メモリ１０７の第４～第７のアドレスにそれぞれ書き込む。

サンプリング周期Ｔ７は、サンプリング周期Ｔ０に対して、７サンプリング周期後のサンプリング周期である。サンプリング周期Ｔ７では、ＤＳＰ１０６は、アナログ／ディジタルコンバータ１０５により変換された１ワードのオーディオデータＷ（７）を、第１のバッファ・メモリ１０７の第８のアドレスに書き込む。

ＤＳＰ１０６は、サンプリング周期Ｔ７で、第１のバッファ・メモリ１０７に蓄積されている８ワードのオーディオデータＷ（０）～Ｗ（７）をＳＤＲＡＭ１１０及び１１１にバースト転送し、８ワードのオーディオデータＷ（０）～Ｗ（７）をＳＤＲＡＭ１１０及び１１１に書き込む。

サンプリング周期Ｔ８（Ｔ０）は、サンプリング周期Ｔ０に対して、８サンプリング周期後のサンプリング周期である。サンプリング周期Ｔ８（Ｔ０）では、ＤＳＰ１０６は、アナログ／ディジタルコンバータ１０５により変換された１ワードのオーディオデータＷ（８）を、第１のバッファ・メモリ１０７の第１のアドレスに書き込む（上書きする）。

同様に、サンプリング周期Ｔ９～Ｔ１５では、ＤＳＰ１０６は、アナログ／ディジタルコンバータ１０５により変換された１ワードのオーディオデータＷ（９）～Ｗ（１５）を、第１のバッファ・メモリ１０７の第２～第８のアドレスにそれぞれ書き込む（上書きする）。

その後、ＤＳＰ１０６は、サンプリング周期Ｔ１５で、第１のバッファ・メモリ１０７に蓄積されている８ワードのオーディオデータＷ（８）～Ｗ（１５）をＳＤＲＡＭ１１０及び１１１にバースト転送し、８ワードのオーディオデータＷ（８）～Ｗ（１５）をＳＤＲＡＭ１１０及び１１１に書き込む。

以下、同様に、ＤＳＰ１０６は、８サンプリング周期毎に、第１のバッファ・メモリ１０７に蓄積されているオーディオデータをＳＤＲＡＭ１１０及び１１１に８ワード単位でバースト転送する。

以上のように、ＤＳＰ１０６は、サンプリング周期Ｔ０～Ｔ８で、アナログ／ディジタルコンバータ１０５により変換されたオーディオデータを１ワードずつ第１のバッファ・メモリ１０７に順に書き込み、８サンプリング周期で、第１のバッファ・メモリ１０７からＳＤＲＡＭ１１０及び１１１にバースト長のオーディオデータをバースト転送するように制御する。

図３は、第２のバッファ・メモリ１０７のアクセス方法を示す図である。第２のバッファ・メモリ１０７は、８ワードのオーディオデータを蓄積可能なリングバッファである。サンプリング周期Ｔ０～Ｔ３は、それぞれ、アナログ／ディジタルコンバータ１０５のサンプリング周期である。

遅延部１１４は、シフト・レジスタ１１２と、セレクタ１１３とを有する。シフト・レジスタ１１２は、オーディオデータを蓄積するための７個のレジスタ１１２ａ～１１２ｇを含み、７個のレジスタ１１２ａ～１１２ｇに蓄積されているオーディオデータをサンプリング周期単位でシフトする。セレクタ１１３は、第２のバッファ・メモリ１０７が出力するオーディオデータと、７個のレジスタ１１２ａ～１１２ｇの出力データのうちのいずれかを選択する。

サンプリング周期Ｔ０では、ＤＳＰ１０６は、ＳＤＲＡＭ１１０及び１１１に記憶されているバースト長のワード数（８ワード）のオーディオデータＷ（０）～Ｗ（７）を、第２のバッファ・メモリ１０７にバースト転送する。

図２では、ＤＳＰ１０６は、第１のバッファ・メモリ１０７に蓄積されているオーディオデータをＳＤＲＡＭ１１０及び１１１のライトポインタが示すアドレスに書き込む。図３のサンプリング周期Ｔ０では、ＤＳＰ１０６は、オーディオデータをＳＤＲＡＭ１１０及び１１１のリードポインタが示すアドレスから読み出す。ＳＤＲＡＭ１１０及び１１１のライトポインタが示すアドレスとリードポインタが示すアドレスとの差が、原音に対する遅延信号の遅延時間に対応する。この遅延時間は、サンプリング周期の８の倍数（バースト長の数の倍数）である。

サンプリング周期Ｔ０では、ＤＳＰ１０６は、第２のバッファ・メモリ１０７の第１のアドレスに蓄積されている１ワードのオーディオデータＷ（０）を読み出し、読み出したオーディオデータＷ（０）をシフト・レジスタ１１２及びセレクタ１１３に出力する。シフト・レジスタ１１２のレジスタ１１２ｇには、オーディオデータＷ（０）が蓄積される。

サンプリング周期Ｔ１では、ＤＳＰ１０６は、第２のバッファ・メモリ１０７の第２のアドレスに蓄積されている１ワードのオーディオデータＷ（１）を読み出し、読み出したオーディオデータＷ（１）をシフト・レジスタ１１２及びセレクタ１１３に出力する。シフト・レジスタ１１２は、レジスタ１１２ａ～１１２ｇに蓄積されているオーディオデータをシフトする。レジスタ１１２ｆには、オーディオデータＷ（０）が蓄積される。レジスタ１１２ｇには、オーディオデータＷ（１）が蓄積される。

サンプリング周期Ｔ２では、ＤＳＰ１０６は、第２のバッファ・メモリ１０７の第３のアドレスに蓄積されている１ワードのオーディオデータＷ（２）を読み出し、読み出したオーディオデータＷ（２）をシフト・レジスタ１１２及びセレクタ１１３に出力する。シフト・レジスタ１１２は、レジスタ１１２ａ～１１２ｇに蓄積されているオーディオデータをシフトする。レジスタ１１２ｅには、オーディオデータＷ（０）が蓄積される。レジスタ１１２ｆには、オーディオデータＷ（１）が蓄積される。レジスタ１１２ｇには、オーディオデータＷ（２）が蓄積される。

サンプリング周期Ｔ３では、ＤＳＰ１０６は、第２のバッファ・メモリ１０７の第４のアドレスに蓄積されている１ワードのオーディオデータＷ（３）を読み出し、読み出したオーディオデータＷ（３）をシフト・レジスタ１１２及びセレクタ１１３に出力する。シフト・レジスタ１１２は、レジスタ１１２ａ～１１２ｇに蓄積されているオーディオデータをシフトする。レジスタ１１２ｄには、オーディオデータＷ（０）が蓄積される。レジスタ１１２ｅには、オーディオデータＷ（１）が蓄積される。レジスタ１１２ｆには、オーディオデータＷ（２）が蓄積される。レジスタ１１２ｇには、オーディオデータＷ（３）が蓄積される。

同様に、サンプリング周期Ｔ４～Ｔ６では、ＤＳＰ１０６は、第２のバッファ・メモリ１０７に蓄積されているオーディオデータＷ（４）～Ｗ（６）を読み出し、読み出したオーディオデータＷ（４）～Ｗ（６）をシフト・レジスタ１１２及びセレクタ１１３に出力する。

サンプリング周期Ｔ７では、ＤＳＰ１０６は、第２のバッファ・メモリ１０７の第８のアドレスに蓄積されている１ワードのオーディオデータＷ（７）を読み出し、読み出したオーディオデータＷ（７）をシフト・レジスタ１１２及びセレクタ１１３に出力する。シフト・レジスタ１１２は、レジスタ１１２ａ～１１２ｇに蓄積されているオーディオデータをシフトする。レジスタ１１２ａ～１１２ｇには、それぞれ、オーディオデータＷ（０）～Ｗ（７）が蓄積される。

その後、ディジタル信号処理装置１００は、上記のサンプリング周期Ｔ０～Ｔ７の処理を繰り返す。ＤＳＰ１０６は、８サンプリング周期で、ＳＤＲＡＭ１１０及び１１１から第２のバッファ・メモリ１０７にバースト長（８ワード）のオーディオデータをバースト転送するように制御し、サンプリング周期で、第２のバッファ・メモリ１０７から遅延部１１４にオーディオデータを１ワードずつ順に遅延部１１４に出力する。

シフト・レジスタ１１２は、７個のレジスタ１１２ａ～１１２ｇに蓄積されているオーディオデータをサンプリング周期単位でシフトする。７個のレジスタ１１２ａ～１１２ｂは、それぞれ、自己が蓄積しているオーディオデータをセレクタ１１３に出力する。

セレクタ１１３は、遅延時間の設定に応じて、第２のバッファ・メモリ１０７から読み出されるオーディオデータと、７個のレジスタ１１２ａ～１１２ｇの出力データのうちのいずれかを選択し、原音に対する遅延信号をＤＳＰ１０６に出力する。

セレクタ１１３は、第２のバッファ・メモリ１０７から読み出されるオーディオデータを選択し、その選択したオーディオデータをＤＳＰ１０６に出力すると、サンプリング周期の８の倍数の遅延時間を有する遅延信号を生成することができる。

また、セレクタ１１３は、レジスタ１１２ｇが出力するオーディオデータを選択し、その選択したオーディオデータをＤＳＰ１０６に出力すると、（サンプリング周期の８の倍数）＋（サンプリング周期）×１の遅延時間を有する遅延信号を生成することができる。

また、セレクタ１１３は、レジスタ１１２ｆが出力するオーディオデータを選択し、その選択したオーディオデータをＤＳＰ１０６に出力すると、（サンプリング周期の８の倍数）＋（サンプリング周期）×２の遅延時間を有する遅延信号を生成することができる。

また、セレクタ１１３は、レジスタ１１２ｅが出力するオーディオデータを選択し、その選択したオーディオデータをＤＳＰ１０６に出力すると、（サンプリング周期の８の倍数）＋（サンプリング周期）×３の遅延時間を有する遅延信号を生成することができる。

また、セレクタ１１３は、レジスタ１１２ｄが出力するオーディオデータを選択し、その選択したオーディオデータをＤＳＰ１０６に出力すると、（サンプリング周期の８の倍数）＋（サンプリング周期）×４の遅延時間を有する遅延信号を生成することができる。

また、セレクタ１１３は、レジスタ１１２ｃが出力するオーディオデータを選択し、その選択したオーディオデータをＤＳＰ１０６に出力すると、（サンプリング周期の８の倍数）＋（サンプリング周期）×５の遅延時間を有する遅延信号を生成することができる。

また、セレクタ１１３は、レジスタ１１２ｂが出力するオーディオデータを選択し、その選択したオーディオデータをＤＳＰ１０６に出力すると、（サンプリング周期の８の倍数）＋（サンプリング周期）×６の遅延時間を有する遅延信号を生成することができる。

また、セレクタ１１３は、レジスタ１１２ａが出力するオーディオデータを選択し、その選択したオーディオデータをＤＳＰ１０６に出力すると、（サンプリング周期の８の倍数）＋（サンプリング周期）×７の遅延時間を有する遅延信号を生成することができる。

以上のように、遅延部１１４は、サンプリング周期の８の倍数（バースト長の倍数）の遅延時間を有する遅延信号だけでなく、サンプリング周期単位の遅延時間を有する遅延信号を生成することができる。遅延部１１４が出力するオーディオデータの遅延時間は、ＳＤＲＡＭ１１０及び１１１のバースト長に依存する複数サンプリング周期単位の遅延時間と、遅延部１１４のサンプリング周期単位の遅延時間との組み合わせにより決定される。

なお、遅延部１１４は、シフト・レジスタ１１２及びセレクタ１１３を用いる場合に限定されない。例えば、遅延部１１４は、ＳＲＡＭのランダムアクセスを用いて、オーディオデータをサンプリング周期単位で遅延させてもよい。

ＤＳＰ１０６は、セレクタ１１３から遅延信号を入力し、アナログ／ディジタルコンバータ１０５により変換された原音のオーディオデータと遅延信号とを合成する。遅延部１１４は、時分割処理により、遅延時間が異なる複数の遅延信号を生成し、ＤＳＰ１０６は、原音のオーディオデータと複数の遅延信号を合成することにより、高品質のリバーブを実現することができる。

複数の遅延信号がすべてサンプリング周期のバースト長の倍数である場合には、その周期性により強い相関が現れて、高品質のリバーブを実現できない。本実施形態によれば、遅延部１１４は、サンプリング周期のバースト長の倍数の遅延時間を有する遅延信号だけでなく、サンプリング周期単位の遅延時間を有する遅延信号を生成することができるので、高品質のリバーブを実現することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１００ ディジタル信号処理装置
１０１ ＣＰＵ
１０２ プログラムＲＯＭ
１０３ ワークＲＡＭ
１０４ バス
１０５ アナログ／ディジタルコンバータ
１０６ ＤＳＰ
１０７ バッファ・メモリ
１０８ ディジタル／アナログコンバータ
１０９ バス
１１０，１１１ ＳＤＲＡＭ
１１２ シフト・レジスタ
１１３ セレクタ
１１４ 遅延部

Claims (5)

1. オーディオデータを蓄積するための第１のバッファ・メモリと、
   オーディオデータを蓄積するための第２のバッファ・メモリと、
   バースト長のオーディオデータをバースト転送するＤＲＡＭと、
   オーディオデータをサンプリング周期単位で遅延させる遅延手段と、
   前記サンプリング周期でオーディオデータを１ワードずつ前記第１のバッファ・メモリに順に書き込み、前記第１のバッファ・メモリから前記ＤＲＡＭに前記バースト長のオーディオデータをバースト転送するように制御し、前記ＤＲＡＭから前記第２のバッファ・メモリに前記バースト長のオーディオデータをバースト転送するように制御し、前記サンプリング周期で前記第２のバッファ・メモリから前記遅延手段にオーディオデータを１ワードずつ順に出力する制御手段とを有し、
   前記遅延手段が出力するオーディオデータの遅延時間は、前記ＤＲＡＭの前記バースト長に依存する複数サンプリング周期単位の遅延時間と、前記遅延手段のサンプリング周期単位の遅延時間との組み合わせにより決定されることを特徴とするディジタル信号処理装置。
2. 前記遅延手段は、
   前記オーディオデータを蓄積するための複数のレジスタを含み、前記複数のレジスタに蓄積されているオーディオデータを前記サンプリング周期単位でシフトするシフト・レジスタと、
   少なくとも前記複数のレジスタの出力データのうちのいずれかの出力データを選択するセレクタとを有することを特徴とする請求項１に記載のディジタル信号処理装置。
3. 前記セレクタは、前記第２のバッファ・メモリが出力するオーディオデータと、前記複数のレジスタの出力データのうちのいずれかを選択することを特徴とする請求項２に記載のディジタル信号処理装置。
4. 前記ＤＲＡＭは、ＳＤＲＡＭであることを特徴とする請求項１～３のいずれか１項に記載のディジタル信号処理装置。
5. オーディオデータを蓄積するための第１のバッファ・メモリと、
   オーディオデータを蓄積するための第２のバッファ・メモリと、
   バースト長のオーディオデータをバースト転送するＤＲＡＭと、
   オーディオデータをサンプリング周期単位で遅延させる遅延手段とを有するディジタル信号処理装置の制御方法であって、
   前記サンプリング周期でオーディオデータを１ワードずつ前記第１のバッファ・メモリに順に書き込むステップと、
   前記第１のバッファ・メモリから前記ＤＲＡＭに前記バースト長のオーディオデータをバースト転送するように制御するステップと、
   前記ＤＲＡＭから前記第２のバッファ・メモリに前記バースト長のオーディオデータをバースト転送するように制御するステップと、
   前記サンプリング周期で前記第２のバッファ・メモリから前記遅延手段にオーディオデータを１ワードずつ順に出力するステップとを有し、
   前記遅延手段が出力するオーディオデータの遅延時間は、前記ＤＲＡＭの前記バースト長に依存する複数サンプリング周期単位の遅延時間と、前記遅延手段のサンプリング周期単位の遅延時間との組み合わせにより決定されることを特徴とするディジタル信号処理装置の制御方法。

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