JPS582935A - アドレス回路 - Google Patents
アドレス回路Info
- Publication number
- JPS582935A JPS582935A JP10053881A JP10053881A JPS582935A JP S582935 A JPS582935 A JP S582935A JP 10053881 A JP10053881 A JP 10053881A JP 10053881 A JP10053881 A JP 10053881A JP S582935 A JPS582935 A JP S582935A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- selector
- bits
- sends
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本−一はアドレス−路、畜らに評しくはディジタル儒量
処理羨置内で仮想シフトを行うに適し九アドレスー路に
関す為ものである。
処理羨置内で仮想シフトを行うに適し九アドレスー路に
関す為ものである。
ディジタル儒看処踵装置におｉてフィル＃ｏ演算を行う
にはシランスパーサルフィルタが用いられる。一般Ｋｒ
ツンスパーすルフイル＃Ｆｉ１１１図（４）のごとく遷
延回路２−１と重み付は回路６．９県、・・・。
にはシランスパーサルフィルタが用いられる。一般Ｋｒ
ツンスパーすルフイル＃Ｆｉ１１１図（４）のごとく遷
延回路２−１と重み付は回路６．９県、・・・。
８ｍ と加算回路にて構成されるが、このハードウェア
の主要な構成は第１図個）０ごとく乗算器１、加算器２
および７リツプフ田ツブ回路（メモリ）３であゐ。通電
ディジタル信号処理装置は実現し危いフィルタ等の構成
と同じく乗算器等を配置して構成され為。これを第１！
Ｉ（（りに示す。同図において５は入出力回路、６はメ
モリ、７は乗算器、６は加算−１９は制御回路でありて
第１図個）０構成要素中フリップフリップ回路墨をメ毫
り６に複数個Ｏ乗算器１および加算Ｉ２を１つのそれ７
および６で共有するという形の４０である。こＯ考え方
を進めてメ毫す、乗算−１加算−等の使用手順をプνダ
ツムの彫であええて同一構成Ｏハードウェアで各種のフ
ィルタ処理を行なう４０が汎用ディジ＃ル信号処ｍ装置
であゐ。か−る汎用ディｙり＾データ処理装置の構成は
轟然！イタ賃プロセッサと同様ｅｔａと１１１１１２図
のととき構成をと、ゐ・嬉２１１０どと自汎用ディジタ
ルデータ処理−一はデータバス１１、入出力一路１２、
プ曹グツムカウン＃１！、プ璽ダラムＲＯＭ１４、命令
しｖｘａ １５、デ＾−ダ１４、インデックスレシス＃
１７、算術演算ＪＬ ＆ ｙシ１８．１１Ｍ１？、レジ
オ＃２０１に、２０４、乗算響２１、算術演算ＪＬ ＆
ｙ ） ２７．７＋ＡＡｋ−＃２ＩＩｔ含１ｖでｍ成
畜れ、嬉２１１においてインデックスレシス＃１７、算
術演算ｘｘツ）１８を會む一路部分がＲＡＭ１？０アド
ースを針算すゐアドレス回路１ｏと呼ばれ為。
の主要な構成は第１図個）０ごとく乗算器１、加算器２
および７リツプフ田ツブ回路（メモリ）３であゐ。通電
ディジタル信号処理装置は実現し危いフィルタ等の構成
と同じく乗算器等を配置して構成され為。これを第１！
Ｉ（（りに示す。同図において５は入出力回路、６はメ
モリ、７は乗算器、６は加算−１９は制御回路でありて
第１図個）０構成要素中フリップフリップ回路墨をメ毫
り６に複数個Ｏ乗算器１および加算Ｉ２を１つのそれ７
および６で共有するという形の４０である。こＯ考え方
を進めてメ毫す、乗算−１加算−等の使用手順をプνダ
ツムの彫であええて同一構成Ｏハードウェアで各種のフ
ィルタ処理を行なう４０が汎用ディジ＃ル信号処ｍ装置
であゐ。か−る汎用ディｙり＾データ処理装置の構成は
轟然！イタ賃プロセッサと同様ｅｔａと１１１１１２図
のととき構成をと、ゐ・嬉２１１０どと自汎用ディジタ
ルデータ処理−一はデータバス１１、入出力一路１２、
プ曹グツムカウン＃１！、プ璽ダラムＲＯＭ１４、命令
しｖｘａ １５、デ＾−ダ１４、インデックスレシス＃
１７、算術演算ＪＬ ＆ ｙシ１８．１１Ｍ１？、レジ
オ＃２０１に、２０４、乗算響２１、算術演算ＪＬ ＆
ｙ ） ２７．７＋ＡＡｋ−＃２ＩＩｔ含１ｖでｍ成
畜れ、嬉２１１においてインデックスレシス＃１７、算
術演算ｘｘツ）１８を會む一路部分がＲＡＭ１？０アド
ースを針算すゐアドレス回路１ｏと呼ばれ為。
とζろで＄１２閣（１ｍ１１１において例えば＃１１園
（４）のどと自トランスパー賃ルフィルタの遷延シフ）
液算を行う０−ｅ′あるがメモ９のアドレスを順次サイ
クリックに変化させて遅延を作動画す九め０デー＃Ｏ転
送の必要をなくする方法を仮想シフ）と呼んで％／ｍゐ
。
（４）のどと自トランスパー賃ルフィルタの遷延シフ）
液算を行う０−ｅ′あるがメモ９のアドレスを順次サイ
クリックに変化させて遅延を作動画す九め０デー＃Ｏ転
送の必要をなくする方法を仮想シフ）と呼んで％／ｍゐ
。
本発明０１釣は上記仮想シフＦを行なうｌｉのインデッ
クスレジスタへＯデータの宵−ド０方法が簡離に謙るよ
うにハードウェアをＭｌｌｉｊａシ九アドレス回路、を
提供すゐことＫある。
クスレジスタへＯデータの宵−ド０方法が簡離に謙るよ
うにハードウェアをＭｌｌｉｊａシ九アドレス回路、を
提供すゐことＫある。
本発明によればディジタル信号蛤理装置内て仮想シフ）
を行うためのアドレス回路でありて、インデックスレジ
スタに補助的なインデックスレジスタを組合せ、前記補
助的なインデックスレジスタに前記インデクタスレジス
＃Ｏ下位と同じ値を設定し上位アドレスを前記インデッ
クス・レジスタよ）下位アドレスを前記補助的なレジス
タより取〉出して遍常のインデックス修飾を行表い、前
記補助的なレジスタに前記インデックスレジスタ下位と
ぎインタを加え友値を設定して叡想シフシの九めＯアド
レス修飾を行うことを特徴とするアドレス回路が提案さ
れる。
を行うためのアドレス回路でありて、インデックスレジ
スタに補助的なインデックスレジスタを組合せ、前記補
助的なインデックスレジスタに前記インデクタスレジス
＃Ｏ下位と同じ値を設定し上位アドレスを前記インデッ
クス・レジスタよ）下位アドレスを前記補助的なレジス
タより取〉出して遍常のインデックス修飾を行表い、前
記補助的なレジスタに前記インデックスレジスタ下位と
ぎインタを加え友値を設定して叡想シフシの九めＯアド
レス修飾を行うことを特徴とするアドレス回路が提案さ
れる。
征下亭発明にか−るアドレス回路の実施例について詳細
に説明する。
に説明する。
＃Ｉ１図は本発明のアドレス回路の実施例を示し、１１
１１１において、３１がインデックスレジスタ、３２が
補助インデックスレジスタ、３５が８ピツＦアダー、墨
４がセレクタ、３５がゲート、３６ががインタ、！ｉ７
がセレクタ、３６が４ビツトアダー、轟９がセレクタ、
４ｏ、がグーＨルタタであゐ。８ビｙトアダー！３は８
ビツシの電接アドレスとグー）！５の出力０加算を行な
い、その上位４ピツ）をアドレス出力としてＲＡＭ１９
に送るとと％に魯ビッシ出カをセレタ＃！４に送る。
１１１において、３１がインデックスレジスタ、３２が
補助インデックスレジスタ、３５が８ピツＦアダー、墨
４がセレクタ、３５がゲート、３６ががインタ、！ｉ７
がセレクタ、３６が４ビツトアダー、轟９がセレクタ、
４ｏ、がグーＨルタタであゐ。８ビｙトアダー！３は８
ビツシの電接アドレスとグー）！５の出力０加算を行な
い、その上位４ピツ）をアドレス出力としてＲＡＭ１９
に送るとと％に魯ビッシ出カをセレタ＃！４に送る。
セレクタｉ４はデータバスの８ピツ）出力と７グー５ｓ
ｖＩＨ力を入力しこ０何れをを一択してインデックスレ
ジスタ！１に送る。インデツクスレジス＃１１社その出
力をグー）３５に送るとともに下位０４ピツ）を竜しタ
＃３７Ｋｍ１石、セレ＃りｉ７は直接アドレスの下位の
４ビツシおよびインデツクスレジス＃０出力の何れかを
選択して４ビＦシアダー１８に＠ｊ）、４ビツトアダー
１６社ゲートセレタｆｉ４Ｄｔ）出力とセレタ＃ｉ？０
出力を加算してアドレス下位４ピツ）ｔλムＭ１？に送
るとと４にセレタ＃墨？にも送る。セレクタ５９はアダ
ーｉ６の出力を良はデータバス下位４ピツ）ＯｇＩｌれ
かを選択して補助レジオ＃Ｉ２に送ゐ。
ｖＩＨ力を入力しこ０何れをを一択してインデックスレ
ジスタ！１に送る。インデツクスレジス＃１１社その出
力をグー）３５に送るとともに下位０４ピツ）を竜しタ
＃３７Ｋｍ１石、セレ＃りｉ７は直接アドレスの下位の
４ビツシおよびインデツクスレジス＃０出力の何れかを
選択して４ビＦシアダー１８に＠ｊ）、４ビツトアダー
１６社ゲートセレタｆｉ４Ｄｔ）出力とセレタ＃ｉ？０
出力を加算してアドレス下位４ピツ）ｔλムＭ１？に送
るとと４にセレタ＃墨？にも送る。セレクタ５９はアダ
ーｉ６の出力を良はデータバス下位４ピツ）ＯｇＩｌれ
かを選択して補助レジオ＃Ｉ２に送ゐ。
補助レジス＃１２昧そ０出カをグーシセレタタ４０に送
る。ゲージ・セレタ＃４０＃ｉ補助レジス＃！２もしく
はポイン＃３６の出力を選択して選択した出力を４ピツ
）アダー３８に送る。
る。ゲージ・セレタ＃４０＃ｉ補助レジス＃！２もしく
はポイン＃３６の出力を選択して選択した出力を４ピツ
）アダー３８に送る。
第１図のごとく榊成され九回路においてはっぎＯＪｓ種
ＯアＶレツシンダが可能である。
ＯアＶレツシンダが可能である。
■ １に−たメし一４ｔｌｌ接アドレス■ ａ櫨＋ｉＸ
（Ｘ ｚインデックスレジスタ ■ （６纏＋＜ｘ）６ ｐ雪ｌインタ上紀の
アドレッシングにおいて■、■は透電のインデッタスレ
ジスａｓ１ｔｖｖａ能でこれに補動的なレジオ＃５２を
追加して００機能を付加しえものＣ参る。■ＯＩＩ能に
おいて■はプインタ分のオフセラ）をあたえることを量
線すゐ、００機能にか−では下位４ビツトを捕助しジス
＃ｌｋッ卜し、００機能にシいては下位４ピツＦをｌイ
ンタ分Ｃオツ七ツ）をあたえて補助レジスタに設定し、
上位ビットはインデックスレジスタから下位ビットは補
助レジスタからとってアドレスとする。仁０ようにすゐ
と００機能においては上位アドレスは■のそれと同じで
下位アドレスはａ４＋ｉＸ＋Ｐ となりて必要なアドレ
スを得ることかで會ゐ。
（Ｘ ｚインデックスレジスタ ■ （６纏＋＜ｘ）６ ｐ雪ｌインタ上紀の
アドレッシングにおいて■、■は透電のインデッタスレ
ジスａｓ１ｔｖｖａ能でこれに補動的なレジオ＃５２を
追加して００機能を付加しえものＣ参る。■ＯＩＩ能に
おいて■はプインタ分のオフセラ）をあたえることを量
線すゐ、００機能にか−では下位４ビツトを捕助しジス
＃ｌｋッ卜し、００機能にシいては下位４ピツＦをｌイ
ンタ分Ｃオツ七ツ）をあたえて補助レジスタに設定し、
上位ビットはインデックスレジスタから下位ビットは補
助レジスタからとってアドレスとする。仁０ようにすゐ
と００機能においては上位アドレスは■のそれと同じで
下位アドレスはａ４＋ｉＸ＋Ｐ となりて必要なアドレ
スを得ることかで會ゐ。
つｒＫ直接アドレス、インデックスレジスタが８ビツシ
、ｌインタが４ピツｔの場合を例にとって１１１図を説
明する。命令中の１ビツトによ）直接アドレス■かアド
レス修飾（■鵞九は■）かを決める。第４図（４）は直
接アドレスｊ１４図俤）はアドレス修飾の場合におけ墨
信号の流れを太字にて示す・ ■の修飾を行うかｏｏ修飾を行うかは補助レジス＃１２
へＯＩＩ電値で決壜為。補助レジスタ３２かインデック
スレジスタＢ１Ｏ下位４ビットと閤じ値Ｏと會は■の修
飾を行ない、補助レジスタｓ２がインデックスレジスタ
３１ｔ）下位４ビツシにｌインタを加え丸値であゐ場合
は■Ｏ修飾を行なう。
、ｌインタが４ピツｔの場合を例にとって１１１図を説
明する。命令中の１ビツトによ）直接アドレス■かアド
レス修飾（■鵞九は■）かを決める。第４図（４）は直
接アドレスｊ１４図俤）はアドレス修飾の場合におけ墨
信号の流れを太字にて示す・ ■の修飾を行うかｏｏ修飾を行うかは補助レジス＃１２
へＯＩＩ電値で決壜為。補助レジスタ３２かインデック
スレジスタＢ１Ｏ下位４ビットと閤じ値Ｏと會は■の修
飾を行ない、補助レジスタｓ２がインデックスレジスタ
３１ｔ）下位４ビツシにｌインタを加え丸値であゐ場合
は■Ｏ修飾を行なう。
便宜上■の修飾を行う場合を通常噌−ド、■の修飾を行
なう場合を仮Ｉｌシフ）毫−ドとし、迩ＩＢ令−ドから
仮想シス）令−ドヘｖｌ＃行命令をｍｒｒｖｇ。
なう場合を仮Ｉｌシフ）毫−ドとし、迩ＩＢ令−ドから
仮想シス）令−ドヘｖｌ＃行命令をｍｒｒｖｇ。
仮想シフ）毫−ドから通常モードへの移行命令をＣＬＲ
ＶＩと書けば各レジスタへＯデータ設定命令にはつぎＯ
どと１１４ｈのが考えられゐ。
ＶＩと書けば各レジスタへＯデータ設定命令にはつぎＯ
どと１１４ｈのが考えられゐ。
＠） ＭＶＩ４／ＣＬＲＶ８
仮想シフ）篭−ドから迩１１啼−ドに移行しデータバス
のデー＃４をインデックスレシス＃５１＆よび捕肋イン
デックスレシス＃轟２に送ｐこむ。
のデー＃４をインデックスレシス＃５１＆よび捕肋イン
デックスレシス＃轟２に送ｐこむ。
ζＯ場会のデータの流れを第４図（ＱＫ示す。
（ｉ） ＭＶＩｄ／ＣＬＲＶ！１
恢想シフ）モードから通常峰−ドに移行し、直接アドレ
スよりの即値データ（をインデックスレシス＃１４１′
Ｊ？よび補助インデックスレジスタ３２に送ｐヒむ。こ
の場合Ｏデー＃Ｏ流れを第４図（２）に示す・ （＃） ＭＶＸ（／ＩＩｅＴＶＩＩ 通１１毫−ドか通板１毫−ド令−ドに移行し直接アドレ
スよ）Ｏ即値データ（をレジス＃墨１およびＢ２に道ゐ
とと％にｌインタ３４０オフ噌ツ酬値をブー）Ｏセレ？
＃４０を介して４ビｙ）アゲ−４に印加する。ζ０場合
Ｏデー＃Ｏ流れ１１１４図ａＩＦＣ示す。
スよりの即値データ（をインデックスレシス＃１４１′
Ｊ？よび補助インデックスレジスタ３２に送ｐヒむ。こ
の場合Ｏデー＃Ｏ流れを第４図（２）に示す・ （＃） ＭＶＸ（／ＩＩｅＴＶＩＩ 通１１毫−ドか通板１毫−ド令−ドに移行し直接アドレ
スよ）Ｏ即値データ（をレジス＃墨１およびＢ２に道ゐ
とと％にｌインタ３４０オフ噌ツ酬値をブー）Ｏセレ？
＃４０を介して４ビｙ）アゲ−４に印加する。ζ０場合
Ｏデー＃Ｏ流れ１１１４図ａＩＦＣ示す。
（ロ）ムＤＸ（
これは通１’ｌ−ド修飾の場合でと０１１におけゐデー
＊ｃ４ｔｔｔｌ１４１１（Ｍｅｃ示ｔ＊＠ ＠ｌ’ｌ
’Ｖｌｉ ヒの場合Ｏデー＊ｏ＊れ１Ｉ４ＷＪ＠Ｋｌｔ。
＊ｃ４ｔｔｔｌ１４１１（Ｍｅｃ示ｔ＊＠ ＠ｌ’ｌ
’Ｖｌｉ ヒの場合Ｏデー＊ｏ＊れ１Ｉ４ＷＪ＠Ｋｌｔ。
鉛 ＣＬＩＶＩ
ζＯ場舎Ｏデー＃Ｏ瀉れを第４１１（至）に示す。
なお以上Ｏ実施例においては１６ワードごとに仮想シフ
トを行なう領竣を分離で１１１つ必要に応じて連曽させ
ることがで＊、ｉ・ｆＩ−電しこの場合領＠（））傘ｆ
ｌＫシ砂るデータＯ転道は別途転道会令で貴行すみ必要
が魯ゐ。そＯ大め汎用ディジタル儒量処１１１１１ｍ用
Ｏ便想シツ）用アドレス−路と１に−２で−る。
トを行なう領竣を分離で１１１つ必要に応じて連曽させ
ることがで＊、ｉ・ｆＩ−電しこの場合領＠（））傘ｆ
ｌＫシ砂るデータＯ転道は別途転道会令で貴行すみ必要
が魯ゐ。そＯ大め汎用ディジタル儒量処１１１１１ｍ用
Ｏ便想シツ）用アドレス−路と１に−２で−る。
ＩＩ １１１ｊＰよび嬉２１ｉＩ拡本発明にか−るアド
レスＦｉＡＩＩＯ遣層され為データ処理装置のブーツタ
図、−１ｓｉ社本発明にか一、＆Ｔドレスー路の１実施
例Ｏブーツ＃図、第４１１は第１＄１１１０アドレス（
ロ）路Ｏデー＃殴窒命◆に対する信号の流れを示す図で
あゐＯ 第６１１にお−て１１がインデックスレジスタ、ｓ２が
補助インデックスレシスａ、ｓｓが８ビツシ了ダー、５
４がセレクタ、！ｓ５がゲージ、５６がｌインタ、ｓ７
がセレクタ、３８が４ピッＦアゲ−１Ｉ？がセレクタ、
４０がゲート嗜セレタタである。 特許出願人 富士通株式全社 特許出願代理人 弁理士 青 木 鋪 弁理士西舘和之 弁厘士内田幸男 弁理士山口昭之
レスＦｉＡＩＩＯ遣層され為データ処理装置のブーツタ
図、−１ｓｉ社本発明にか一、＆Ｔドレスー路の１実施
例Ｏブーツ＃図、第４１１は第１＄１１１０アドレス（
ロ）路Ｏデー＃殴窒命◆に対する信号の流れを示す図で
あゐＯ 第６１１にお−て１１がインデックスレジスタ、ｓ２が
補助インデックスレシスａ、ｓｓが８ビツシ了ダー、５
４がセレクタ、！ｓ５がゲージ、５６がｌインタ、ｓ７
がセレクタ、３８が４ピッＦアゲ−１Ｉ？がセレクタ、
４０がゲート嗜セレタタである。 特許出願人 富士通株式全社 特許出願代理人 弁理士 青 木 鋪 弁理士西舘和之 弁厘士内田幸男 弁理士山口昭之
Claims (1)
- ゲイジ＃ル儒量処［１Ｍ１Ｗ内で仮想シフトを行う丸め
のアドレス回路であって、インデックスレジスタに補動
的なインデックスレジスタを組合せ、前記補助的なイン
デックスレジスタに前記インデッタスレジス＃Ｏ下位と
同じ値を設定し上位アドレス★前記インデックス・レジ
スタよ）下位アドレスを前記補助的なレジスタより取〉
出して、通常のインデックス修飾を行ない、前記補助的
なレジス★に前記インデックスレジスタ下位とＩインタ
を加え大値をＩＩＩｖｉ１シて仮想シフトリ九めのアド
レス修飾を行うことを特徴とするアドレス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053881A JPS582935A (ja) | 1981-06-30 | 1981-06-30 | アドレス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053881A JPS582935A (ja) | 1981-06-30 | 1981-06-30 | アドレス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582935A true JPS582935A (ja) | 1983-01-08 |
| JPH0119293B2 JPH0119293B2 (ja) | 1989-04-11 |
Family
ID=14276722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10053881A Granted JPS582935A (ja) | 1981-06-30 | 1981-06-30 | アドレス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11556303B2 (en) | 2020-09-25 | 2023-01-17 | Kabushiki Kaisha Kawai Gakki Seisakusho | Digital signal processing device and control method of digital signal processing device |
| US11816026B2 (en) | 2020-10-13 | 2023-11-14 | Kabushiki Kaisha Kawai Gakki Seisakusho | Digital signal processing device and control method of digital signal processing device |
-
1981
- 1981-06-30 JP JP10053881A patent/JPS582935A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11556303B2 (en) | 2020-09-25 | 2023-01-17 | Kabushiki Kaisha Kawai Gakki Seisakusho | Digital signal processing device and control method of digital signal processing device |
| US11816026B2 (en) | 2020-10-13 | 2023-11-14 | Kabushiki Kaisha Kawai Gakki Seisakusho | Digital signal processing device and control method of digital signal processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0119293B2 (ja) | 1989-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4238833A (en) | High-speed digital bus-organized multiplier/divider system | |
| JPS6132437Y2 (ja) | ||
| JPH01265347A (ja) | アドレス生成装置 | |
| JPS582935A (ja) | アドレス回路 | |
| JPS6057593B2 (ja) | 文字パタ−ン処理方式 | |
| JP3024156B2 (ja) | 可変長データメモリインタフェース回路 | |
| GB2094525A (en) | Programmable read-only memory adder | |
| JPS60117350A (ja) | メモリマッピング装置 | |
| JPS594061B2 (ja) | 補間演算回路 | |
| KR100235537B1 (ko) | 디지털 필터의 가변탭 구조 및 그의 곱셈회로 | |
| JP2558739B2 (ja) | 絶対値回路 | |
| JP2558735B2 (ja) | デジタル周波数シンセサイザ | |
| JP2675087B2 (ja) | マイクロコンピュータ | |
| JPS6238938A (ja) | Ｒｏｍ形乗算器 | |
| JP3486638B2 (ja) | 定数乗算器 | |
| JPS61156434A (ja) | 直列動作のデイジタル乗算器 | |
| SU809163A1 (ru) | Устройство дл выбора экстремальногочиСлА | |
| JPS62154049A (ja) | デ−タバス変換回路 | |
| SU1283746A1 (ru) | Вычислительное устройство | |
| JPH02222033A (ja) | 乗算器 | |
| JP2639212B2 (ja) | 積和演算器 | |
| JPH04113469A (ja) | 論理シミュレーションプロセッサ | |
| JPH044612B2 (ja) | ||
| JPS63137328A (ja) | 乗算器 | |
| JPS61131137A (ja) | 複数アドレスの連続生成方式 |