JPS62154049A - デ−タバス変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、ｎビットの入出力データバスを有する内部メ
モリと２ｎビットの入出力データバスを有する外部メモ
リとの間を接続するデータバス変換回路に関する。

［従来技術とその問題点］ 電子式卓上計算機やポケットコンピュータにおいては、
１０進数値を扱うのが主のため、ＣＰＵ（演算装置）は
４ごットバスを使用している場合が多く、また、メモリ
は電池駆動用に適したＣＭＯ８型ＳＲＡＭを使用する場
合が多い。しかし、この種ＳＲＡＭは、殆んど８ビット
システムであり、４ビットのＳＲＡＭは製造が中止され
てきている。このため４ビットバスのＣＰｔＪと８ビッ
トバスのメモリを使用するのが一般的となっており、上
記両者間をインターフェースするためにデータバス変換
回路が必要になる。しかして、上記のように４ビットパ
スのＣＰＵと８ビットバスのメモリとをデータバス変換
回路を介して接続した場合、従来では１命令でＣＰＵか
ら多桁の数値データをメモリにリード／ライトすること
が不可能であった。

一方、電卓や関数電卓では、数値演算に適したハードウ
ェアの構成をしており、１命令で多桁の数値データを処
理しているが、外部にメモリを持たない場合が多く、ま
た、外部メモリを有するシステムにおいても、数値デー
タを書込んだ後、再度読出しする場合は、アドレスを書
込む前にプリセットし直す必要があり、多桁の数値デー
タをメモリにスタックすることができなかった。

［発明の目的］ 本発明は上記の点に鑑みてなされたもので、ｎビットの
入出力データバスを有するＣＰＵに２ｎビットの入出力
データバスを有する外部メモリを接続した場合に、多桁
の可変長データを外部メモリに１命令でリード／ライト
することができるデータバス変換回路を提供することを
目的とする。

［発明の要点］ 本発明は、ｎビットの入出力データバスを有する内部メ
モリと２ｎビットの入出力データバスを有する外部メモ
リ間のデータ転送を行なう小型情報処理製器のデータバ
ス変換回路において、外部メモリへのデータ書込み時は
アドレスをアップし、読出し時はアドレスをダウンする
アドレス指定手段と、外部メモリから読出した２ｎビッ
トデータを２分割し、上位ｎとットデータと下位ｎビッ
トデータの内部メモリへの出力順位を入れ換える手段と
を備えたことを特徴とするものである。

［発明の実施例１ 以下、図面を参照して本発明の一実施例を説明する。第
１図は４ビットＣＰＵ１に８ビットの外部メモリ２を接
続した場合の例を示したものである。ＣＰＵＩ内には、
制御回路１１、演算用ＲＡＭ１２、この演算用ＲＡ　Ｍ
　＋２のアドレスを指定するアドレスカウンタ１３、演
算回路１４、外部メモリ２のアドレスを指定するアドレ
スカウンタ１５、詳細を後述するバス変換回路１６を備
えている。上記ＩＩ　Ｉ１１回路１１は、演算用ＲＡＭ
１２に読出し／書込み信号Ｒ／Ｗ−ａ１アドレスカウン
タ１３に内部メモリ用アドレスプリセットデータａ、及
びインクリメントあるいはデクリメントを指令する制御
信号ｃ１、アドレスカウンタ１５に外部メモリ用アドレ
スプリセットデータｂ、バス変換回路１６及び外部メモ
リ２に外部メモリ・読出し／書込み信号Ｒ／Ｗを出力す
る。更に制御回路１１は、アドレスカウンタ１５にイン
クリメントあるいはデクリメントを指令する制御信号Ｃ
２を出力し、また、バス変換回路１６に上記制御信号Ｃ
２をスタックオペレーションＳとして与えると共に８／
４変換クロツクＴ、下位データラッチクロックＫ、外部
メモリライトパルスＷを与える。そして、上記演算用Ｒ
Ａ　Ｍ　１２、演算回路１４、バス変換回路１６の間を
４ビットデータバスＤＡを介して接続する。上記演算用
ＲＡＭ１２は、例えばＸ、Ｙの１６桁用レジスタを含ん
でいる。また、上記演算回路１４は、多桁の加減算が１
命令で実行できる４ビットの演算回路であり、その出力
端は４ビットのデータバスを介して上記データバスＯＡ
に接続される。そして、上記バス変換回路１６は、８ビ
ットのデータバスＤＢを介して外部メモリ２に接続され
、４ビットのデータバスＤＡと８ビットのデータバスＤ
Ｂとを相互に変換する。

次に上記バス変換回路１６の詳細について第２図により
説明する。４ビットのデータバスＤＡＩ〜ＤＡ４により
送られてくるデータは、４ビットのレジスタ２１を介し
て８ビットのトライステート型バッファ２２の上位４ビ
ットに入力されると共に、上記バッファ２２の下位４ビ
ットに直接入力される。

上記レジスタ２１は、制御回路１１から与えられる下位
データラッチクロックＫに同期して入力信号をラッチし
てバッファ２２へ出力する。このバッファ２２は、常時
は出力端をハイインピーダンス状態に保持しており、制
御回路１１から外部メモリライトパルスＷが与えられた
時に８ビットのデータバスＤＢ１〜ＤＢＳにデータを出
力する。また、上記バッファ２２の上位４ビットの出力
信号は４ビットのトライステート型下位バッファ２３に
入力され、バッファ２２の下位４ビットは４ビットのト
ライステート型上位バッファ２４に入力される。上記下
位バッファ２３及び上位バッファ２４の出力端は、４ビ
ットのデータバスＤＡＩ〜ＤＡ４に接続される。

また、制御回路１１から送られてくるスタックオペレー
ションＳ及び８／４変換クロツクＴはイクスクルーシブ
オア回路（以下ＥＸオア回路と略称する）２５に入力さ
れ、このＥＸオア回路２５の出力信号がオア回路２６に
入力されると共にインバータ２７を介してオア回路２８
に入力される。また、上記オア回路２６．２８には、制
−回路１１からリードオペレーションＲが与えられる。

そして、オア回路２８の出力信号が下位バッファ２３に
ゲート信号として、また、オア回路２６の出力信号が上
位バッファ２４にゲート信号として送られる。

次に上記実施例の動作を第３図のタイミングチャートを
参照して説明する。今、可変長データをブツシュ／ポツ
プ、つまり、演算用ＲＡ　Ｍ　１２のＸレジスタに保持
しているデータを外部メモリ２を経由してＸレジスタに
コピーするものとする。上記のブツシュ／ポツプ動作を
行なわせる場合、まず最初に第４図（ａ）に示すように
演算用ＲＡＭ１２におけるＸレジスタの１６桁のデータ
ＸＯ〜Ｘ１５を外部メモリ２に１命令（ＸＯ〜Ｘ１５→
ＰｔＪＳＨ）でブツシュする。このブツシュ動作を行な
う場合、制御回路１１は、演算用ＲＡＭ１２に対してＸ
レジスタの読出しを指令すると共に、アドレスカウンタ
１３をインクリメント制御する。また、制御回路１１は
、書込み命令をバス変換回路１６及び外部メモリ２に与
えると共に、バス変換回路１６に下位データラッチクロ
ックＫ及びライトパルスＷを与え、更にアドレスカウン
タ１５をインクリメント制御する。この場合、アドレス
カウンタ１５は、スタックアドレスポインタとして動作
し、第４図（ａ）に示すように開始アドレスＡｄがプリ
セットされ、動作開始と共にＡｄ＋１、Ａｄ＋２、〜Ａ
（ｊ＋８と順次インクリメントされる。そして、上記演
算用ＲＡＭ１２から読出されるデータ×Ｏ〜Ｘ　１５Ｌ
ｔ、偶数桁ＸＯ１×２、×４〜×１４が下位ビット（ｂ
ｏ〜ｂ３）、奇数桁×１、×３、〜Ｘ１５が上位ビット
（ｂ４〜ｂ７）として外部メモリ２のアドレスＡｄ＋１
〜Ａｄ＋８に書込まれる。

しかして、制御回路１１の制御に従って第３図（ａ）の
タイミングチャートに示すように演算用ＲＡ　Ｍ　１２
のＸレジスタから最初に４ビットデータＸＯがデータバ
スＤＡに出力され、次のタイミングでデータ×１がデー
タバスＤＡに出力されてバス変換回路１６へ送られる。

バス変換回路１６は、演算用ＲＡＭ１２から送られてく
る２桁のデータを８ビットに変換し、データｘＯ〜１と
して８ビットのデータバスＤＢに出力する。上記演算用
ＲＡＭ１２からバス変換回路１６に最初にデータｘＯが
読出されると、このデータｘＯは下位データラッチクロ
ックＫによりレジスタ２１にラッチされる。そして１次
のタイミングで演算用ＲＡＭ１２からデータ×１が読出
されると、制御回路１１からライトパルスＷが出力され
、バッファ２２のゲートが開かれる。

このためレジスタ２１に保持されている下位データｘＯ
及び演算用ＲＡＭ１２から読出された上位データ×１が
バッファ２２から８ピツトのデータバスＤＢ１〜ＤＢ８
を介して外部メモリ２へ送られる。

一方、アドレスカウンタ１５は、制御回路１１からの制
御信号によりインクリメントされてＡｄ＋１になり、こ
のアドレスデータが外部メモリ２へ送られる。従って、
外部メモリ２には、Ａｄ＋１のアドレスに上記８ピツト
に変換されたデータＸＯ〜１が書込まれる。以下、同様
の動作により外部メモリ２には、第４図（ａ）に示すよ
うにデータ×２〜３がＡｄ＋２、・・・データＸ１４〜
１５がＡｄ＋８のアドレスに書込まれ、ブツシュ動作を
終了する。

上記のようにして外部メモリ２にデータを書込んだ後、
そのデータを演算用ＲＡＭ１２のＸレジスタにポツプす
るが、このポツプ動作には、ＸレジスタのＹＯ〜１５に
ポツプする場合と、Ｙ１５〜Ｏにポツプする場合がある
。まず、外部メモリ２からＸレジスタのＹＯ〜１５に１
命令（ＹＯ〜１５←ＰＯＰ）でポツプする場合の動作に
ついて第３図（ｂ）のタイミングチャートを参照して説
明する。

このポツプ動作においては、制御回路１１からリードオ
ペレーションＲが出力され、バス変換回路１６及び外部
メモリ２がリードモードとなる。また、制御回路１１は
、演算用ＲＡ　Ｍ　１２にＸレジスタの書込みを指令す
ると共に、アドレスカウンタ１３をＹＯ、Ｙｌ、・・・
Ｙｌ５とインクリメント制御する。

更にｌｌｌ１１１回路１１は、８／４変換クロツクＴを
出力すると共に、アドレスカウンタ１５をＡｄ＋８より
デクリメント制御する。まず、アドレスカウンタ１５の
カウント値がＡｄ＋８の状態で外部メモリ２からデータ
Ｘ１４〜１５が読出され、データバスＤＢ１〜ＤＢＳを
介してパス変換回路１６の下位バッファ２３及び上位バ
ッファ２４に入力される。この下位バッファ２３及び上
位バッファ２４は、８／４［１０ツクＴによりゲート制
御されるが、上記のポツプ動作時においては、スタック
オペレーションＳは、ハイレベルに保持されているので
、８／４変換クロツクＴはそのままＥＸオア回路２５が
ら出力される。従って、外部メモリ２からデータＸ１４
〜１５が読出されている時の前半のタイミングでは、Ｅ
Ｘオア回路２５の出力がハイレベル、インバータ２７の
出力がローレベルとなり、下位バッファ２３のゲートが
開かれる。このため下位バッファ２３に入力されている
下位データＸ１４がデータバスＤＡ１〜ＤＡ４へ出力さ
れ、演算用ＲＡ　Ｍ　１２へ送られてレジスタＹＯに書
込まれる。そして、次のタイミングで８／４変換クロツ
クＴがローレベルとなり、下位バッファ２３に代わって
上位バッファ２４が選択され、上位データＸ１５がデー
タバスＤＡ１〜ＤＡ４に出力されて、演算用ＲＡ　Ｍ　
１２のＹｌに書込まれる。以下、同様にして第４図（ｂ
）に示すようにＹ２にＸ１２、Ｙ３にＸ１３、・・・Ｙ
ｌ４にＸＯ、Ｙｌ５に×１のデータが書込まれ、ポツプ
動作を終了する。

次に外部メモリ２からＹレジスタのＹ１５〜０に１命令
（Ｙ１５〜０←ＰＯＰ）でポツプする場合の動作につい
て第３図（Ｃ）のタイミングチャートを参照して説明す
る。このポツプ動作においては、制御回路１１からリー
ドオペレーションＲが出力され、バス変換回路１６及び
外部メモリ２がリードモードとなる。また、制御回路１
１は、演算用ＲＡＭ１２にＹレジスタの書込みを指令す
ると共に、アドレスカウンタ１３をＹｌ５、Ｙｌ４、・
・・Ｙｌ、ＹＯとデクリメント制御する。更に制御回路
１１は、８／４変換クロツクＴ及びスタックオペレーシ
ョンＳを出力すると共に、アドレスカウンタ１５をＡｄ
＋８より順次デクリメント制御する。まず、アドレスカ
ウンタ１５のカウント値がＡｄ＋８の状態で外部メモリ
２からデータＸ１４〜１５が読出され、データバスＤＢ
１〜Ｄ８Ｂを介してバス変換回路１６の下位バッファ２
３及び上位バッファ２４に入力される。

この下位バッファ２３及び上位バッファ２４は、８／４
変換クロツクＴによりゲート制御されるが、上記のポツ
プ動作時においては、スタックオペレーションＳがロー
レベルになるので、８／４変換クロツクＴはＥＸオア回
路２５から“１°°、０”の信号レベルが反転して出力
される。従って、外部メモリ２からデータＸ１４〜１５
が読出されている時の前半のタイミングでは、ＥＸオア
回路２５の出力がローレベルとなり、上位バッファ２４
のゲートが開かれる。このため上位バッファ２４に入力
されている上位データＸ１５がデータバスＤＡ１〜ＤＡ
４へ出力され、演算用ＲＡＭ１２へ送られる。このとき
演算用ＲＡ　Ｍ　１２は、アドレスカウンタ１３により
ＹレジスタのＹｌ５桁がアドレス指定されているので、
上記データＸ１５は、レジスタＹ１５に書込まれる。そ
して、次のタイミングで８／４変換クロツクＴがハイレ
ベルとなると、インバータ２７の出力がローレベルとな
り、上位バッファ２４に代わって下位バッファ２３が選
択され、下位データＸ１４がデータバスＯＡＩ〜ＯＡ４
に出力されて、演算用ＲＡ　Ｍ　１２へ送られる。この
ときアドレスカウンタ１３は、制御回路１１によりデク
リメント制御されて演算用ＲＡ　Ｍ　１２のＹ１４アド
レスを指定しているので、上記データＸ１４はＹｌ４に
書込まれる。以下、同様にして演算用ＲＡ　Ｍ　１２の
Ｙレジスタには、第４図（Ｃ）に示すようにＹｌ３にＸ
１３、Ｙｌ２にＸ１２、・・・Ｙｌに×１、ＹＯにＸＯ
のデータが書込まれ、ポツプ動作を終了する。

［発明の効果］ 以上詳記したように本発明によれば、ｎピットの入出力
データパスを有するメモリと２ｎピツトの入出力データ
パスを有する外部メモリ間のデータ転送を行なう小型情
報処理薇器のデータバス変換回路において、外部メモリ
へのデータ書込み時はアドレスをアップし、読出し時は
アドレスをダウンするアドレス指定手段を備え、外部メ
モリから読出した２ｎビットデータを２分割し、上位ｎ
ごットデータと下位ｎビットデータの内部メモリヘの出
力順位を入れ換えるようにしたので、ｎビットＣＰＵに
２ｎビットの入出力データバスを有する外部メモリを接
続した場合でも、多桁の可変長データを外部メモリに対
して１命令でリード／ライトすることができ、ソフトウ
ェアに対する負荷を軽減し得るものである。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図は回路構
成を示すブロック図、第２図は第１図におけるバス変換
回路の詳細を示す図、第３図（ａ）〜（Ｃ）は動作を説
明するためのタイミングチャート、第４図は内部メモリ
と外部メモリとの間のデータ書込み及び読出しの動作を
説明するための動作状態図である。 １・・・ＣＰＵ、２・・・外部メモリ、１１・・・制御
回路、１２・・・演算用ＲＡＭ、１３．１５・・・アド
レスカウンタ、１４・・・演算回路、１５・・・アドレ
スカウンタ、１６・・・バス変換回路、２１・・・レジ
スタ、２２・・・バッファ、２３・・・下位バッファ、
２４・・・上位バッファ。 出願人代理人　弁理士　鈴　江　武　彦（ａ）ｘｏ−，
５Ｐｕ５）Ｉ テ゛−り　Ｗｒ：◆ｅ８序 （ｂ）　Ｙｏ−１ｓ　−ＰｏＰ （Ｃ）　Ｙ＋５−０−　ＰｏＰ 第３図

Claims (1)

【特許請求の範囲】
1. ｎビットの入出力データバスを有する内部メモリと２ｎ
   ビットの入出力データバスを有する外部メモリ間のデー
   タ転送を行なう小型情報処理機器のデータバス変換回路
   において、外部メモリへのデータ書込み時はアドレスを
   アップし、読出し時はアドレスをダウンするアドレス指
   定手段と、外部メモリから読出した２ｎビットデータを
   ２分割し、上位ｎビットデータと下位ｎビットデータの
   内部メモリへの出力順位を入れ換える手段とを具備した
   ことを特徴とするデータバス変換回路。