JPH1145207A

JPH1145207A - データバス変換方式

Info

Publication number: JPH1145207A
Application number: JP9202765A
Authority: JP
Inventors: Toshiaki Hayashi; 俊明林; Koji Mizumoto; 浩二水本; Masataka Yasunaga; 昌隆安永; Kenichi Kuwako; 健一桑子
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-07-29
Filing date: 1997-07-29
Publication date: 1999-02-16

Abstract

(57)【要約】【課題】本発明はＭＰＵ及びメモリに接続されたｎビッ
ト幅のデータバス上でデータの配列を変換するデータバ
ス変換方式に関し，データバス上で上位，下位のデータ
配列の変換や，任意の配列順序の変換や，複数のデータ
を対象としたバイト単位の縦横配列の変換等をファーム
ウェア負荷を軽減しながら高速に行うことを目的とす
る。【解決手段】データバス上のデータを受け取って，デー
タの配列を変換した出力を前記データバス上に発生する
データ変換部を設け，データ変換部は，データバス上の
データを一時保持するラッチ部と，ラッチ部の出力が入
力され，入力データの位置と異なる出力側の前記データ
バスの位置に予め接続されたスリーステート部とを備え
る。ラッチ部にデータを書き込みを行った後，スリース
テート部を読み出すことによりデータバス上に変換され
たデータを出力するよう構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータバスの配列の
変換を可能とし，メモリ上のデータ入れ換えをハードウ
ェアで行い，処理装置における処理性能の向上を可能と
するデータバス変換方式に関する。

【０００２】近年，伝送装置等の装置内の監視制御部等
に用いられるマイクロプロセッサ（ＭＰＵ）等の処理装
置により複雑な処理が要求されるようになり，８ビット
から１６ビット，３２ビット，６４ビットと徐々にデー
タビット幅が拡張している。これらの拡張されたデータ
ビット幅のバスを使用したデータの処理では，メモリか
らのデータの配列を上位と下位の間で変換したり，バイ
ト単位で配列順序を変えたり，複数のデータにより縦横
配列の変換等を簡易な構成により実現することが望まれ
ている。

【０００３】

【従来の技術】図２１，図２２は従来例の説明図（その
１），（その２）である。図２１にはａ．装置構成と
ｂ．データ変換のフローチャートを示す。この説明で
は，対象となる装置構成の例としてａ．に示すように，
ＭＰＵに３２ビットのデータ幅のデータバスが設けら
れ，このデータバスにメモリが接続され，他の装置は図
示省略されている。

【０００４】この構成において，メモリの３２ビットの
データの中の上位１６ビットと下位１６ビットを入れ換
える場合の従来の処理内容を図２１のｂ．及び図２２を
用いて説明する。なお，メモリから読み出した元の３２
ビットのデータは，４バイト（１バイト＝８ビット）で
構成され，上位バイトから下位バイトにバイトＡ，バイ
トＢ，バイトＣ，バイトＤと配列されているものとす
る。最初にメモリから３２ビットデータを読み出して作
業テーブルＡ（ＭＰＵ内）に格納する（図２１のＳ１，
図２２の）。次に作業テーブルＡのデータを１６ビッ
ト右シフトして作業テーブルＢに代入する（図２１のＳ
２，図２２の）。次に作業テーブルＡのデータを１６
ビット左シフトして作業テーブルＣに代入する（図２１
のＳ１，図２２の）。このとき左右にシフトされて，
オーバーフローした１６ビット分のデータは消えて，空
いた部分に“０”が代入される。最後に作業テーブルＢ
と作業テーブルＣのビットについてオア（論理和）演算
を実行し，上位／下位を１６ビット単位で順序を変換し
たバイトＣ，Ｄ，Ａ，Ｂが得られる。

【０００５】

【発明が解決しようとする課題】上記の上位／下位１６
ビット単位のデータ入れ換えのように，データバスアク
セス技術において，従来技術ではファームウェアで実行
するため，左右へのビットシフト処理にかかる時間が大
きく，システム性能が低下するという問題があった。上
記の３２ビットデータの上位／下位１６ビットずつを入
れ換える場合にかかる時間をＭＰＵマシンサイクル値で
示すと，以下のようになる。

【０００６】メモリ読み出し処理１マシンサイクル１６ビット右シフト処理１６マシンサイクル１６ビット左シフト処理１６マシンサイクルビットＯＲ処理１マシンサイクルこれらを合計すると３４（ＭＰＵマシンサイクル）とな
る。

【０００７】本発明は広いビット幅を持つデータバスに
より接続された処理装置とメモリを備えるシステムにお
いてデータバス上で上位，下位のデータ配列の変換や，
バイト単位やビット単位での任意の配列順序の変換や，
複数のデータを対象としたバイト単位の縦横配列の変換
等をファームウェア負荷を軽減しながら高速に行うこと
ができるデータバス変換方式を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】本発明はファームウェア
処理機能を一部ハードウェアにより処理することでファ
ームウェアの負荷を軽減し，ｎビット長のデータバス上
で上位ｎ／２ビットと下位ｎ／２ビットのデータ配列変
換，ＬＳＢ／ＭＳＢ配列変換，バイト単位で自在にデー
タ配列順序を可変の配列変換及び複数データについてバ
イト単位のデータ縦横配列変換を行うものである。

【０００９】図１は本発明の原理説明図であり，１は図
示省略されたＭＰＵ等の処理装置及びメモリと接続され
たデータバス，２は３及び４の各部で構成するデータ変
換部，３はデータバス１からの各ビット信号を保持する
ラッチ部，４は制御信号（ＥＮ）により禁止されるとハ
イインピーダンスとなり，制御信号により許容されると
入力信号（“０”，“１”に対応する信号）に応じた出
力信号を発生する複数のゲートからなるスリーステート
部，１’はスリーステート部４の出力が入力される出力
側のデータバスであり，上記データバス１と接続され，
スリーステート部４の各バイト（ビット）の出力線はそ
れぞれ予め決められた変換先の出力側のデータバス１’
の変換先のバイト（ビット）の線に接続するよう配線さ
れている。

【００１０】この説明では，データバスが３２ビット
（４バイト）のビット幅（D31 〜D00)を備え，データ変
換部２において上位の１６ビットデータ(D31〜D16)と下
位の１６ビットデータ(D15〜D00)を入れ換える場合の原
理について説明する。メモリから読み出された３２ビッ
ト（上位側からバイトＡ〜Ｄの順に配列）のデータはデ
ータバス１を介してデータ変換部２のラッチ部３に供給
され，書き込み制御信号（Write)が入力されるとラッチ
部３に並列に格納される。次にスリーステート部４に対
し読み出し制御信号（Read) が入力されると，ラッチ部
３に保持された各ビット信号が，対応する各スリーステ
ートゲートを介して，予め配線により設定された出力側
のバス１’のビット線に出力される。この例では，デー
タバス１からバイトＡ(D31〜D24)とバイトＢ(D23〜D16)
としてラッチ部３に保持されたビットデータが，スリー
ステート部４から出力側のデータバス１’に上位と下位
を入れ換えて出力される。すなわち，バイトＡはデータ
バス１’のビット線 D08〜D15 に出力され, バイトＢは
データバス１’のビット線 D00〜D07 に出力され, バイ
トＣはデータバス１’のビット線 D24〜D31 に出力さ
れ, バイトＤはデータバス１’のビット線 D16〜D23 に
出力される。従って，データバス１’（データバス１と
接続）上には，ラッチ部３に書き込まれた時のバイト
Ａ，Ｂ，Ｃ，Ｄの配列に対し，スリーステート部４から
読み出されるとバイトＣ，Ｄ，Ａ，Ｂの配列に変換され
る。

【００１１】この原理説明では１つのデータについて１
つの変換の例について示したが，この原理を用いてデー
タバスのデータをバイト単位またはビット単位で種々に
変換することができ，更に複数のデータについて縦横の
変換を行うことができる。

【００１２】

【発明の実施の形態】図２は実施例１の構成である。図
中，１０はＭＰＵ，１１はメモリ，１２−１〜１２−４
はそれぞれ１バイト分（８ビット）の信号を格納するラ
ッチ部（図１の３に対応），１３−１〜１３−４はそれ
ぞれ１バイト分の入力信号を制御信号（ＥＮ）により許
可されると出力し，禁止されるとハイインピーダンス状
態になるスリーステート部（図１の４に対応）であり，
データの上位／下位を交換したデータを読み出すよう出
力側のバスと接続されている。１４はアドレスをデコー
ドするアドレスデコーダ（ＤＥＣで表示），１５は書込
制御部（ＯＲで表示），１６は読出制御部（ＯＲで表
示）である。

【００１３】また，１０ａはＭＰＵデータバス（以下，
データバスという），１０ｂはＭＰＵアドレスバス（以
下，アドレスバスという）であり，１０ｃはＭＰＵ書込
制御信号（MPU Write で表示, 以下，書込制御信号とい
う），１０ｄはＭＰＵ読出制御信号 (MPU Readで表示,
以下，読出制御信号という），１０ａ’はスリーステー
ト部の出力側のデータバスを表し，上記データバス１０
ａと接続されている。

【００１４】この図２に示す実施例の構成は，３２ビッ
トデータの上位１６ビットと下位１６ビットデータの入
換を行うもので，図３に示す実施例１の動作フローを用
いて説明する。

【００１５】最初にＭＰＵ１０からメモリ１１に対しア
ドレスバス１０ｂ上に任意のアドレスを指定し，読出制
御信号１０ｄを駆動して３２ビットデータ（バイトＡ〜
Ｄ）をデータバス１０ａに読み出しＭＰＵ１０内の作業
テーブルＡ（図示省略）に格納する（図３のＳ１）。次
に，作業テーブルＡのデータの書き込みの指示により書
込制御信号１０ｃを駆動すると，書込制御部１５から各
ラッチ部１２−１〜１２−４のクロック端子ＣＫに供給
されると，作業テーブルＡの３２ビットのデータがデー
タバス１０ａから最下位バイト（バイトＤ）〜最上位バ
イト（バイトＡ）の順に配列して各ラッチ部１２−１〜
１２−４に書込む（図３のＳ２）。次にスリーステート
部１３−１〜１３−４にアクセスし，アドレスデコーダ
１４及び読出制御信号１０ｄを出力して読出制御部１６
を介してイネーブル端子（ＥＮ）に読出許可信号として
供給すると，スリーステート部１３−１〜１３−４の出
力は，それぞれ予め配線された接続に従って出力側デー
タバス１０ａ’の各ビット線に出力され，最下位バイト
側から順にバイトＢ，バイトＡ，バイトＤ，バイトＣの
順に配置され，このデータはＭＰＵ１０の作業テーブル
Ａに格納される（図３のＳ３）。

【００１６】図４は実施例１によるデータ変換の前・後
の状態を示す。このように，変換後のデータはＭＰＵか
ら読み込んだ上位データと下位データの１６ビットずつ
が交換されている。

【００１７】図５は実施例２の構成である。図中，ＭＰ
Ｕ１０，メモリ１１及びデータバス１０ａ，アドレスバ
ス１０ｂ，書込制御信号１０ｃ，読出制御信号１０ｄは
上記実施例１（図２）と同様である。１７−１〜１７−
４はそれぞれ１バイト分のデータの書込・読出を独立に
行う２つのポート，すなわちＬポート（WR-L,RD-L)とＲ
ポート（WR-R,RD-R)を備えたデュアルポートメモリであ
る。この実施例２では，上記実施例１のようなラッチ部
とスリーステート部を使用しないでデュアルポートメモ
リを使用し，データの連続アクセスによる変換を可能に
する。

【００１８】この実施例２でも，上記実施例１の場合と
同様に上位１６ビットデータと下位の１６ビットデータ
の入れ換えを行う例について，図６に示す実施例２の動
作フローを用いて説明する。

【００１９】ＭＰＵ１０がメモリ１１の任意のアドレス
からデータバス１０ａを介して３２ビットのデータがＭ
ＰＵ１０のプログラム内の作業テーブルＡ（図示省略）
に格納される（図６のＳ１）。次に作業テーブルＡのデ
ータをデュアルポートメモリ１７−１〜１７−４のＬポ
ートに接続されいるデータバスを介して，任意のアドレ
スｎ番地にデータ（各デュアルポートメモリに１バイ
ト）を書き込む（図６のＳ２）。この時，デュアルポー
トメモリ１７−１〜１７−４のそれぞれのデータ配列は
最下位バイト（バイトＤ）〜最上位バイト（バイトＡ）
である。この後，更に連続して任意のアドレス（ｎ＋
１）番地・・・・ｎ＋ｍ番地まで，データの書き込みを
行う。

【００２０】次にデュアルポートメモリ１７−１〜１７
−４のＲポートに接続されているデータバスから任意に
アドレスｎ番地・・・・ｎ＋ｍ番地まで連続してデータ
の読み出しを行う。この時，デュアルポートメモリ１７
−１〜１７−４の出力側のデータ配列はバイトＢ，バイ
トＡ，バイトＤ，バイトＣであり，このデータはＭＰＵ
１０の作業テーブルＡに格納される（図６のＳ３）。変
換が終了したか判別し（図６のＳ４），終了しないとＳ
１に戻り，同じ処理が繰り返す。このように，上位／下
位１６ビットデータの変換部としてデュアルポートメモ
リを用いることで，変換前のデータの書き込みと変換デ
ータの取り出しをそれぞれ連続して行うことができる。

【００２１】上記実施例１（図２）及び実施例２（図
５）では，データ変換の内容が固定（上位／下位１６ビ
ットを交換する例）であったが，次の実施例３ではバイ
ト単位で組み合わせを自在に可変設定できるようにし
た。

【００２２】図７は実施例３の構成である。図中，ＭＰ
Ｕ１０，データバス１０ａ，アドレスバス１０ｂ，書込
制御信号１０ｃ，読出制御信号１０ｄ，メモリ１１，ラ
ッチ部１２−１〜１２−４，スリーステート部１３−１
〜１３−４，アドレスデコーダ（ＤＥＣ）１４，書込制
御部（ＯＲ）１５，読出制御部（ＯＲ）１６の各部は上
記実施例１（図２）と同じであり，実施例１の構成に新
たに追加される回路は，データ選択部（ＳＥＬ）１８−
１〜１８−４，データ選択部設定部（ＳＥＬ設定部）１
９，及び選択情報設定制御部（ＯＲで表示）２０であ
る。データ選択部（ＳＥＬ）１８−１〜１８−４は，そ
れぞれラッチ部１２−１〜１２−４からの各８ビット
（合計４バイト）の入力を受け取って選択信号により指
定された一つを選択して出力するよう接続されている。
なお，この実施例３のスリーステート部１３−１〜１３
−４は，上記実施例１，２とは異なり，それぞれの出力
線と出力側のデータバス１０ａ’との接続配置によりデ
ータ変換を行う必要がないため，最下位バイト〜最上位
バイトを発生する。

【００２３】図８はデータ選択部の詳細を説明する図，
図９は選択信号に対応するデータ選択部の選択論理を示
す図である。図８では１つのデータ選択部１８−１だけ
示すが，他のデータ選択部１８−２〜１８−４も同様で
ある。データ選択部１８−１に前段のラッチ部１２−１
〜１２−４（図７）のそれぞれの出力として各８ビット
データが入力される。一方，ＭＰＵからデータバス１０
ａを介してデータ変換内容に対応するバイト選択情報
（８ビット）がデータ選択部設定部１９に供給され，同
時にＭＰＵから書込制御信号１０ｃが出力されると選択
情報設定制御部２０を介してデータ選択部設定部１９の
クロック端子を駆動すると，バイト選択情報がデータ選
択部設定部１９に設定される。

【００２４】データ選択部設定部１９は，設定された情
報から，４つデータ選択部１８−１〜１８−４のそれぞ
れに選択信号ａ，ｂを出力する。選択信号ａ，ｂの組み
合わせに対応して各データ選択部は図９に示す選択論理
により，入力された４つのバイトの中の１つのバイト
（８ビット）を選択して出力する。この構成により，各
データ選択部は，４バイトの中から指定された任意の１
バイトを選択することが可能となる。また，４つのデー
タ選択部の中の複数が，同じバイトを選択すること，更
に全てのデータ選択部で一つのバイトを選択することも
可能である。

【００２５】図１０は実施例３（図７）の動作フローで
ある。図１０のＳ１，Ｓ２，Ｓ４は上記図３（実施例１
の動作フロー）のＳ１，Ｓ２，Ｓ３と同様であり，図１
０のＳ３のバイト選択情報の設定処理が追加されている
が，この設定処理はその後のＳ４の処理より前であれば
いつ設定してもよい。

【００２６】図１０において，メモリから３２ビットの
データを読み出して作業テーブルＡに格納し（Ｓ１），
その作業テーブルＡのデータをラッチ部１２−１〜１２
−４に書き込みを行う（Ｓ２）。次にデータ選択部設定
部（ＳＥＬ設定部）１９にバイト選択情報を書き込む
（図１０のＳ３）。これにより４つデータ選択部１８−
１〜１８−４は，データ選択部設定部１９からそれぞれ
に対する選択信号ａ，ｂにより４つのバイト入力の一つ
を選択する。続いて，読出制御信号により各スリーステ
ート部１３−１〜１３−４のデータを読み出してデータ
バスを介して作業テーブルＡに格納する（図１０のＳ
４）。

【００２７】このようにラッチ部１２−１〜１２−４の
保持データをスリーステート部に出力する段階でデータ
選択部１８−１〜１８−４において，４者択一の選択を
行うことにより入力データをどのようにもコントロール
することができ，バイト単位でのデータ変換の組み合わ
せは図１０に示す。

【００２８】図１１は実施例３によるデータ変換の組み
合わせを示し，２４（＝４×３×２）通りある。具体例
によりデータ選択部設定部１９への制御について説明す
る。図１１のバイト入れ換え前の配列であるバイトＡ，
Ｂ，Ｃ，Ｄを＊印を付したバイトＤ，Ａ，Ｃ，Ｂの配列
へ変換する場合，各スリーステート部１３−４〜１３−
１に対して，バイトＤ，バイトＡ，バイトＣ，バイトＢ
が入力されるように，データ選択部設定部１９（図８）
のＤ07〜Ｄ00に対しバイト選択情報として「０，１，
１，１，０，０，０，０」を設定すればよい。このバイ
ト選択情報により各データ選択部１８−１〜１８−４へ
の選択信号ａ，ｂが先頭から２ビット区切りで発生し，
上記図９の選択論理に従って選択を行う。

【００２９】さらにデータ選択部設定部１９へのバイト
選択情報を「１，１，１，１，１，１，１，１」とすれ
ば，入力データ（Ａ〜Ｄの４バイト）を，バイトＡ，
Ａ，Ａ，Ａという配列にも変換できる。従って，３２ビ
ットデータをデータ選択部設定部１９（図８）へのバイ
ト選択情報の設定値によっては，図１１の変換の組み合
わせ以外の配列，例えば，バイトＡ，Ｃ，Ａ，Ｃの配列
や，バイトＤ，Ｄ，Ｂ，Ｂ等のように，必要とするフォ
ーマットに自在に変換することができる。

【００３０】上記の各実施例１〜実施例３の構成では，
バイト単位でデータ変換を行っているが，次に示す実施
例４ではビット単位のデータ変換を行う構成を示す。図
１２は実施例４の構成である。図中，１０，１０ａ〜１
０ｄ，１１，１４〜１６は上記実施例１（図２）の同一
符号の各部と同であり説明を省略する。１２はラッチ
部，１３はスリーステート部である。このスリーステー
ト部１３は，上記の各実施例１のスリーステート部１３
−１〜１３−４のようにバイト単位でデータ変換を行う
ために出力側のデータバス１０ａ’と接続せず，ラッチ
部１２からの入力ビットの位置を反転するようにスリー
ステート部１３の出力のビット位置と接続されている。
すなわち，ラッチ部１２のビットＤ00( 最下位ビット)
がスリーステート部１３の出力側のデータバス１０ａ’
のビットＤ31に出力され，ラッチ部１２のビットＤ31(
最上位ビット) がスリーステート部１３の出力側のデー
タバス１０ａ’のビットＤ00に出力される。その他のビ
ットも図１２に示すようにそれぞれビット位置が入れ換
えられる。

【００３１】この実施例４の動作フローは上記図３と同
様であるため図示省略されているが，最後にスリーステ
ート部１３から読み出しをすると，３２ビットデータの
最下位ビット（ＬＳＢ）と最上位ビット（ＭＳＢ）を入
れ換えることができる。

【００３２】上記実施例１乃至実施例４では，バイトま
たはビットの入れ換え処理を一度メモリから読み出した
後にラッチ部，スリーステート部（実施例１，実施例３
〜実施例５）またはデュアルポートメモリ（実施例２）
へのアクセスを行うことで実施していたが，より簡単化
してメモリからの読み出しでバイトまたはビットの入れ
換えを終了することが可能な構成を実施例５に示す。

【００３３】図１３は実施例５の構成であり，３２ビッ
トデータのＭＳＢとＬＳＢの入れ換えが選択可能にする
場合の構成である。図中，１０，１０ａ〜１０ｄ，１
１，１４，１５は上記実施例４（図１２）の同一符号の
各部と同であり説明を省略する。２１−１，２１─２は
方向制御端子（ＤＩＲ）への制御信号により入出力の方
向が可変制御され，イネーブル端子（ＥＮ）への制御信
号により駆動される双方向スリーステート部であり，２
２はスリーステート制御部，２３は反転部である。双方
向スリーステート部２１─１は，何れの方向へのゲート
動作においても３２ビットの入力信号がそのまま（位置
を変更せず）出力側のバスに転送する構成を備え，双方
向スリーステート部２１─２は，何れの方向へのゲート
動作においても３２ビットの入力信号の順序を反転して
出力側のバスに転送するよう接続され，各双方向スリー
ステート部はイネーブル端子（ＥＮ）を駆動することに
より同時に１つだけ動作する。

【００３４】実施例５の動作を，図１４に示す実施例５
の動作フローを用いて説明する。最初にＭＰＵ１０がメ
モリ１１よりデータを読み出す前に，ＭＳＢとＬＳＢを
入れ換えるかどうかを指示する制御データをデータバス
１０ａからスリーステート制御部２２に供給し，書込制
御信号１０ｃが発生することで制御データがスリーステ
ート制御部２２に設定される。スリーステート制御部２
２の出力により双方向スリーステート部２１─１，２１
─２の一方が選択（イネーブル端子を駆動）される。

【００３５】ビット配列をそのままでメモリから読み出
す場合は，スリーステート制御部２２に対しＭＰＵ１０
からビット入れ換え「なし」を設定すると（図１４のＡ
のＳ１），双方向スリーステート部２１─１が選択（イ
ネーブル）され，双方向スリーステート部２１─２が非
選択（ディゼーブル）される。この時，メモリ１１にア
ドレスバス１０ｂからアドレスを指定して読出制御信号
１０ｄを供給することで読み出されたデータ（３２ビッ
ト）は，スリーステート部２１─１を介してデータバス
１０ａへデータ配列がそのままで出力されＭＰＵ１０に
転送される（図１４のＡ．のＳ２）。なお，この時，双
方向スリーステート部２１─１と２１─２は，書込制御
信号１０ｃが駆動されないため方向制御端子（ＤＩＲ）
はディゼーブルとなりメモリ側からＭＰＵ側へ向かう方
向の転送を行う。

【００３６】ビット配列を逆転する場合は，スリーステ
ート制御部２２に対しビット入れ換え「あり」を設定す
ると（図１４のＢ．のＳ１），双方向スリーステート部
２１─１がディゼーブルに，双方向スリーステート部２
１−２はイネーブルになる。これにより，メモリ１１か
らの読み出しデータは，ビット配列のＭＳＢとＬＳＢが
逆転して読み出される（図１４のＢ．のＳ２）。

【００３７】図１４に示す動作フローは，上記実施例１
〜実施例３のフロー（図３，図６，図１０）と比べると
明らかなように，処理が１プロセス（１ＭＰＵマシンサ
イクル）少なくて済む。また，この実施例５において，
双方向スリーステート部２１─１，２１─２を双方向制
御機能付きのスリーステートバッファにすると，ＭＰＵ
１０がメモリ１１から読み出す時だけでなく，書き込む
時にビット入れ換えを行うこともできるので，他のＭＰ
Ｕとの共有メモリでのデータの受け渡しでビット配列の
ＭＳＢとＬＳＢの定義が反対になっているようなシステ
ム等との接続において，データの配列の入れ換えが必要
になった場合に有効である。

【００３８】これまでの各実施例では一つのデータのバ
イトまたはビットをデータバス変換により行う構成を示
したが，次に複数のデータをバイト単位で縦横配列の変
換を可能とした実施例６を示す。

【００３９】図１５は実施例６の構成，図１６はラッチ
部とスリーステート部の関係説明図，図１７は実施例６
のデータ変換則，図１８は実施例６の動作フロー，図１
９は各処理過程におけるラッチ部の状態，図２０は具体
的な適用例を示す。

【００４０】図１５において，ＭＰＵ１０，データバス
１０ａ，アドレスバス１０ｂ，書込制御信号１０ｃ，読
出制御信号１０ｄ，メモリ１１，アドレスデコーダ（Ｄ
ＥＣ）１４，書込制御部（ＯＲ）１５は上記実施例１
（図２），実施例３（図７），実施例４（図１２），実
施例５（図１３）と同様であり，この実施例６に特有の
構成要素として，読出制御部（ＯＲ）１６─１〜１６─
４，それぞれ１バイトの容量を持つ４段のラッチ部２４
─１〜２４─４，２５─１〜２５─４，２６─１〜２６
─４，２７─１〜２７─４，それぞれ４バイト（３２ビ
ット）分のデータを入出力するスリーステート部２８─
１〜２８─４を備える。

【００４１】図１５内のラッチ部とスリーステート部の
関係を図１６及び図１７を用いて説明する。図１６には
スリーステート部２８─１だけを示す。この実施例６で
は図１７に示すように最初にデータとして１Ａ，１
Ｂ，１Ｃ，１Ｄからなる４バイト（３２ビット）が読み
出されると，並列に各ラッチ部２４−１〜２４─４に設
定され，その後データ〜データが順次読み出される
と各データ〜が，ラッチ２４−１〜２４─４のそれ
ぞれ後段にシフトしながら設定され，４つのデータが設
定された状態で，図１６のスリーステート部２８─１を
イネーブルにすると，各ラッチ２４─１，２４─２，２
４─３，２４─４からは，図１７の変換後のデータ配列
のデータとして示すように４Ａ，３Ａ，２Ａ，１Ａか
らなるデータ（データ〜の最上位のバイトを集めた
４バイト）が出力される。同様に，図１４の各スリース
テート部２８─２〜２８─４からは，図１７の変換後デ
ータ配列のデータ〜データとして示すデータが出力
される。このように，図１６のラッチ部は，全体として
バイト単位で間口４バイト奥行き４バイトのシフトレジ
スタとして構成される。また，スリーステート部２８─
１〜２８─４はバイト単位で奥行きをもつラッチ部の各
々の４バイトを出力として取り出せるように構成されて
いる。

【００４２】図１８の動作フローを，図１９を参照しな
がら説明する。最初にメモリ１１の任意のアドレス指定
によりデータバス１０ａを介して３２ビットデータを読
み出してＭＰＵ１０の作業テーブルＡに格納する（図１
８のＳ１）。次に作業テーブルＡのデータをラッチ部２
４─１，２５─１，２６─１，２７─１に書き込む（図
１８のＳ２）。この場合，アドレスデコーダ１４，及び
書込制御部１５からの制御信号をラッチ部へのクロック
信号として供給し，データバス１０ａ上のデータを各先
頭のラッチ部に格納する。この結果，図１９に示す「１
回目の書き込み」のように書き込みデータが書き込ま
れ，各ラッチ部には１Ｄ〜１Ａの各バイトが設定され，
それぞれが出力される状態となる。

【００４３】この後，図１８のＳ１，Ｓ２の処理が実行
されて合計４回実行すると（図１８のＳ３），図１９の
２回目の書き込み（２Ｄ〜２Ａ），３回目の書き込み
（３Ｄ〜３Ａ），４回目の書き込み（４Ｄ〜４Ａ）に対
応する書き込みデータ，ラッチ部の状態として示すよう
に書込み毎にバイト単位で順次シフトされる。

【００４４】書き込みを４回繰り返した後，次にスリー
ステート部２８─１〜２８─４にアクセスし，アドレス
デコーダ１４からの制御信号及び読出制御部１６─１か
ら発生する許可信号（ＥＮ）をスリーステート部２８─
１の読み出し許可信号として与え，ラッチ部２４─１〜
２４─４に保持されたそれぞれのバイトのデータが新た
な４バイトのデータとしてデータバス上に出力される
（図１８のＳ４）。この動作を各スリーステート部に対
して順番に繰り返して４回のループを実行すると（図１
８のＳ５），処理を終了する。

【００４５】すなわち，２回目はスリーステート部２８
─２は読出制御部１６─２からの許可信号により選択さ
れて読み出し，他のスリーステート部２８─３，２８─
４もそれぞれ読出制御部１６─３，１６─４からの許可
信号により読み出しを行う。各スリーステート部から読
み出されるデータは，図１９の４回目の書き込みに対応
するラッチ部の出力状態の内容を，横方向に４バイトず
つであり，スリーステート部２８─４からは「４Ａ，３
Ａ，２Ａ，１Ａ」のデータ，スリーステート部２８─３
からは「４Ｂ，３Ｂ，２Ｂ，１Ｂ」のデータ，スリース
テート部２８─２からは「４Ｃ，３Ｃ，２Ｃ，１Ｃ」の
データ，スリーステート部２８─１からは「４Ｄ，３
Ｄ，２Ｄ，１Ｄ」のデータが読み出される。

【００４６】図２０は実施例６の具体的な適用例を示
す。具体的には，通信装置等の監視装置において，通信
装置を構成する複数のパッケージの状態を一定周期で監
視する場合の例である。図２０の(a) は，ＰＫＧ−Ａ，
ＰＫＧ−Ｂ，ＰＫＧ−Ｃ，ＰＫＧ−Ｄの４つのパッケー
ジの状態を表すデータ（４バイト）を１秒毎に収集する
場合に，現在データ，−１秒データ（１秒前），−２秒
データ，−３秒データの４つのデータを順番に図１５の
ラッチ部に格納した状態を表す。この４つのデータを縦
横変換することにより，図２０の(b) に示すように同じ
パッケージ毎に，−３秒，−２秒，−１秒，現在のバイ
トで構成された４バイトのデータに変換される。これに
より，１秒周期で各パッケージから収集した警報状態を
警報評定する場合に，各パッケージ毎に処理する場合に
有効である。

【００４７】

【発明の効果】本発明によればファームウェアで処理し
やすい形へのデータ変換を可能とし，ファームウェアの
みで行っていたデータ変換に比べてハードウェアで補助
回路を持つことでシステム性能を向上することができ
る。具体的には，上記「発明が解決しようとする課題」
で説明した従来技術では３４マシンサイクルを必要とし
ていたデータ変換を，本発明の実施例１，実施例２では
メモリ読み出し処理の１マシンサイクル，ラッチ部書き
込み処理の１マシンサイクル，スリーステート部の読み
出し処理の１マシンサイクルの合計３マシンサイクルで
あり，１０倍以上の高速化を実現できる。

【００４８】また，実施例３ではバイト単位で組み合わ
せを自在に可変設定してデータ変換を行うことができ，
実施例４ではビット単位のデータ変換を高速に実現する
ことができる。更に，実施例５によれば，メモリからの
読み出しでバイトまたビットの入れ換えを終了させるこ
とが可能となる。更に実施例６によれば，複数のデータ
の縦横変換を高速に実現することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施例１の構成を示す図である。

【図３】実施例１の動作フローを示す図である。

【図４】実施例１によるデータ変換の前・後の状態を示
す図である。

【図５】実施例２の構成を示す図である。

【図６】実施例２の動作フローを示す図である。

【図７】実施例３の構成を示す図である。

【図８】データ選択部の詳細を説明する図である。

【図９】選択信号に対応するデータ選択部の選択論理を
示す図である。

【図１０】実施例３の動作フローを示す図である。

【図１１】実施例３によるデータ変換の組み合わせを示
す図である。

【図１２】実施例４の構成を示す図である。

【図１３】実施例５の構成を示す図である。

【図１４】実施例５の動作フローを示す図である。

【図１５】実施例６の構成を示す図である。

【図１６】ラッチ部とスリーステート部の関係説明図で
ある。

【図１７】実施例６のデータ変換則を示す図である。

【図１８】実施例６の動作フローを示す図である。

【図１９】各処理過程におけるラッチ部の状態を示す図
である。

【図２０】実施例６の具体的な適用例を示す図である。

【図２１】従来例の説明図（その１）である。

【図２２】従来例の説明図（その２）である。

【符号の説明】

１データバス１’ 出力側のデータバス２データ変換部３ラッチ部４スリーステート部

───────────────────────────────────────────────────── フロントページの続き (72)発明者安永昌隆大阪府大阪市中央区城見２丁目２番６号富士通関西ディジタル・テクノロジ株式会社内 (72)発明者桑子健一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】ＭＰＵ及びメモリに接続されたｎビット
幅のデータバス上でデータの配列を変換するデータバス
変換方式において，前記データバス上のデータを受け取
って，データの配列を変換した出力を前記データバス上
に発生するデータ変換部を設け，前記データ変換部は，
前記データバス上のデータを一時保持するラッチ部と，
前記ラッチ部の出力が入力され，入力データの位置と異
なる出力側の前記データバスの位置に予め接続されたス
リーステート部とを備え，前記ラッチ部にデータを書き
込みを行った後，前記スリーステート部を読み出すこと
により前記データバス上に変換されたデータを出力する
ことを特徴とするデータバス変換方式。
【請求項２】請求項１において，前記データ変換部の
ラッチ部とスリーステート部はそれぞれバイト単位の複
数個で構成され，前記各スリーステート部は入力側の上
位ｎ／２ビットのバイトと下位ｎ／２ビットのバイトが
それぞれ出力側のデータバス上で入れ換わる位置に接続
され，前記ラッチ部からのｎビット幅のデータをｎ／２
ビットで配列変換を行うことを特徴とするデータバス変
換方式。
【請求項３】請求項１において，前記データ変換部を
デュアルポートメモリにより構成し，前記データバス上
に読み出されたデータを一方のポートから書き込み，前
記デュアルポートメモリの他方のポートの読み出しデー
タのビット位置は出力側のデータバス上の異なるビット
位置と予め接続され，前記デュアルポートメモリに複数
のデータを連続して書き込んだ後，読み出しを行うこと
により前記データバス上に変換されたデータを連続して
発生することを特徴とするデータバス変換方式。
【請求項４】請求項１において，前記データ変換部の
ラッチ部とスリーステート部をそれぞれバイト単位の複
数個で構成され，前記複数のラッチ部からの全てのバイ
ト出力が入力されて選択信号により一つを出力するデー
タ選択部を各スリーステート部の前段にそれぞれ設け，
前記各スリーステート部は，それぞれ前段のデータ選択
部からの入力を配置位置に対応した出力側のデータバス
上の本来の位置へ出力するよう接続され，前記各データ
選択部に対し，データバス上のデータをバイト単位で変
換する内容に応じた各選択信号を発生するデータ選択部
設定部を設け，前記データ選択部設定部に選択信号を設
定してバイト単位で任意のデータ変換を行うことを特徴
とするデータバス変換方式。
【請求項５】請求項１において，前記スリーステート
部は，入力データの各ビット位置を反転するよう出力側
の各ビットを出力側のデータバスの各ビット位置に接続
され，前記ラッチ部にデータの書き込みを行った後，前
記スリーステート部を読み出すことにより前記データバ
ス上に全ビットが反転されたデータを出力することを特
徴とするデータバス変換方式。
【請求項６】請求項１において，前記データ変換部と
して，前記ＭＰＵに接続されたデータバスと前記メモリ
との間に，データを構成する全ビットをデータバスから
メモリへまたはメモリからデータバスへの双方向に転送
可能な２つのスリーステート部を設け，前記スリーステ
ート部の一方は，入力された各ビットをそのまま出力側
の同じ位置に出力するよう接続し，他方は入力された各
ビットが出力側へ反転した位置に出力するよう接続し，
前記メモリとＭＰＵ間のデータの読み出しまたは書き込
みにおいて前記２つのスリーステート部の一方を駆動す
ることにより全ビットが反転されたデータを出力するこ
とを特徴とするデータバス変換方式。
【請求項７】ＭＰＵ及びメモリに接続されたｎビット
幅のデータバス上で複数のデータをバイト単位で縦横配
列の変換をするデータバス変換方式において，前記デー
タバスのデータを構成するバイト数に対応する個数のラ
ッチ部を備え，前記各ラッチ部は前段から後段にバイト
をシフトする前記バイト数に対応する複数段により構成
され，前記各ラッチ部の複数の各段の出力を入力とし，
読出制御信号により出力側のデータバスに前記複数段の
出力を並列に出力する複数のスリーステート部を備え，
メモリから読み出したデータを前記各ラッチ部の先頭に
格納し，前記複数のデータが格納された後，前記複数の
スリーステート部を順番に読出すことにより縦横変換さ
れたデータを順次データバス上に発生することを特徴と
するデータバス変換方式。