JPS5998262A - メモリ・アクセス方法及び双方向デ−タ・バイト整列装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明、は、ランダム・アクセス・メモリ（ＲＡＭ）に
関し、更に詳細には、１メモリ・サイクル時間中Ｖｃ１
又はそれ以上のバイトのデジタル・ワードを１又はそれ
以上のメモリ位置に、そしてそのメモリ位置から転送す
る双方向データ・バイト整列装置に関する。

（背景技術） コンピュータ又はデータ処理システムは、一般に、特定
数のビ゛ット、例えば８．１６．２４又は３２ビツトか
ら成るディジタル・ワード９を記憶する複数のメモリ位
置を有するメモリ・サブシステムを含んでいる。いくつ
かの代表的３２ビツト汎用レジスタ・マシーンのコンピ
ュータ・アーキテクチャは、最初の１又は２バイトが実
行されるべき演算を指定し次のバイトがオはラント９を
指定するバイト列によって表わされる可変長命令を採用
している。平均的命令は約６バイト長であるが、あるコ
ンピュータでは命令が１から５６ノζイト長になること
もある。３２ビツト・ロングワード・メモリに可変長命
令及びデータを混在させて記憶することは、例えば、も
し６２ビツト命令又はデータ・ワードの一部が１″′６
ビツト命令又はデータ・ワードとして同じメモリ・アト
ゝレスに記憶され、残りが次のメモリ・アト９レスに記
憶されるとすれば、利用し得るメモリ記憶ス投−スを最
大限利用できることになる。

従来だおいては、メモリ・スペースの有効利用はハード
・ウェア及びソフト・ウェア技術の組合せによって達成
されてきた。命令又はデータ・ワードの一部が１つのメ
モリ・アドレスに記憶され、他の部分は次のメモリ・ア
ドレス位置に記憶すれる場合には、１メモリ・サイクル
よりも長い時間が必要になることが多かった。ある場合
には、メモリのあるアドレスだけが多数ノミイトのワー
ドを記憶することができ、整列されていないメモリ・リ
クエストはより短く整列されたリクエスト列に変換され
、その実行には数メモリ・サイクル時間が必要になった
。その結果、メモリ・スペースの有効利用は達成された
が、コンピュータの処理速度；・１低下してしまった。

捷だ、従来はメモリのバイト・アドレス可能性に制限を
おいだのでメ４：す利用性は改善されたが演算速度が低
下した。最小のハードウェアで最大の効率を達成するた
めに、プログラマ又はオはし一ティ／グ・システムにい
かなる位置合せの制約を与えることなく、メモリの任意
のバイト・アトＶスから開始する１、２、又は４バイト
列をアクセスすることができることは望ましいことであ
る。

（発明の概要） 本発明は、ディジタル・バイト情報をメモリに送りその
メモリからディジタル・バイトを受けるシステム・バス
と、複数のディジタル・バイトの少なくとも１つをメモ
リとシステム・バストノ間で転送するトランシーバと、
少なくとも１つのバイトをシステム・バスとトランシー
バの第１；Ｎ−トとの間で転送する第１バイト・バスと
、少なくとも１つのバイトをトランシーバの第２ポート
とメモリとの間で転送する第２バイト・バスと、メモリ
内の任意のバイト位置から開始する書き込み及び読み出
しメモリ・アクセスを制御する手段と、少なくとも１つ
のバイトをメモリとシステム・バスとの間で転送すると
きトランシーバを制御する手段と、から構成される双方
向データ・バイト整列装置を開示する。メモリは少なく
とも１つの偶数アドレス・メモリ・セグメントと少なく
とも１つの奇数アドレス・メモリ・セグメントを含み、
それらは同時にアクセスされることが可能で複数の連続
するバイトをアクセスすることもできる。

トランシーバは複数の双方向トランシーノミ・アレイか
ら成り、その各アレイは複数の複数ビット双方向バス・
トランシーバから成る。メモリ・アクセス制御千浪耘更
に、メモリ・セグメント境界を越えて延長する複数のバ
イトを書き込みそして読み出す手段を有する。メモリ制
御及びトランシーノミ制御手段はり数のプログラム可能
論理アレイカ・ら構成される。更に、読み出しサイクル
の間少なくとも１つのバイトを転送するとき右詰め零拡
張を行う手段と読み出しサイクルの間少なくとも１つの
バイトを転送するとき右詰め符号拡張を行う手段が設け
られる。

本発明む、丁、更に、少なくとも１つの偶数アドレス・
メモリ・セグメント及び少なくとも１つの奇数アビレス
・メモリ・セグメントと、１メモ１１・−リイクルの間
にメモリ内の複数のノミイト位置の任意の１つで１バイ
ト情報をアクセスし、また１メモリ・サイクルの間にメ
モリ内の任意のバイト位装置からスタートする複数のバ
イト・シーケンスをアクセスするバイト整列器と、前記
ディジタル・ノ何トをメモリに送り、またメモリからデ
ィジタル・バイトを受けるシステム・バスと、から構成
される複数のディジタル・バイト情報を記憶するメモリ
を開示する。偶数アドレス・メモリ・セグメントと奇数
アドレス・メモリ・セグメントは、１メモリ・サイクル
時間に同時にアクセスされて、複数の連続バイトをアク
セス可能とする手段を有する。その各メモリ・セグメン
トはシステム・バスによって相互接続されるバイト整列
器から構成される。メモリ・アクセスはり一部（読み出
し）メモリ・サイクルとライト（書き込み）メモリ・サ
イクルから成っている。バイト整列器は、また、複数の
双方向トランクーパ・プレイと複数のプログラムされた
論理プレイとから成り、前記トランシーバ・アレイの各
々は更に複数の複数ビット双方向バス・トランシーバか
ら構成さｈろ。そのプログラムされた論理プレイは、メ
モリ及び双方向トランシーノミ・アレイに対し制御信号
を発生する手段を有している。

本発明は、更に、複数のデ・ｆジタル・バイト情報をシ
ステム・バスに与え、システム・バスと双方向トランシ
ーバとの間の第１バイト・バス、上に前記バイトを転送
し、前記トランシーバとバイト整列を行い、双方向トラ
ンシーバとメモリとの間の第２バイト・バス上に前記バ
イトを転送し、プログラムされた論理アレイでメモリの
書き込み及び読み出しサイクルを制御し、前記プログラ
ムされた論理アレイによって双方向トランシーバを制御
する、ステップから成るバイト・アドレス可能なメモリ
をアクセスする方法を開示する。メモリは少なくとも１
つの偶数アドレス・メモリ・アレイと少なくとも１つの
奇数アドレス・メモリ・アレイとを有し、そのメモリ・
アレイは同時にアクセスされることができ、複数の連続
バイトのアクセスを行うことができる。ディジタル・バ
イトの書き込み及び読み出しサイクルを制御するステッ
プはメモリ内の任意のバイト位置で開始し、メモリ・ア
レイ境界を越えて伸びることによって行なわれる。双方
向トランシーバは複数の双方向トランシーバ・アレイか
ら成り、そのアレイの各々は複数の複数ビット双方向バ
ス・トランシーバから成る。

（実施例の説明） 本発明を以下実施例に従って詳細に説明する。

第１Ａ図及び第１Ｂ図を参照すると、１６にロングワー
ド×６２ビットのメモリ・アレイ２８に接続された双方
向データ・バイト整列装置１８から成る１６にロングワ
ード×３２ビット・メモリ・セグメント１１０のブロッ
ク図が示される。データ・バイト整列装置１８は、１バ
イトが８ビツトから成るとき、２バイト（ワード９）又
は４バイト（ロングワード）境界ではなく個々のバイト
境界上でメモリをアドレス可能にする。メモリ・セグメ
ント１１０は、第２図に示すように別のメモリ・セグメ
ント１１２に接続されるとき、３２にロングワード×６
２ビットのノ２イト・アドレス可能なランダム・アクセ
ス・メモリ・システムに編制される。メモリ・セグメン
ト１１０は偶数ロングソードの整列されたアドレスを有
し、メモリ・セグメント１１２は奇数ロングワード９の
整列されたアト９レスを有する。メモリ・セグメント１
１０及び１１２は、共に、メモリ・ワード境界に位置合
せされていないバイトに対するメモリ・アクセスをスピ
ードゞアップするために、２つのロングワード・メモリ
・アクセスを行ない８バイト（４ワード″′）を発生す
ることによって並列に動作する。メモリ・ロングワード
・アドレスが偶数基準アドレスであるとき、偶数アドレ
ス・メモリ・セグメント位置（ｎ）がアクセスされて４
バイ）（０〜６）を供給し、同時に奇数アドレス・メモ
リ・セグメント位ｒｔ（ｎ＋１）がアクセスされて付加
的４バイト（４〜７）を供給する。基準アドレスが奇数
のとき、奇数アドレス・メモ１トセグメントは位置（ｎ
）をアクセスして４バイト（０〜３）を供給し、同時に
偶数アト９レス・メモリ・セグメントは位置（ｎ＋１）
をアクセスして付加的４ノ２イト（４〜７）を供給する
。

各メモリ・セグメントのデータ・バイト整列装置１８は
、読み出しサイクルの間システム・バス９０に供給する
ため８バイトのうち最大の４ノζイトを選択する。

第２図に示すように、メモリ記憶容量を増加させるため
にメモリ・セグメント１１０及び１１２にメモリ・セグ
メント対が更に付加されている。メモリ・アクセスが３
２にロングワード（１２８にバイト）メモリ・セグメン
ト対の境界を越える必要があるとき、メモリ・セグメン
ト１１２に含まれる当業者には周知の第１桁上げ先見回
路がメモリ・セグメント１１４０次のアドレスのＣｌＮ
−１０９にキャリーアウト信号Ｃ３ＵＴ−１１３を与え
る。基準アドレスが偶数のときは、メモリ・セグメント
対の境界を越えることなしに４つの連続したバイトがア
クセスされるのでキャリーアウト信号は発生されない。

基準アドレスが奇数で、それが３２にロンダワーｒ・メ
モリ・セグメント対のアドレス・フィールド９内の最高
アドレスであるときは、ＣｏＵＴ−１１３信号が発生さ
ｈ、次のより高次のメモリ・セグメントでメモリ・サイ
クルが開始され、更にＣ０ＵＴ　−１１３信号を偶数ア
ドレス・メモリ・セグメン）　１１０のＡＢＯＲＴｌ　
１５人力に与えてより低い偶数アト９し′ス・メモリ・
セグメントが応答するのを禁止シテハス衝突を防止して
いる。

メモリ・セグメント１１０内のデータ、バイト整列装置
１８は、第１Ａ図及び第１Ｂ図に示すように、フィール
ド・プログラム可能論理アレイ（ＦＰＬＡ）１０．１２
．１４及び１６とメモリー了ｖイ２８及びシステム・バ
ス９０に結合される双方向トランシーバ・アレイ６ｏと
を有する。トランシーバ・アレイ６０は、４つのＦＰＬ
Ａ　１０．１２．１４及び１６の制御によって、マルチ
プレックス機能及び双方向バス・インターフェース機能
を達成する。メモリ・アレイ２８は１６にロングワード
Ｘ６２ビツト（４バイト）の記憶を行う。データ・バイ
ト整列装置１８は、メモリ・アレイ２８に読み出し及び
岩−き込みサイクルを実行させ、８つのうちのどのバイ
ト（２つのメモリ・アレイから）が利用されるかを選択
する。各メモリ、セグメント１１０及び１１２は、各々
データ・バイト整列装置１８を有し、各データリ何ト整
列装置の応答はＦＰＬＡ１０〜１６へのＥＶＥＮ＋スト
ラップ入方によって決定される。データ・バイト整列装
置は、読み出し及び書き込みサイクルの両方に対し、１
．２又は４バイトを選択することができ、その選択は右
詰め零拡張又は右詰め符号拡張の形式でデータを取り扱
うことが可能である。データヴイト整列装置１８の同じ
回路が読み出し及び書き込みサイクルの両方に使用され
、これは本発明の特徴となってｂる。

第１Ｂ図において、メモリ・アレイ２８は４つノＲＡＭ
２０．２２．２４及ヒ２６　”’ＱｌａＮｊＪすｈ、各
ＲＡＭセクションは１６にワード×８ビぐトがら成る。

４つのセクションは全体で１６にロングワードＸ６２ビ
ットの記憶を可能とする。メモリ・了レイ２８を構成す
るために１６Ｋｘ１ビツト・スタティックＲＡＭ、例、
ｔＪｆＩＮＭＯ８ＩＭＳＩ、！１００集ｆｉ回路が使用
されている。メモリ・アレイ２８の各８ビツト・バイト
部はＲＡＭノ２イト・バス８２．８４．８６及び８８に
よってトランシーバ・了レイ３０に接続され、該バスは
システム・バス９０上の任意の特定バイト位置に、及び
その位置から任意のバイトが双方向トランシーバ・アレ
イ６０を介して転送されるのを可能にする。

第１Ａ図及び第１Ｂ図において、双方向トランシーバ・
アレイ６０は１６個の別々に制御される８ビツトトラン
シーバ６２〜６２から成り、該トランシーバはシステム
・ノミス９０とメモリ・アレイ２８との間でバイト情報
を転送する。各トランシーバは８ビツト双方向ろ状態（
ｔｈｒｅｅ−ｓｔａｔｅ）集積回路、例えば、Ａｄｖａ
ｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉｃｅｓ製のＡＭ７ろ／
８３０３工Ｃで実現できるものである。

各トランシーバのＴ／Ｒ入力は、トランシーバを通る論
理信号の方向、即ち、Ａポート又はＢポートのどちらが
入力で、どちらが出力かを決定する。

すべてのトランシーバ６２〜６２のＴ／Ｒ入力にはＷＲ
−信号が接続されている。ＣＤ入力はチップ選択制御入
力として機能するチップ使用禁止入力である。ＦＰＬＡ
ｌｏ及び１４は１６個のトランシーバ６２〜６２０１つ
を個別に選択するための１６個の制御信号を発生する。

３個のバッファ６４．６６及び６８は符号拡張デコーダ
９５と共にメモリ・セグメント１１０において１又は２
バイトのみを選択するとき、零又は符号を拡張する目的
で使用される。このバッファ６４．６６及び６８はフェ
アチャイル）’Ｆ２４４ＩＣで実施することができる。

ハイド・ハス７２．−７４．７６及び７８はシステム・
バス９０とトランシーバ６２〜６２０Ｂ端子との間にデ
ータ路を提供する。バイト・バス７２．７４及び７６は
、また、バッファ６４．６６及び６８に夫々接続される
。バイト・バス８２．８４．８６及び８８はトランシー
バ３２〜６りのＡ端子とＲＡＭ２０．２２．２４及び２
６との間にデータ路を提供する。

第１Ａ図及び第ｉ　Ｂ　図にオイテ、ＦＰＬＡＩ　０１
１２．１４及び１６はメモリ・アレイ２８及びトランシ
ーバ・アレイ６０に対し制御を行う。各メモリ・セグメ
ント１１０〜１２０に対し全く同じハードウェアを持た
せるために、メモリ・セグメントを偶数アドレス及び奇
数アドレスとして機能させるのに必要なロジックを含む
ようにコート９化される。

ＥＰＬＡの使用は必要な制御ロジックに対し最大機能密
度を提供する。メモリ・セグメント１１０〜１２０が偶
数又は奇数アト９レスとして機能するかどうかの決定は
各ＥＰＬＡ１０〜１６の１７人口に接続されたＥＶＥＮ
十信号によって行なわれる。ＥＶＥＮ＋がＨ（ハイレベ
ル）のときＦＰＬＡは偶数アト９レスに対して作用し、
ＥＶＥＮ＋がＬ（ローレベル）のときＥＰＬＡは奇数ア
ドレスに対し作用する。各ＦＰＬＡＩＯ〜１６のＡＢＯ
ＲＴ−信号は前述した様に、次の高次偶数アト９レス・
セグメントがアクセスされるとき低次の偶数アドレス・
メモリ・セグメントを禁止するものである。各ＦＰＬＡ
１０〜１６の１５人力にはＬＯＣＫＯＵＴ−信号が接続
され、該信号は入力アドレス・ビットの変化中、出力制
御信号が状態を切供えないように作用する。更に、各Ｆ
　ＰＬＡ　１０〜１６の入力に接続されたＴＥＳＴＥＮ
−信号は各ＦＰ　ＬＡのテストを行うためのものである
。

ＦＰＬＡ　１０〜１６は、標準のロジック・プログラム
装置によってＩ１０極性及び方向をプログラムするため
の可溶性リング接続の６２個のＡＮＤゲートと１０個の
ＯＲゲートから成るシダネテックス製８２Ｓ１５３　）
ライ・ステー）ＩＣヒユーズ・ロジックで実現すること
ができる。表１〜４（末尾に示す）は４つのＦＰＬＡｌ
ｏ、１２．１４及び１６の詳細プログラム情報を８２８
１５３　デバイスのデータ仕様で示したものである。

表１〜４において、入力は工で示され、出力はＢで示さ
れる（Ｂ端子は入力としても使用することができる）。

入力に対し、Ｈは高論理レベルを表わし、Ｌは低論理レ
ベルを表わし、そしてダッシュ（−）はどちらでもよい
こと（ｄｏｎ’　ｔ　ｃａｒｅ）を表わしている。出力
に対しては、Ａは活性出力を示し、ト９ット（・）は不
活性出力を示す。Ｄの項は１０個の方向制御ゲートを表
わしている。Ｄの行が零のとき、Ｂ端子は入力とじて使
用される。

Ｄの行のダッシュ（−）は出力がすべての状態に対し使
用されることを表わしている。更ＫＦＰＬＡに関する情
報はシダネテツクスによって製造されたトライステート
ＦＰＬＡ８２Ｓ１５３　の仕様書から得ることができる
。制御のために必要なロジックはデバイスの数を最少に
するように分割され、ＦＰＬＡのコード化は１９７６年
、Ｆ３ａｒｎｕｅＩＣｒ、　Ｌｅｅ、Ｐｒｅｎｔ、１ｃ
ｅＨａ１１著［Ｄｉｇｉｔａｌ　Ｃ１ｒｕｉｔｓ　ａｎ
ｄ　Ｌｏｇｉｃ　ＤｅｓｉｇｎＪに記載されるＱｕｉｎ
ｅ　−ＭｃＧ　１ｕｓｋｅｙ技術を使用して最小にされ
る。

表１及び２はトランシーバ・アレイ５０の制御プログラ
ムを示し、第１Ａ及び１Ｂ図に示すように、トランシー
バ制御ＦＰＬＡｉ（）及び１４がらの出力は、トランシ
ーツ？３２〜６２に接続され、システム・バス９０　と
ＲＡＭ２０〜２６との間のデータ・バイトの転送を制御
する。例えば、トランシーバ制御ＦＰＬＡ１４がらの出
力信号ＭＯＢ３はトランシーバ動作可能化信号として機
能し、ＷＲ−書き込み制御信号が存在するときＲＡＭ２
６からの８ビツト・バイト（表６のＭＯ）はトランシー
バ５６を経由してバイト３バス７２（表６及び７０８３
）に転送される。トランシーバ制御ＦＰＬＡ１０及び１
４の他の出力信号は各トランシーツ２を別個に同様の態
様で動作可能ｆする。表６及び４は、ＲＡＭ２６．２４
．２２及び２０に対し、書き込み制御信号ＭＷＲＴＯ−
１ＭＷＲＴ１−１ＭＷＲＴ２−１及びＭＷＲＴ６−（こ
れらはＲＡＭ制御ＦＰＬＡ　１２及び１６によって発生
される）を発生するための制御プログラムを示し、ＦＰ
ＬＡｌ２及び１６は更に１バイト符号拡張（１８ＹｓＥ
−）及び２バイト符号拡張（２８ＹＳＥ−）制御信号を
発生する。ＦＰＬＡｌ６からの１ＢＹｓＥＪ号は符号拡
張デコーダ９５及びバッファ６８の入力に接続される。

ＦＰＬＡｌ２からの２８ＹＳＥ−信号は符号拡張デコー
ダ９５に接続される。ＦＰＬＡｌ＜５は、また、符号拡
張バッファ６４及び６６に接続されるＷＯＲＤＥＸ−信
号を発生する。

読み出しサイクル中、データ・バイト整列装置１８は、
第１Ａ図に示すＦＰＬＡ　１０〜１６の入力に与えられ
るサイズ制御フィールド信号ｓ　ｚ　１　＋＆びＳＺＯ
＋、アドレス信号Ａ１＋及びＡＯ＋、符号拡張制御信号
５ＩＧＮＥＸ＋の関数として、要求されるバイト数をシ
ステム・バス９０に与える。サイズ制御フィールド９信
号は表５１Ｃ示すように１．２又は４バイト情報のどれ
がアクセスされるかを明示する。

表５ 表６（末尾に示す）のＡ１及びＡＯによって表わされる
メモリ・アト９レスの２つの最下位ビット（ＬＳＢ）は
アクセスされたロングワード内のどのバイトが最初のバ
イトかを示す。もしサイズ及びアドレス・フィールドに
よって示されたデータが排他的に偶数又は奇数メモリ・
セグメントにあるとすると、そのセグメントだけがシス
テム・バス９０に出力データを与える。もし要求された
データが一部は偶数アドレス・メモリ・セグメントに、
一部が奇数メモリ・セグメントにあるとすると、偶数及
び奇数メモリ・セグメントの両方から適切なバイトがシ
ステム９０に転送される。メモリ・アクセスが奇数アド
レス・メモリ・セグメントで始まるときは、偶数アドレ
ス・メモリ・セグメントへのアト９レスはデータの位置
合せが生じる前にインクリメントされる。従って、連続
したデータ・バイトが常に保証される。符号拡張（ＦＰ
ＬＡ　１２及び１６の８８人力に５ＩＧＮＥＸ１号が存
在することによって示される）が読み出しサイクル中に
指定されるときは、１又は２バイト・メモリ・アクセス
のどちらが要求されたかによって、ＩＢＹＳＥ−又は２
８ＹＳＥ−信号を発生するアドレス及びサイズ制御信号
によってゲートされる。要求されたバイトの最上位の最
上位ピッ）　（ＭＳＢ）、例えば、メモリ・アレイ２８
の出力からのＭＤＡＴ　０７＋　。

ＭＤＡＴ１５＋、ＭＤＡＴ２３＋、ＭＤＡＴ３１＋は、
符号拡張デコーダ９５によって決定され、その出力は符
号拡張バッファ６４．６６．６８に接続される。アクセ
スされるワードの最上位バイトのＭＳＢの状態に基いて
、システム・バス９０上のアクセスされたバイトの左側
にすべての零又はすべての１が詰められ、これによって
情報ワードのＭＳＢ位置に符号情報が置かれる。ＦＰＬ
Ａ１２及び１６におけるＳ工ＧＮＥＸ十信号の不存在に
より符号拡張が要求されないときは、システム・バス９
０上に与えられるアクセスされたノミイトの左側にすべ
て零が満される。符号拡張はメモリ書き込みサイクル中
は有効動作をしない。

第６図は符号拡張デコーダ９５の好適実施例を示す。Ｉ
ＢＹＳＥ−信号によって選択される４：１マルチプレク
サ９６はすべての１バイト符号拡張を処理し、２８ＹＳ
Ｅ−信号によって選択される別の４＝１マルチプレクサ
９７はすべての２バイト符号拡張を処理する。４：１マ
ルチプレクサ９６及び９７は、フェアチャイルド製のＦ
２５６デユアル４：１マルチプレクサ集積回路で実施す
ることができ、符号拡張処理において使用するために適
切なメモリ・データ・ビットを選択する。これらは２つ
の最下位メモリ・アドレス・ビットＡ１及びＡＯを使用
し、ロングワードのどのバイトが現在の基準アドレスか
を決定する。１バイト・メモリ・アクセスの場合には、
符号拡張に使用されるべきビットがアクセスされる特定
ノよイトの最上位ビットである。故に、１バイト・マル
チプレクサ９６　ハＭＤＡＴＯ７＋、ＭＤＡＴ　１５＋
、ＭＤＡＴ２３＋及ヒＭＤＡＴ３１＋信号によって表わ
されるＲＡＭメモリ・アレイ２８のデータ・ビット７．
１５，２３及び６１に接続される。バイト００基準アド
レスはマルチプレクサ９６をしてＭＤＡＴ１５１号をそ
の出力にゲートさせる。同様に、バイト２０基準アドレ
スはマルチプレクサ９６をしてＭＤＡＴ２３Ｍ号を出力
にゲートさせ、バイト６の基準アドレスはマルチプレク
サ９６をしてＭＤＡＴ３１＋−１８号をその出力にゲー
トさせる。ＩＢＹＳＥ−制御信号は１バイト動作中に活
性となるのみで、２又は４バイト・メモリ・アクセス動
作中はマルチプレクサ９６を動作不能にする。この信号
は、メモリ・セグメントがデータを出力していないとき
は偶数アドレス又は奇数アト９レス・メモリ・セグメン
トの符号拡張回路を選択しない。

更に、第３図を参照すると、２バイト・メモリ・アクセ
スの場合、符号拡張のために使用されるべきビットはア
クセスされている最上位バイトの最上位ビットである。

故に、２バイト・マルチプレクサ９７は、ＭＤＡＴ１５
＋、ＭＤＡＴ２！ｌ＋。

ＭＤＡＴ３１＋及びＭＤＡＴｏ７＋によって夫々表わさ
れるＲＡＭメモリ・アレイ２８のデータ・ビット１５．
２３，３１及びｏ７に接続される。バイト０の基準アト
９レスはマルチプレクサ９７をしてＭＤＡＴ１５＋、Ｍ
ＤＡＴ２ろ＋、ＭＤＡＴ３１＋、　　及びＭＤＡＴＯ７
−１４号によって夫々表わされるＲＡＭ　メモリ・アレ
イ２８のデータ・ビット１５，２３，３１及び０７に接
続される。パイ）００基準アドレスはマルチプレクサ９
７をしてその出力にＭ　ＤＡＴ１５＋をゲートさせ、こ
の出方はノミイトｏ及び１のメモリ・アクセスに対応す
る。同様に、バイト１０基準アドレスはマルチプレクサ
９７をしてその出力にＭＤＡＴ２３＋をゲートさせる。

また、ノミイト２０基準アト９レスはマルチプレクサ９
７をしてその出力にＭＤＡＴ３１＋をゲートさせる。２
バイト・メモリ・アクセスは基準アドレスがバイト６の
ときが重要である。この場合、マルチプレクサ９７はそ
の出力ＫＭＤＡＴＯ７＋（バイト４から）をゲートする
。その理由は、境界が偶数アドレス・メモリ・セグメン
トから奇数アト９レス・メモリ・セグメントに横断する
とき、又はその逆のときに、アクセスされる次のバイト
がそれだからである。実際、メモリ・セグメント境界を
横切るときには同じメモリ・セグメントはもはや応答せ
ず、どのメモリ・セグメントが応答し、どのメモリ・セ
グメントが符号拡張データを出力するかのデコードはＦ
ＰＬＡ　１２及び１６内で処理される。２８ＹＳＥ−信
号はマルチプレクサ９゛７を動作可能にするために使用
され、この信号は１又は４ノ２イト・メモリ・アクセス
の間このマルチプレクサを動作不能にすることを保証す
る。

１バイト又は２ノよイト・メモリ・アクセスのいずれの
場合でも、マルチプレクサ９６及び９７から成る符号拡
張デコーダ９５がらの出方は選択されたビットの論理状
態によって論理１又は・論理０となる。この出力は、外
部システム・バス９０を実際にドライブするノ之ツファ
６４．６６及び６８へのデータ入力となる。１バイト符
号拡張に対しテハ、ＩＢＹＳＥ−及ヒＷＯＲＤＥＸ−信
号カ作動１．−Ｃシステム・バス９００ビツト０８〜３
１に符号拡張データを置く。２バイトの場合には、ＷＯ
ＲＤＥＸ−信号のみがシステム・バス９００ビツト１６
〜ろ１に出力される。

表６は読み出しサイクル中に実行されるデータ・マルチ
プレックスを要約している。アクセスされたワード内の
最初のバイトを指定するアト９レス・ビットＡ１及びＡ
Ｏに加えて、アドレス・ピッ）Ａ２は偶数アドレス・メ
モリ・セグメントと奇数アドレス・メモリ・セグメント
のどちらが最初のバイトを含むかを決定する。要求され
たバイト数と符号拡張状態はアト９レス・ビットの左に
示される。Ｂ３、Ｂ２、Ｂ１及びＢＯはバイト３バス７
２、バイト２ノミスフ４、ノミイト１バス７６、及びバ
イト０パス７８を示し、これらは４つのバイト・システ
ム・バス９０に結合されるｃＭＯ〜Ｍ７は偶数アト９レ
ス・メモリ・セグメント１１０内のＲＡＭ２６．２Ａ、
２２及び２０のバイトＤ〜３と、奇数アト９レス・メモ
リ・セグメント１１２内の対応するＲＡＭのバイト４〜
７を示す。Ｓはアクセスされた最上位バイトの符号を示
す。８バイトの全体は偶数アドレス・メモリ・セグメン
ト１１０及び奇数アドレス・メモリ・セグメント１１２
からアクセスすることができるけれども、各メモリ・セ
グメント内の双方向トランシーバ・アレイの制御のもと
てのシステム・バス９０への転送に対しては、各メモリ
・セグメント内のデータ・バイト整列ロジックによって
両方のセグメントから８バイトのうち４バイトだけが選
択される。

表６を参照すると共に符号拡張がなく、２ノくイトが要
求され、偶数アト９レス・メモリ・セグメン）（Ａ２＝
０）で−第１バイトがＲＡＭノ２イトＭ６にある（ＡＩ
、ＡＯ＝１．１）ことを考えると、アドレスＮ（偶数メ
モリ）のＢＯの欄はＲＡＭパイ）Ｍ３がバイト０パス７
８に与えられ、システム・−バス９０のバイトＢＯに転
送されることを示す。

更ニ、了トゝレスＮ＋１（奇数アドレス）のＢ１の欄は
ＲＡＭバイトＭ４が奇数アドレス・メモリ・セグメント
のバイト１バス７６に与えられ、システム・バス９０の
バイトＢ１に転送されると共にシステム・バス９０のバ
イトＢ２及びＢ６の左に零が拡張されることを示してい
る。

書き込みサイクル中、偶数アト９レス及び奇数アト９レ
ス・メモリ・セグメントの”アクセスはデータ・バイト
整列装置１８の制御によって行なわれる。

整列装置は表５に示されるサイズ制御フィールド９・ビ
ット表７に示されるアト９レス・ビットＡＯ及びＡ１の
ＬＳＢを検査し、メモリ・セグメントのどのバイトが書
き込まれるべきかを決定する。書き込みサイクルが特定
のバイトで実行されているとき、残りのバイトは妨害さ
れない。

表７（末尾に示す）は書き込みサイクル中に実行される
データ・マルチプレックスを要約して示している。ＭＯ
〜Ｍ７は偶数アト９レス・メモリ・セグメント１１０及
び奇数アト８レス・メモリ・セグメント１１２のＲＡＭ
２０〜２６のバイト０〜７を示す。

ＢＯ〜Ｂろはシステム・バス９０のパイ）Ｏ〜３を示す
。２バイトＢＯ及びＢ１がメモリに書き込まれるとし、
最初のバイト（ＢＯ）が偶数アドレス・メモリ・セグメ
ント（Ａ２＝０）のバイト位置Ｍ３（ＡＩ、ＡＯ＝１．
１）に書き込まれることを考えると、Ｂ１が第７表に示
すように奇数アト９レス・メモリ・セグメントのＭ４バ
イトに、書き込まれる。ＷＲ−信号は、第１Ａ図及び第
１Ｂ図に示すように、書き込みサイクル中に与えられ、
トランシーバ６２〜６２のすべてのＢポートを入力ポー
トとし、Ａポートを出力ポートとして、システム・バス
９０からメモリ・アレイ２８の任意の又はすべてのバイ
トに転送されるべきデータに対してデータ路を供給する
。

以上、本発明を実施例に従って説明したが、他の多くの
変更及び修正が本発明の範囲内で可能なことは当業者に
は明らかである。

表　　１ ＦＰＬＡ　Ａプログラム トランシーバ制御　（バイトＯ及び１）出力 表　　２ ＦＰＬＡ　Ｂプログラム トランシーバ制御　（バイト３及び４）出　　力 表　　３ ＦＰＬＡ　Ｇプログラム ＲＡＭ制御　（バイトＯ及び１） 一−−出　力 表　　４ ＦＰＬＡ　Ｄプログラム ＲＡＭ制御（バイト２及び３） 表　　６ 注：Ｓはアクセフされた最上位バイトの幕北位ビットな
表わ丁。ＭＯ−Ｍ７はメモリ・バイト０〜７を示す。Ｂ
Ｏ〜８３はノスナム・パス・バイトＯ〜３を示す。

表　　７ ｆｆ：　　ＭＯ〜Ｍ７１ｔメモｌＪ・バイト０〜７乞示
し、Ｂｏ−Ｂ３は／ステム・バス・バイトθ〜３を示す
。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は結合して、１６にロンｆｒｙ−
）’ｘ３２ビットのＲＡ　Ｍ、に結合される双方向デー
タ・バイト整列装置の機能ブロック図である。。 第２図は各々が第１Ａ図及び第１Ｂ図に示す整列器を有
する独立した偶数アドレス及び奇数アドレス・セグメン
トに編制されたメモリ・システムのフロック図である。 第６図は第１Ｂ図に示す符号拡張デコーダの詳細機能ブ
ロック図である。 （符号説明） １０．１２．１４．１６：フィールドゝ・プログラム可
能論理プレイ（ＦＰＬＡ＞ １８：双方向データ・バイト整列装置 ２０．２２．２４．２６：ＲＡＭ ２８：メモリ・アレイ ３０：双方向）・ランシーバ・アレイ １１０．１１２：メモリ・セグメント

Claims (9)

【特許請求の範囲】
1. （１）　　システム・バスに複数のディジタル、バイト
   を供給し、 前記バイトを前記システム・バスと双方向トランシーバ
   装置との間の第１バイト・バスに転送し、前記トランシ
   ーバ装置とのバイト位置合せを実行し、 前記双方向トランシーバ装置とメモリとの間の第２バイ
   ト・バスに前記ノζイトを転送し、前記メモリの書き込
   み及び読み出しサイクルをプログラムされた論理アレイ
   装置によって制御し、前記プログラムされた論理アレイ
   とのバイト位置合せを行う前記双方向トランシーバ装置
   を制御し、 読み出しメモリ・サイクルの間に前記バイトの少なくと
   も１つを前記システム・バスに転送するとき右詰め零拡
   張を行い、 読み出しメモリ・サイクルの間に前記バイトの少なくと
   も１つを前記システム・バスに転送するとき右詰め符号
   拡張を行う、 ステップから成る、バイト・アドレス指定可能メモリの
   アクセス方法。
2. （２）前記メモリが少なくとも１つの偶数アドレス・メ
   モリ・プレイと少なくとも１つの奇数アドレス・メモリ
   ・プレイとから成り、前記メモリ・アレイが同時にアク
   セスされ複数の連続するバイトをアクセスし得るところ
   の特許請求の範囲第（１）項記載の方法。
3. （３）前記書き込み及び読み出しサイクルを制御するス
   テップが、前記メモリ内の任意の位置から開始し、前記
   メモリ・アレイの境界を越て行なわれる特許請求の範囲
   第（２）項記載の方法。
4. （４）前記双方向トランシーバが複数の双方向トランシ
   ーバ・アレイから成り、該アレイの各々が複数の複数ビ
   ット双方向バス・トランシーバから成る特許請求の範囲
   第（１）項記載の方法。
5. （５）前記右詰め符号拡張を行うステップが符号拡張を
   決定するため最上位メイトの最上位ビットを調べること
   から成る特許請求の範囲第（１）項記載の記載の方法。
6. （６）複数のディジタル・バイト情報をメモリに送り、
   前記メモリから複数のディジタル・バイト情報を受ける
   システム・バスと、 前記複数のディジタル・バイトの少なりトモ１つを前記
   メモリと前記システム・バスとの間で転送するトランシ
   ーバ装置と、 前記メイトの少なくとも１つを前記システム・バスと前
   記トランシーバ装置の第１ポートとの間で転送する第１
   バイト・バス装置と、 前記バイトの少なくとも１つを前記トランシーバの第２
   ポートと前記メモリとの間で転送する第２バイト・バス
   装置と、 前記メモリ内の任意のバイト位置で開始する書き込み及
   び読み出しメモリ・アクセスを制御する装置と、 前記バイトの少なくとも１つを前記メモリと前記システ
   ム・バスとの間で転送するとき前記トランシーバ装置を
   制御する装置と、 読み出しメモリ・サイクルの間に前記バイトの少なくと
   も１つを転送するとき右詰め零拡張を行う装置と、 読み出しメモリ・サイクルの間に前記バイトの少なくと
   も１つを転送するとき右詰め符号拡張を行う装置と、 から構成される双方向データ・バイト整列装置。
7. （７）前記メモリが少なくとも１つの偶数アドレス・メ
   モリ・−セグメントと少なくとも１つの奇数アドレス・
   メモリ・セグメントを含み、前記メモリ・セグメントは
   同時にアクセスされることができ、複数の連続したバイ
   トのメモリ・アクセスヲ可能とする特許請求の範囲第（
   ６）項記載の装置。
8. （８）前記トランシーバ装置が複数の双方向トランシー
   バ・アレイから成る特許請求の範囲第（６）項記載の装
   置。
9. （９）前記双方向トランシーバ・アレイの各々が複数の
   複数ビット双方向バス・トランシーバから成る特許請求
   の範囲第（８）項記載の装置。 、００）前記メモリ・アクセス制御装置が前記メモリ・
   セグメント境界を越える複数のバイトを書き込み及び読
   み出す装置を有する特許請求の範囲第（６）項記載の装
   置。 ０１）前記メモリ・アクセス制御装置とトランシーバ制
   御装置が複数のプログラム可能論理アレイから成る特許
   請求の範囲第（６）項記載の装置。 ０２　　前記メモリ・セグメントの各々が複数のプログ
   ラム可能ｍ”ｆｌＡアレイの同一の組から成る特許請求
   の範囲第（７）項記載の装置。 θ３）前記符号拡張装置が符号拡張の決定をするため最
   上位バイトの最上位ビットを調べる装置から成る特許請
   求の範囲第（６）項記載の装置。