JP2003196156A - 情報処理装置および情報処理方法 - Google Patents
情報処理装置および情報処理方法Info
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Abstract
(57)【要約】
【課題】 キャッシュメモリやメモリを有するマイクロ
プロセッサ等において、データの読み出しまたは書き込
み時に指定されたデータのサイズに応じてアドレスが整
列していない場合でも、１回のメモリアクセスでデータ
の読み出しまたは書き込みをおこなうこと。 【解決手段】 データの書き込み先または読み出しデー
タの格納先を示す第１のアドレスを第１のアドレス加算
器２４により生成する。第１のアドレスに８を加算した
第２のアドレスを第２のアドレス加算器３４により生成
する。第１のアドレスおよび第２のアドレスのいずれか
一方を、第１〜第７のセレクタ５１〜５７により適宜選
択して第１〜第７のメモリ領域４１〜４７に供給する。
第８のメモリ領域４８には第１のアドレスを供給する。
プロセッサ等において、データの読み出しまたは書き込
み時に指定されたデータのサイズに応じてアドレスが整
列していない場合でも、１回のメモリアクセスでデータ
の読み出しまたは書き込みをおこなうこと。 【解決手段】 データの書き込み先または読み出しデー
タの格納先を示す第１のアドレスを第１のアドレス加算
器２４により生成する。第１のアドレスに８を加算した
第２のアドレスを第２のアドレス加算器３４により生成
する。第１のアドレスおよび第２のアドレスのいずれか
一方を、第１〜第７のセレクタ５１〜５７により適宜選
択して第１〜第７のメモリ領域４１〜４７に供給する。
第８のメモリ領域４８には第１のアドレスを供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
やメモリを有するマイクロプロセッサまたはデジタルシ
グナルプロセッサなどの情報処理装置および情報処理方
法に関し、特に画像処理用プロセッサなどにおけるキャ
ッシュメモリやその他のメモリに対するデータの読み出
しまたは書き込みに適用して好適な技術に関する。
やメモリを有するマイクロプロセッサまたはデジタルシ
グナルプロセッサなどの情報処理装置および情報処理方
法に関し、特に画像処理用プロセッサなどにおけるキャ
ッシュメモリやその他のメモリに対するデータの読み出
しまたは書き込みに適用して好適な技術に関する。
【０００２】マイクロプロセッサやデジタルシグナルプ
ロセッサ（以下、単に情報処理装置とする）などでは、
データの演算処理をおこなう際に、キャッシュメモリ、
またはＲＡＭやＲＯＭなどのメモリから被演算データが
読み出されて演算がおこなわれる。演算終了後、演算結
果データはキャッシュメモリやメモリに書き込まれる。
その際、対象となるデータのアドレスとサイズが指定さ
れ、指定されたアドレスから始まるデータが読み出され
る。また、指定されたアドレスから指定されたサイズ分
の領域にデータが書き込まれる。
ロセッサ（以下、単に情報処理装置とする）などでは、
データの演算処理をおこなう際に、キャッシュメモリ、
またはＲＡＭやＲＯＭなどのメモリから被演算データが
読み出されて演算がおこなわれる。演算終了後、演算結
果データはキャッシュメモリやメモリに書き込まれる。
その際、対象となるデータのアドレスとサイズが指定さ
れ、指定されたアドレスから始まるデータが読み出され
る。また、指定されたアドレスから指定されたサイズ分
の領域にデータが書き込まれる。
【０００３】
【従来の技術】従来の情報処理装置におけるデータの読
み出しまたは書き込みに関する構成を、読み出しまたは
書き込みのサイズが最大で６４ビット幅であり、かつ最
小で８ビット幅である、容量８Ｋバイトのダイレクトマ
ップ方式のキャッシュメモリを例にして説明する。な
お、読み出しおよび書き込みのバス幅を８バイト、すな
わち６４ビットとする。
み出しまたは書き込みに関する構成を、読み出しまたは
書き込みのサイズが最大で６４ビット幅であり、かつ最
小で８ビット幅である、容量８Ｋバイトのダイレクトマ
ップ方式のキャッシュメモリを例にして説明する。な
お、読み出しおよび書き込みのバス幅を８バイト、すな
わち６４ビットとする。
【０００４】図６は、このような従来のキャッシュメモ
リにおけるデータの読み出しまたは書き込みに関する構
成を示すブロック図である。図６に示すように、従来の
情報処理装置では、データの書き込み時には、第１のレ
ジスタ（レジスタ１）１１および第２のレジスタ（レジ
スタ２）１２にそれぞれ書き込み先のベースアドレスお
よびオフセットが格納される。また、第３のレジスタ
（レジスタ３）１３に書き込みデータのサイズが格納さ
れる。
リにおけるデータの読み出しまたは書き込みに関する構
成を示すブロック図である。図６に示すように、従来の
情報処理装置では、データの書き込み時には、第１のレ
ジスタ（レジスタ１）１１および第２のレジスタ（レジ
スタ２）１２にそれぞれ書き込み先のベースアドレスお
よびオフセットが格納される。また、第３のレジスタ
（レジスタ３）１３に書き込みデータのサイズが格納さ
れる。
【０００５】第１および第２のレジスタ１１，１２に格
納されたベースアドレスおよびオフセットはアドレス加
算器１４により加算され、それによってデータの書き込
み先を示す［１２：０］のアドレスが生成される。ここ
で、本明細書では、ａおよびｂをゼロ以上の整数とする
と、［ａ：ｂ］は（ｂ＋１）ビット目から（ａ＋１）ビ
ット目までの（ａ−ｂ＋１）ビット幅のデータを表す。
アドレス加算器１４から出力された［１２：０］のアド
レスのうち、［２：０］で表される下位の３ビット分は
書き込み制御回路１５に供給され、残りの［１２：
３］、すなわち４ビット目から１３ビット目までの１０
ビット分はメモリ１６に供給される。
納されたベースアドレスおよびオフセットはアドレス加
算器１４により加算され、それによってデータの書き込
み先を示す［１２：０］のアドレスが生成される。ここ
で、本明細書では、ａおよびｂをゼロ以上の整数とする
と、［ａ：ｂ］は（ｂ＋１）ビット目から（ａ＋１）ビ
ット目までの（ａ−ｂ＋１）ビット幅のデータを表す。
アドレス加算器１４から出力された［１２：０］のアド
レスのうち、［２：０］で表される下位の３ビット分は
書き込み制御回路１５に供給され、残りの［１２：
３］、すなわち４ビット目から１３ビット目までの１０
ビット分はメモリ１６に供給される。
【０００６】また、書き込み制御回路１５には、第３の
レジスタ１３からデータサイズが供給され、これとアド
レス加算器１４から供給された［２：０］のアドレス下
位ビットに基づいて［７：０］の書き込み制御信号が生
成される。メモリ１６の、８ビット幅の８個の各メモリ
領域には、それそれに対応する［０］〜［７］の１ビッ
トの書き込み制御信号が供給され、それによって指定さ
れたメモリ領域にメモリ書き込みデータ１７が書き込ま
れる。ここで、ｃをゼロ以上の整数とすると、［ｃ］は
ＬＳＢから（ｃ＋１）ビット目のデータを表す。
レジスタ１３からデータサイズが供給され、これとアド
レス加算器１４から供給された［２：０］のアドレス下
位ビットに基づいて［７：０］の書き込み制御信号が生
成される。メモリ１６の、８ビット幅の８個の各メモリ
領域には、それそれに対応する［０］〜［７］の１ビッ
トの書き込み制御信号が供給され、それによって指定さ
れたメモリ領域にメモリ書き込みデータ１７が書き込ま
れる。ここで、ｃをゼロ以上の整数とすると、［ｃ］は
ＬＳＢから（ｃ＋１）ビット目のデータを表す。
【０００７】また、データの読み出し時には、第１のレ
ジスタ１１および第２のレジスタ１２にそれぞれ格納さ
れたベースアドレスおよびオフセットに基づいて、書き
込み時と同様に、アドレス加算器１４からメモリ１６に
［１２：３］のアドレスが供給される。そして、メモリ
１６から、所定の読み出しサイズ、たとえばワード単位
であれば３２ビット、ダブルワード単位であれば６４ビ
ットのデータがメモリ読み出しデータ１８として読み出
される。
ジスタ１１および第２のレジスタ１２にそれぞれ格納さ
れたベースアドレスおよびオフセットに基づいて、書き
込み時と同様に、アドレス加算器１４からメモリ１６に
［１２：３］のアドレスが供給される。そして、メモリ
１６から、所定の読み出しサイズ、たとえばワード単位
であれば３２ビット、ダブルワード単位であれば６４ビ
ットのデータがメモリ読み出しデータ１８として読み出
される。
【０００８】ところで、従来の情報処理装置では、デー
タの書き込みまたは読み出し時に、メモリ１６に書き込
まれるデータのサイズまたはメモリ１６から読み出され
るデータのサイズに応じてアドレスが整列していない場
合、ハードウエアにおいてデータの読み出しまたは書き
込みをおこなうことができない。そのため、例外を検出
して処理が中断される。あるいは、処理の中断が起こら
ないように、ソフトウエアにおいてデータサイズに応じ
てアドレスを整列させる必要がある。
タの書き込みまたは読み出し時に、メモリ１６に書き込
まれるデータのサイズまたはメモリ１６から読み出され
るデータのサイズに応じてアドレスが整列していない場
合、ハードウエアにおいてデータの読み出しまたは書き
込みをおこなうことができない。そのため、例外を検出
して処理が中断される。あるいは、処理の中断が起こら
ないように、ソフトウエアにおいてデータサイズに応じ
てアドレスを整列させる必要がある。
【０００９】ここで、指定されたデータのサイズに応じ
てアドレスが整列している場合とは、図７に示すよう
に、［２：０］のアドレス下位ビットにおいて、指定サ
イズがバイトの場合にはいずれのビットの値も問わな
い。また、指定サイズがハーフワードの場合には［０］
のビットの値のみゼロでなければならない。また、指定
サイズがワードの場合には［１］と［０］のビットの値
はゼロでなければならない。また、指定サイズがダブル
ワードの場合にはいずれのビットの値もゼロでなければ
ならない。したがって、指定されたデータのサイズに応
じてアドレスが整列していない場合とは、図７に示す条
件を満たさない場合のことをいう。
てアドレスが整列している場合とは、図７に示すよう
に、［２：０］のアドレス下位ビットにおいて、指定サ
イズがバイトの場合にはいずれのビットの値も問わな
い。また、指定サイズがハーフワードの場合には［０］
のビットの値のみゼロでなければならない。また、指定
サイズがワードの場合には［１］と［０］のビットの値
はゼロでなければならない。また、指定サイズがダブル
ワードの場合にはいずれのビットの値もゼロでなければ
ならない。したがって、指定されたデータのサイズに応
じてアドレスが整列していない場合とは、図７に示す条
件を満たさない場合のことをいう。
【００１０】たとえば、図８に示すように、読み出しま
たは書き込みの対象となるデータのアドレスが３２’ｈ
００００００１５で、指定されたデータサイズが８バイ
トの場合、アドレスの［２］のビットの値は１であり、
［１］のビットの値はゼロであり、［０］のビットの値
は１である。これは、データサイズが８バイトの場合
の、図７に示す条件を満たさない。したがって、図８に
示す例は、８バイトのデータサイズに対してアドレスが
整列していない場合の例である。この場合、３２’ｈ０
０００００１５を始点とする８バイトは、このメモリに
設定された８バイト境界にまたがってしまう。
たは書き込みの対象となるデータのアドレスが３２’ｈ
００００００１５で、指定されたデータサイズが８バイ
トの場合、アドレスの［２］のビットの値は１であり、
［１］のビットの値はゼロであり、［０］のビットの値
は１である。これは、データサイズが８バイトの場合
の、図７に示す条件を満たさない。したがって、図８に
示す例は、８バイトのデータサイズに対してアドレスが
整列していない場合の例である。この場合、３２’ｈ０
０００００１５を始点とする８バイトは、このメモリに
設定された８バイト境界にまたがってしまう。
【００１１】なお、図８の例では、８バイト境界は３
２’ｈ０００００００７と３２’ｈ０００００００８と
の境界、３２’ｈ０００００００Ｆと３２’ｈ００００
００１０との境界、３２’ｈ００００００１７と３２’
ｈ００００００１８との境界などである。
２’ｈ０００００００７と３２’ｈ０００００００８と
の境界、３２’ｈ０００００００Ｆと３２’ｈ００００
００１０との境界、３２’ｈ００００００１７と３２’
ｈ００００００１８との境界などである。
【００１２】
【発明が解決しようとする課題】一般に読み出しまたは
書き込みのアドレスはソフトウエアの実行時にしかわか
らない。そのため、従来の情報処理装置は、上述したよ
うに読み出しまたは書き込みの対象となるデータのアド
レスが整列していない場合、最小単位である１バイトサ
イズのデータの読み出しまたは書き込みを、データサイ
ズが８バイトの場合には８回おこなう構成であったた
め、データの読み出しまたは書き込みに要する処理時間
が長くなるという問題点があった。
書き込みのアドレスはソフトウエアの実行時にしかわか
らない。そのため、従来の情報処理装置は、上述したよ
うに読み出しまたは書き込みの対象となるデータのアド
レスが整列していない場合、最小単位である１バイトサ
イズのデータの読み出しまたは書き込みを、データサイ
ズが８バイトの場合には８回おこなう構成であったた
め、データの読み出しまたは書き込みに要する処理時間
が長くなるという問題点があった。
【００１３】本発明は、上記問題点に鑑みてなされたも
のであって、データの読み出しまたは書き込み時に指定
されたデータのサイズに応じてアドレスが整列していな
い場合でも、１回のメモリアクセスでデータの読み出し
または書き込みをおこなうことができる情報処理装置お
よび情報処理方法を提供することを目的とする。
のであって、データの読み出しまたは書き込み時に指定
されたデータのサイズに応じてアドレスが整列していな
い場合でも、１回のメモリアクセスでデータの読み出し
または書き込みをおこなうことができる情報処理装置お
よび情報処理方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる情報処理装置はつぎのような構成と
なっている。図１に示すように、Ｎ個のメモリ領域１４
１〜１４４からなり、かつＭ×Ｎビット（ＭおよびＮは
自然数）の書き込み幅を有するメモリに対して、第１の
レジスタ（レジスタ１）１２１および第２のレジスタ
（レジスタ２）１２２の格納値に基づいて、第１のアド
レス加算器（加算器１）１２４によりデータの書き込み
先のアドレスを生成するとともに、第２のアドレス加算
器（加算器２）１３４により、その生成された書き込み
先のアドレスにさらにＮを加算したアドレスを生成す
る。
め、本発明にかかる情報処理装置はつぎのような構成と
なっている。図１に示すように、Ｎ個のメモリ領域１４
１〜１４４からなり、かつＭ×Ｎビット（ＭおよびＮは
自然数）の書き込み幅を有するメモリに対して、第１の
レジスタ（レジスタ１）１２１および第２のレジスタ
（レジスタ２）１２２の格納値に基づいて、第１のアド
レス加算器（加算器１）１２４によりデータの書き込み
先のアドレスを生成するとともに、第２のアドレス加算
器（加算器２）１３４により、その生成された書き込み
先のアドレスにさらにＮを加算したアドレスを生成す
る。
【００１５】そして、第１〜第（Ｎ−１）のメモリ領域
１４１〜１４３の前に置かれた第１〜第（Ｎ−１）のセ
レクタ１５１〜１５３により、第１のアドレス加算器１
２４により生成されたアドレスと第２のアドレス加算器
１３４により生成されたアドレスのうちのいずれか一方
を選択して、それぞれのメモリ領域１４１〜１４３に供
給する。また、第Ｎのメモリ領域１４４には、第１のア
ドレス加算器１２４により生成されたアドレスを供給す
る。書き込み制御回路１２５は、第３のレジスタ（レジ
スタ３）１２３に格納されたデータサイズと、第１のア
ドレス加算器１２４により生成されたアドレスとに基づ
いて、書き込み制御信号を生成し、各メモリ領域１４１
〜１４４に供給する。
１４１〜１４３の前に置かれた第１〜第（Ｎ−１）のセ
レクタ１５１〜１５３により、第１のアドレス加算器１
２４により生成されたアドレスと第２のアドレス加算器
１３４により生成されたアドレスのうちのいずれか一方
を選択して、それぞれのメモリ領域１４１〜１４３に供
給する。また、第Ｎのメモリ領域１４４には、第１のア
ドレス加算器１２４により生成されたアドレスを供給す
る。書き込み制御回路１２５は、第３のレジスタ（レジ
スタ３）１２３に格納されたデータサイズと、第１のア
ドレス加算器１２４により生成されたアドレスとに基づ
いて、書き込み制御信号を生成し、各メモリ領域１４１
〜１４４に供給する。
【００１６】この発明によれば、データの書き込みサイ
ズがＭ×Ｎビット境界にまたがる場合でも、書き込み先
のアドレスとデータの書き込みサイズに応じて、メモリ
に供給するアドレスを切り替えることにより、１回のメ
モリアクセスでもって必要なデータを書き込むことが可
能となる。
ズがＭ×Ｎビット境界にまたがる場合でも、書き込み先
のアドレスとデータの書き込みサイズに応じて、メモリ
に供給するアドレスを切り替えることにより、１回のメ
モリアクセスでもって必要なデータを書き込むことが可
能となる。
【００１７】また、上記目的を達成するため、本発明に
かかる情報処理装置はつぎのような構成となっている。
図２に示すように、Ｎ個のメモリ領域１４１〜１４４か
らなり、かつＭ×Ｎビット（ＭおよびＮは自然数）の読
み出し幅を有するメモリに対して、第１および第２のレ
ジスタ１２１，１２２の格納値に基づいて、第１のアド
レス加算器１２４により読み出しデータの格納先のアド
レスを生成するとともに、第２のアドレス加算器１３４
により、その生成された格納先のアドレスにさらにＮを
加算したアドレスを生成する。
かかる情報処理装置はつぎのような構成となっている。
図２に示すように、Ｎ個のメモリ領域１４１〜１４４か
らなり、かつＭ×Ｎビット（ＭおよびＮは自然数）の読
み出し幅を有するメモリに対して、第１および第２のレ
ジスタ１２１，１２２の格納値に基づいて、第１のアド
レス加算器１２４により読み出しデータの格納先のアド
レスを生成するとともに、第２のアドレス加算器１３４
により、その生成された格納先のアドレスにさらにＮを
加算したアドレスを生成する。
【００１８】そして、第１〜第（Ｎ−１）のメモリ領域
１４１〜１４３の前に置かれた第１〜第（Ｎ−１）のセ
レクタ１５１〜１５３により、第１のアドレス加算器１
２４により生成されたアドレスと第２のアドレス加算器
１３４により生成されたアドレスのうちのいずれか一方
を選択して、それぞれのメモリ領域１４１〜１４３に供
給する。また、第Ｎのメモリ領域１４４には、第１のア
ドレス加算器１２４により生成されたアドレスを供給す
る。
１４１〜１４３の前に置かれた第１〜第（Ｎ−１）のセ
レクタ１５１〜１５３により、第１のアドレス加算器１
２４により生成されたアドレスと第２のアドレス加算器
１３４により生成されたアドレスのうちのいずれか一方
を選択して、それぞれのメモリ領域１４１〜１４３に供
給する。また、第Ｎのメモリ領域１４４には、第１のア
ドレス加算器１２４により生成されたアドレスを供給す
る。
【００１９】この発明によれば、データの読み出しサイ
ズがＭ×Ｎビット境界にまたがる場合でも、読み出しデ
ータの格納先のアドレスとデータの読み出しサイズに応
じて、メモリに供給するアドレスを切り替えることによ
り、１回のメモリアクセスでもって必要なデータを読み
出すことが可能となる。
ズがＭ×Ｎビット境界にまたがる場合でも、読み出しデ
ータの格納先のアドレスとデータの読み出しサイズに応
じて、メモリに供給するアドレスを切り替えることによ
り、１回のメモリアクセスでもって必要なデータを読み
出すことが可能となる。
【００２０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。特に限定しない
が、説明の便宜上、読み出しまたは書き込みのサイズが
最大で６４ビット幅であり、かつ最小で８ビット幅であ
る、容量８Ｋバイトのダイレクトマップ方式のキャッシ
ュメモリを例にして説明する。また、このキャッシュメ
モリは８ビット幅の８個のメモリ領域で構成されてお
り、たとえば図８に示すメモリ空間を有しているとす
る。また、アドレス空間は３２ビットとし、読み出しお
よび書き込みのバス幅を８バイトとする。
いて図面を参照しつつ詳細に説明する。特に限定しない
が、説明の便宜上、読み出しまたは書き込みのサイズが
最大で６４ビット幅であり、かつ最小で８ビット幅であ
る、容量８Ｋバイトのダイレクトマップ方式のキャッシ
ュメモリを例にして説明する。また、このキャッシュメ
モリは８ビット幅の８個のメモリ領域で構成されてお
り、たとえば図８に示すメモリ空間を有しているとす
る。また、アドレス空間は３２ビットとし、読み出しお
よび書き込みのバス幅を８バイトとする。
【００２１】図３は、本発明の実施の形態にかかる情報
処理装置におけるデータの読み出しまたは書き込み書き
込みに関する構成を示すブロック図である。図３に示す
ように、この情報処理装置は、３個のレジスタ２１，２
２，２３、２個のアドレス加算器２４，３４、書き込み
制御回路２５、８個のメモリ領域４１〜４７，４８およ
び７個のセレクタ５１〜５７を備えている。なお、図３
では、５個のメモリ領域および５個のセレクタが省略さ
れている。
処理装置におけるデータの読み出しまたは書き込み書き
込みに関する構成を示すブロック図である。図３に示す
ように、この情報処理装置は、３個のレジスタ２１，２
２，２３、２個のアドレス加算器２４，３４、書き込み
制御回路２５、８個のメモリ領域４１〜４７，４８およ
び７個のセレクタ５１〜５７を備えている。なお、図３
では、５個のメモリ領域および５個のセレクタが省略さ
れている。
【００２２】読み出しデータの格納場所を示すアドレ
ス、および書き込みデータの書き込み先を示すアドレス
は、第１のレジスタ（レジスタ１）２１と第２のレジス
タ（レジスタ２）２２に格納された値に基づいて求めら
れる。たとえば第１のレジスタ２１は、読み出しデータ
の格納場所を示すアドレスのベースアドレス、または書
き込みデータの書き込み先を示すアドレスのベースアド
レスを格納する。また、たとえば第２のレジスタ２２
は、ベースアドレスからのオフセットを格納する。第３
のレジスタ（レジスタ３）２３は、書き込みデータのサ
イズを格納する。
ス、および書き込みデータの書き込み先を示すアドレス
は、第１のレジスタ（レジスタ１）２１と第２のレジス
タ（レジスタ２）２２に格納された値に基づいて求めら
れる。たとえば第１のレジスタ２１は、読み出しデータ
の格納場所を示すアドレスのベースアドレス、または書
き込みデータの書き込み先を示すアドレスのベースアド
レスを格納する。また、たとえば第２のレジスタ２２
は、ベースアドレスからのオフセットを格納する。第３
のレジスタ（レジスタ３）２３は、書き込みデータのサ
イズを格納する。
【００２３】第１のアドレス加算器（加算器１）２４
は、第１のレジスタ２１の格納値と第２のレジスタ２２
の格納値との加算をおこない、読み出しデータの格納場
所を示すアドレス、または書き込みデータの書き込み先
を示すアドレスを生成する。第１のアドレス加算器２４
により生成された［１２：０］の１３ビットのアドレス
のうち、［２：０］の下位３ビットの値は書き込み制御
回路２５および各セレクタ５１〜５７に供給され、その
つぎに下位となる［５：３］の３ビットの値は各セレク
タ５１〜５７に供給される。また、第１のアドレス加算
器２４により生成されたアドレスのうち、［１２：３］
の１０ビットの値は第８のメモリ領域４８に供給され
る。
は、第１のレジスタ２１の格納値と第２のレジスタ２２
の格納値との加算をおこない、読み出しデータの格納場
所を示すアドレス、または書き込みデータの書き込み先
を示すアドレスを生成する。第１のアドレス加算器２４
により生成された［１２：０］の１３ビットのアドレス
のうち、［２：０］の下位３ビットの値は書き込み制御
回路２５および各セレクタ５１〜５７に供給され、その
つぎに下位となる［５：３］の３ビットの値は各セレク
タ５１〜５７に供給される。また、第１のアドレス加算
器２４により生成されたアドレスのうち、［１２：３］
の１０ビットの値は第８のメモリ領域４８に供給され
る。
【００２４】第２のアドレス加算器３４は、第１のレジ
スタ２１の格納値と第２のレジスタ２２の格納値との加
算をおこない、さらにその値に８を加算する。つまり、
第１のアドレス加算器２４で生成されたアドレスに対し
て８を加算したアドレスが生成される。第２のアドレス
加算器３４により生成されたアドレスのうち、［５：
３］のビットの値のみが各セレクタ５１〜５７に供給さ
れる。
スタ２１の格納値と第２のレジスタ２２の格納値との加
算をおこない、さらにその値に８を加算する。つまり、
第１のアドレス加算器２４で生成されたアドレスに対し
て８を加算したアドレスが生成される。第２のアドレス
加算器３４により生成されたアドレスのうち、［５：
３］のビットの値のみが各セレクタ５１〜５７に供給さ
れる。
【００２５】各セレクタ５１〜５７は、第１のアドレス
加算器２４から供給された［５：３］のビットの値、お
よび第２のアドレス加算器３４から供給された［５：
３］のビットの値のうちのいずれか一方を選択して出力
する。その際、各セレクタ５１〜５７は、第１のアドレ
ス加算器２４から供給された［２：０］のビットの値に
基づいて選択をおこなう。各セレクタ５１〜５７から出
力された［５：３］のビットの値は、第１のアドレス加
算器２４により生成されたアドレスのうちの［１２：
６］の上位７ビットの値と結合され、［１２：３］の１
０ビットのアドレスとして第１〜第７の各メモリ領域４
１〜４７に供給される。
加算器２４から供給された［５：３］のビットの値、お
よび第２のアドレス加算器３４から供給された［５：
３］のビットの値のうちのいずれか一方を選択して出力
する。その際、各セレクタ５１〜５７は、第１のアドレ
ス加算器２４から供給された［２：０］のビットの値に
基づいて選択をおこなう。各セレクタ５１〜５７から出
力された［５：３］のビットの値は、第１のアドレス加
算器２４により生成されたアドレスのうちの［１２：
６］の上位７ビットの値と結合され、［１２：３］の１
０ビットのアドレスとして第１〜第７の各メモリ領域４
１〜４７に供給される。
【００２６】なお、アドレス空間は３２ビットであると
したが、第１〜第８の各メモリ領域４１〜４８はキャッ
シュメモリを構成しているため、［３１：１３］のアド
レスの上位ビットは必ずしも必要ではなく、［１２：
３］の１０ビットで十分である。
したが、第１〜第８の各メモリ領域４１〜４８はキャッ
シュメモリを構成しているため、［３１：１３］のアド
レスの上位ビットは必ずしも必要ではなく、［１２：
３］の１０ビットで十分である。
【００２７】書き込み制御回路２５は、第３のレジスタ
２３から供給された書き込みデータのサイズと、第１の
アドレス加算器２４から供給された［２：０］のビット
の値とに基づいて、第１〜第８の各メモリ領域４１〜４
８に対する［７：０］の書き込み制御信号を生成する。
［７：０］を構成する［０］〜［７］の各ビットの書き
込み制御信号は対応する各メモリ領域４１〜４８に供給
される。各メモリ領域４１〜４８では、データの書き込
み時には、書き込み制御回路２５から供給された書き込
み制御信号に基づいて、上述した［１２：３］のアドレ
スに［６３：０］のメモリ書き込みデータ２７が書き込
まれる。一方、データの読み出し時には、上述した［１
２：３］のアドレスからあらかじめ設定されたサイズ、
たとえば６４ビットのデータがメモリ読み出しデータ２
８として読み出される。
２３から供給された書き込みデータのサイズと、第１の
アドレス加算器２４から供給された［２：０］のビット
の値とに基づいて、第１〜第８の各メモリ領域４１〜４
８に対する［７：０］の書き込み制御信号を生成する。
［７：０］を構成する［０］〜［７］の各ビットの書き
込み制御信号は対応する各メモリ領域４１〜４８に供給
される。各メモリ領域４１〜４８では、データの書き込
み時には、書き込み制御回路２５から供給された書き込
み制御信号に基づいて、上述した［１２：３］のアドレ
スに［６３：０］のメモリ書き込みデータ２７が書き込
まれる。一方、データの読み出し時には、上述した［１
２：３］のアドレスからあらかじめ設定されたサイズ、
たとえば６４ビットのデータがメモリ読み出しデータ２
８として読み出される。
【００２８】つぎに、第１のアドレス加算器２４から出
力される［２：０］のビットの値と、メモリアクセスサ
イズ（指定サイズ）と、第１〜第７のセレクタ５１〜５
７の出力と、書き込み制御回路２５から出力される
［７：０］の書き込み制御信号の値との関係について説
明する。
力される［２：０］のビットの値と、メモリアクセスサ
イズ（指定サイズ）と、第１〜第７のセレクタ５１〜５
７の出力と、書き込み制御回路２５から出力される
［７：０］の書き込み制御信号の値との関係について説
明する。
【００２９】図４は、この関係をまとめた図表である。
アクセスサイズは、バイト（８ビット）、ハーフワード
（１６ビット）、ワード（３２ビット）およびダブルワ
ード（６４ビット）とする。また、図４において、「セ
レクタ１出力」〜「セレクタ７出力」の欄は第１〜第７
のセレクタ５１〜５７が、第１のアドレス加算器２４か
ら供給された［５：３］と第２のアドレス加算器３４か
ら供給された［５：３］のいずれを選択したかを表して
おり、第１のアドレス加算器２４の出力を選択すれば
「１」、第２のアドレス加算器３４の出力を選択すれば
「２」である。また、「書き込み制御回路［７：０］出
力」の欄において「１」のビットに対応するメモリ領域
にデータが書き込まれる。
アクセスサイズは、バイト（８ビット）、ハーフワード
（１６ビット）、ワード（３２ビット）およびダブルワ
ード（６４ビット）とする。また、図４において、「セ
レクタ１出力」〜「セレクタ７出力」の欄は第１〜第７
のセレクタ５１〜５７が、第１のアドレス加算器２４か
ら供給された［５：３］と第２のアドレス加算器３４か
ら供給された［５：３］のいずれを選択したかを表して
おり、第１のアドレス加算器２４の出力を選択すれば
「１」、第２のアドレス加算器３４の出力を選択すれば
「２」である。また、「書き込み制御回路［７：０］出
力」の欄において「１」のビットに対応するメモリ領域
にデータが書き込まれる。
【００３０】第１のアドレス加算器２４から出力される
［２：０］の各ビットの値がすべてゼロの場合、すべて
のセレクタ５１〜５７は第１のアドレス加算器２４から
供給された［５：３］の値を選択する。そして、アクセ
スサイズがバイトの場合には書き込み制御信号は［７］
のビットのみ１となり、［６］〜［０］の各ビットの値
はゼロとなる。したがって、たとえば図８の例でいえ
ば、３２’ｈ００００００００、３２’ｈ００００００
０８、３２’ｈ００００００１０、３２’ｈ０００００
０１８など（以下、３２’ｈ００００００００等とす
る）のアドレスで始まる１バイトの番地に１バイトのメ
モリ書き込みデータ２７が書き込まれる。あるいは、３
２’ｈ００００００００等のアドレスで始まる連続した
８バイトの番地に対応するデータがメモリ読み出しデー
タ２８として読み出される。そのうち、実際にプロセッ
サでの演算等に供されるのは、３２’ｈ０００００００
０等のアドレスで始まる１バイト分のデータである。
［２：０］の各ビットの値がすべてゼロの場合、すべて
のセレクタ５１〜５７は第１のアドレス加算器２４から
供給された［５：３］の値を選択する。そして、アクセ
スサイズがバイトの場合には書き込み制御信号は［７］
のビットのみ１となり、［６］〜［０］の各ビットの値
はゼロとなる。したがって、たとえば図８の例でいえ
ば、３２’ｈ００００００００、３２’ｈ００００００
０８、３２’ｈ００００００１０、３２’ｈ０００００
０１８など（以下、３２’ｈ００００００００等とす
る）のアドレスで始まる１バイトの番地に１バイトのメ
モリ書き込みデータ２７が書き込まれる。あるいは、３
２’ｈ００００００００等のアドレスで始まる連続した
８バイトの番地に対応するデータがメモリ読み出しデー
タ２８として読み出される。そのうち、実際にプロセッ
サでの演算等に供されるのは、３２’ｈ０００００００
０等のアドレスで始まる１バイト分のデータである。
【００３１】アクセスサイズがハーフワードの場合には
書き込み制御信号は［７］と［６］のビットのみ１とな
り、［５］〜［０］の各ビットの値はゼロとなる。した
がって、たとえば図８の例でいえば、３２’ｈ００００
００００等のアドレスで始まる連続した２バイトの番地
に２バイトのメモリ書き込みデータ２７が書き込まれ
る。
書き込み制御信号は［７］と［６］のビットのみ１とな
り、［５］〜［０］の各ビットの値はゼロとなる。した
がって、たとえば図８の例でいえば、３２’ｈ００００
００００等のアドレスで始まる連続した２バイトの番地
に２バイトのメモリ書き込みデータ２７が書き込まれ
る。
【００３２】データの読み出し時には、３２’ｈ０００
０００００等のアドレスで始まる連続した８バイトの番
地に対応するデータがメモリ読み出しデータ２８として
読み出され、そのうち、実際にプロセッサでの演算に供
されるのは、３２’ｈ００００００００等のアドレスで
始まる連続した２バイト分のデータである。
０００００等のアドレスで始まる連続した８バイトの番
地に対応するデータがメモリ読み出しデータ２８として
読み出され、そのうち、実際にプロセッサでの演算に供
されるのは、３２’ｈ００００００００等のアドレスで
始まる連続した２バイト分のデータである。
【００３３】アクセスサイズがワードの場合には書き込
み制御信号は［７］〜［４］の各ビットの値が１とな
り、［３］〜［０］の各ビットの値はゼロとなる。した
がって、たとえば図８の例でいえば、３２’ｈ００００
００００等のアドレスで始まる連続した４バイトの番地
に４バイトのメモリ書き込みデータ２７が書き込まれ
る。
み制御信号は［７］〜［４］の各ビットの値が１とな
り、［３］〜［０］の各ビットの値はゼロとなる。した
がって、たとえば図８の例でいえば、３２’ｈ００００
００００等のアドレスで始まる連続した４バイトの番地
に４バイトのメモリ書き込みデータ２７が書き込まれ
る。
【００３４】データの読み出し時には、３２’ｈ０００
０００００等のアドレスで始まる連続した８バイトの番
地に対応するデータがメモリ読み出しデータ２８として
読み出され、そのうち、実際にプロセッサでの演算に供
されるのは、３２’ｈ００００００００等のアドレスで
始まる連続した４バイト分のデータである。
０００００等のアドレスで始まる連続した８バイトの番
地に対応するデータがメモリ読み出しデータ２８として
読み出され、そのうち、実際にプロセッサでの演算に供
されるのは、３２’ｈ００００００００等のアドレスで
始まる連続した４バイト分のデータである。
【００３５】アクセスサイズがダブルワードの場合には
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ００００００００等のアドレスで始まる連
続した８バイトの番地に８バイトのメモリ書き込みデー
タ２７が書き込まれる。
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ００００００００等のアドレスで始まる連
続した８バイトの番地に８バイトのメモリ書き込みデー
タ２７が書き込まれる。
【００３６】データの読み出し時には、３２’ｈ０００
０００００等のアドレスで始まる連続した８バイトの番
地に対応するデータがメモリ読み出しデータ２８として
読み出されてプロセッサでの演算に供される。
０００００等のアドレスで始まる連続した８バイトの番
地に対応するデータがメモリ読み出しデータ２８として
読み出されてプロセッサでの演算に供される。
【００３７】第１のアドレス加算器２４から出力される
［２：０］の３ビットのうち［０］のビットのみが１
で、他のビットがゼロの場合、第１のセレクタ５１のみ
が第２のアドレス加算器３４から供給された［５：３］
の値を選択し、第２のセレクタ〜第７のセレクタ５７は
第１のアドレス加算器２４から供給された［５：３］の
値を選択する。そして、アクセスサイズがバイトの場合
には書き込み制御信号は［６］のビットのみ１となり、
他のビットはゼロとなる。したがって、たとえば図８の
例でいえば、３２’ｈ０００００００１、３２’ｈ００
０００００９、３２’ｈ００００００１１、３２’ｈ０
０００００１９など（以下、３２’ｈ０００００００１
等とする）のアドレスで始まる１バイトの番地に１バイ
トのメモリ書き込みデータ２７が書き込まれる。
［２：０］の３ビットのうち［０］のビットのみが１
で、他のビットがゼロの場合、第１のセレクタ５１のみ
が第２のアドレス加算器３４から供給された［５：３］
の値を選択し、第２のセレクタ〜第７のセレクタ５７は
第１のアドレス加算器２４から供給された［５：３］の
値を選択する。そして、アクセスサイズがバイトの場合
には書き込み制御信号は［６］のビットのみ１となり、
他のビットはゼロとなる。したがって、たとえば図８の
例でいえば、３２’ｈ０００００００１、３２’ｈ００
０００００９、３２’ｈ００００００１１、３２’ｈ０
０００００１９など（以下、３２’ｈ０００００００１
等とする）のアドレスで始まる１バイトの番地に１バイ
トのメモリ書き込みデータ２７が書き込まれる。
【００３８】データの読み出し時には、３２’ｈ０００
００００１等のアドレスで始まる連続した７バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等の１バイトの番地に対応する８バイト分のデータがメ
モリ読み出しデータ２８として読み出され、そのうち、
３２’ｈ０００００００１等のアドレスで始まる１バイ
ト分のデータがプロセッサでの演算に供される。
００００１等のアドレスで始まる連続した７バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等の１バイトの番地に対応する８バイト分のデータがメ
モリ読み出しデータ２８として読み出され、そのうち、
３２’ｈ０００００００１等のアドレスで始まる１バイ
ト分のデータがプロセッサでの演算に供される。
【００３９】アクセスサイズがハーフワードの場合には
書き込み制御信号は［６］と［５］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００１等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
書き込み制御信号は［６］と［５］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００１等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
【００４０】データの読み出し時には、３２’ｈ０００
００００１等のアドレスで始まる連続した７バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等の１バイトの番地に対応する８バイト分のデータがメ
モリ読み出しデータ２８として読み出され、そのうち、
３２’ｈ０００００００１等のアドレスで始まる２バイ
ト分のデータがプロセッサでの演算に供される。
００００１等のアドレスで始まる連続した７バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等の１バイトの番地に対応する８バイト分のデータがメ
モリ読み出しデータ２８として読み出され、そのうち、
３２’ｈ０００００００１等のアドレスで始まる２バイ
ト分のデータがプロセッサでの演算に供される。
【００４１】アクセスサイズがワードの場合には書き込
み制御信号は［６］〜［３］の各ビットが１となり、他
のビットはゼロとなる。したがって、たとえば図８の例
でいえば、３２’ｈ０００００００１等のアドレスで始
まる連続した４バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
み制御信号は［６］〜［３］の各ビットが１となり、他
のビットはゼロとなる。したがって、たとえば図８の例
でいえば、３２’ｈ０００００００１等のアドレスで始
まる連続した４バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
【００４２】データの読み出し時には、３２’ｈ０００
００００１等のアドレスで始まる連続した７バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等の１バイトの番地に対応する８バイト分のデータがメ
モリ読み出しデータ２８として読み出され、そのうち、
３２’ｈ０００００００１等のアドレスで始まる４バイ
ト分のデータがプロセッサでの演算に供される。
００００１等のアドレスで始まる連続した７バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等の１バイトの番地に対応する８バイト分のデータがメ
モリ読み出しデータ２８として読み出され、そのうち、
３２’ｈ０００００００１等のアドレスで始まる４バイ
ト分のデータがプロセッサでの演算に供される。
【００４３】アクセスサイズがダブルワードの場合には
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００１等のアドレスで始まる連
続した７バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等の１バイトの番地に８バイトのメ
モリ書き込みデータ２７が書き込まれる。
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００１等のアドレスで始まる連
続した７バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等の１バイトの番地に８バイトのメ
モリ書き込みデータ２７が書き込まれる。
【００４４】データの読み出し時には、３２’ｈ０００
００００１等のアドレスで始まる連続した７バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等の１バイトの番地に対応する８バイト分のデータがメ
モリ読み出しデータ２８として読み出されてプロセッサ
での演算に供される。
００００１等のアドレスで始まる連続した７バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等の１バイトの番地に対応する８バイト分のデータがメ
モリ読み出しデータ２８として読み出されてプロセッサ
での演算に供される。
【００４５】第１のアドレス加算器２４から出力される
［２：０］の３ビットのうち［１］のビットのみが１
で、他のビットがゼロの場合、第１のセレクタ５１およ
び第２のセレクタが第２のアドレス加算器３４から供給
された［５：３］の値を選択し、第３〜第６のセレクタ
および第７のセレクタ５７は第１のアドレス加算器２４
から供給された［５：３］の値を選択する。そして、ア
クセスサイズがバイトの場合には書き込み制御信号は
［５］のビットのみ１となり、他のビットはゼロとな
る。したがって、たとえば図８の例でいえば、３２’ｈ
０００００００２、３２’ｈ０００００００Ａ、３２’
ｈ００００００１２、３２’ｈ００００００１Ａなど
（以下、３２’ｈ０００００００２等とする）のアドレ
スで始まる１バイトの番地に１バイトのメモリ書き込み
データ２７が書き込まれる。
［２：０］の３ビットのうち［１］のビットのみが１
で、他のビットがゼロの場合、第１のセレクタ５１およ
び第２のセレクタが第２のアドレス加算器３４から供給
された［５：３］の値を選択し、第３〜第６のセレクタ
および第７のセレクタ５７は第１のアドレス加算器２４
から供給された［５：３］の値を選択する。そして、ア
クセスサイズがバイトの場合には書き込み制御信号は
［５］のビットのみ１となり、他のビットはゼロとな
る。したがって、たとえば図８の例でいえば、３２’ｈ
０００００００２、３２’ｈ０００００００Ａ、３２’
ｈ００００００１２、３２’ｈ００００００１Ａなど
（以下、３２’ｈ０００００００２等とする）のアドレ
スで始まる１バイトの番地に１バイトのメモリ書き込み
データ２７が書き込まれる。
【００４６】データの読み出し時には、３２’ｈ０００
００００２等のアドレスで始まる連続した６バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した２バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００２等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
００００２等のアドレスで始まる連続した６バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した２バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００２等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
【００４７】アクセスサイズがハーフワードの場合には
書き込み制御信号は［５］と［４］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００２等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
書き込み制御信号は［５］と［４］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００２等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
【００４８】データの読み出し時には、３２’ｈ０００
００００２等のアドレスで始まる連続した６バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した２バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００２等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
００００２等のアドレスで始まる連続した６バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した２バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００２等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
【００４９】アクセスサイズがワードの場合には書き込
み制御信号は［５］〜［２］の各ビットが１となり、他
のビットはゼロとなる。したがって、たとえば図８の例
でいえば、３２’ｈ０００００００２等のアドレスで始
まる連続した４バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
み制御信号は［５］〜［２］の各ビットが１となり、他
のビットはゼロとなる。したがって、たとえば図８の例
でいえば、３２’ｈ０００００００２等のアドレスで始
まる連続した４バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
【００５０】データの読み出し時には、３２’ｈ０００
００００２等のアドレスで始まる連続した６バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した２バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００２等のアドレス
で始まる４バイト分のデータがプロセッサでの演算に供
される。
００００２等のアドレスで始まる連続した６バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した２バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００２等のアドレス
で始まる４バイト分のデータがプロセッサでの演算に供
される。
【００５１】アクセスサイズがダブルワードの場合には
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００２等のアドレスで始まる連
続した６バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した２バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００２等のアドレスで始まる連
続した６バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した２バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
【００５２】データの読み出し時には、３２’ｈ０００
００００２等のアドレスで始まる連続した６バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した２バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。
００００２等のアドレスで始まる連続した６バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した２バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。
【００５３】第１のアドレス加算器２４から出力される
［２：０］の３ビットのうち［１］および［０］のビッ
トが１で、他のビットがゼロの場合、第１のセレクタ５
１、第２のセレクタおよび第３のセレクタが第２のアド
レス加算器３４から供給された［５：３］の値を選択
し、第４〜第６のセレクタおよび第７のセレクタ５７は
第１のアドレス加算器２４から供給された［５：３］の
値を選択する。そして、アクセスサイズがバイトの場合
には書き込み制御信号は［４］のビットのみ１となり、
他のビットはゼロとなる。したがって、たとえば図８の
例でいえば、３２’ｈ０００００００３、３２’ｈ００
０００００Ｂ、３２’ｈ００００００１３、３２’ｈ０
０００００１Ｂなど（以下、３２’ｈ０００００００３
等とする）のアドレスで始まる１バイトの番地に１バイ
トのメモリ書き込みデータ２７が書き込まれる。
［２：０］の３ビットのうち［１］および［０］のビッ
トが１で、他のビットがゼロの場合、第１のセレクタ５
１、第２のセレクタおよび第３のセレクタが第２のアド
レス加算器３４から供給された［５：３］の値を選択
し、第４〜第６のセレクタおよび第７のセレクタ５７は
第１のアドレス加算器２４から供給された［５：３］の
値を選択する。そして、アクセスサイズがバイトの場合
には書き込み制御信号は［４］のビットのみ１となり、
他のビットはゼロとなる。したがって、たとえば図８の
例でいえば、３２’ｈ０００００００３、３２’ｈ００
０００００Ｂ、３２’ｈ００００００１３、３２’ｈ０
０００００１Ｂなど（以下、３２’ｈ０００００００３
等とする）のアドレスで始まる１バイトの番地に１バイ
トのメモリ書き込みデータ２７が書き込まれる。
【００５４】データの読み出し時には、３２’ｈ０００
００００３等のアドレスで始まる連続した５バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した３バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００３等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
００００３等のアドレスで始まる連続した５バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した３バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００３等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
【００５５】アクセスサイズがハーフワードの場合には
書き込み制御信号は［４］と［３］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００３等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
書き込み制御信号は［４］と［３］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００３等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
【００５６】データの読み出し時には、３２’ｈ０００
００００３等のアドレスで始まる連続した５バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した３バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００３等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
００００３等のアドレスで始まる連続した５バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した３バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００３等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
【００５７】アクセスサイズがワードの場合には書き込
み制御信号は［４］〜［１］の各ビットが１となり、他
のビットはゼロとなる。したがって、たとえば図８の例
でいえば、３２’ｈ０００００００３等のアドレスで始
まる連続した４バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
み制御信号は［４］〜［１］の各ビットが１となり、他
のビットはゼロとなる。したがって、たとえば図８の例
でいえば、３２’ｈ０００００００３等のアドレスで始
まる連続した４バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
【００５８】データの読み出し時には、３２’ｈ０００
００００３等のアドレスで始まる連続した５バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した３バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００３等のアドレス
で始まる４バイト分のデータがプロセッサでの演算に供
される。
００００３等のアドレスで始まる連続した５バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した３バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００３等のアドレス
で始まる４バイト分のデータがプロセッサでの演算に供
される。
【００５９】アクセスサイズがダブルワードの場合には
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００３等のアドレスで始まる連
続した５バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した３バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００３等のアドレスで始まる連
続した５バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した３バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
【００６０】データの読み出し時には、３２’ｈ０００
００００３等のアドレスで始まる連続した５バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した３バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。
００００３等のアドレスで始まる連続した５バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した３バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。
【００６１】第１のアドレス加算器２４から出力される
［２：０］の３ビットのうち［２］のビットのみが１
で、他のビットがゼロの場合、第１のセレクタ５１およ
び第２〜第４のセレクタが第２のアドレス加算器３４か
ら供給された［５：３］の値を選択し、第５のセレク
タ、第６のセレクタおよび第７のセレクタ５７は第１の
アドレス加算器２４から供給された［５：３］の値を選
択する。そして、アクセスサイズがバイトの場合には書
き込み制御信号は［３］のビットのみ１となり、他のビ
ットはゼロとなる。したがって、たとえば図８の例でい
えば、３２’ｈ０００００００４、３２’ｈ０００００
００Ｃ、３２’ｈ００００００１４、３２’ｈ００００
００１Ｃなど（以下、３２’ｈ０００００００４等とす
る）のアドレスで始まる１バイトの番地に１バイトのメ
モリ書き込みデータ２７が書き込まれる。
［２：０］の３ビットのうち［２］のビットのみが１
で、他のビットがゼロの場合、第１のセレクタ５１およ
び第２〜第４のセレクタが第２のアドレス加算器３４か
ら供給された［５：３］の値を選択し、第５のセレク
タ、第６のセレクタおよび第７のセレクタ５７は第１の
アドレス加算器２４から供給された［５：３］の値を選
択する。そして、アクセスサイズがバイトの場合には書
き込み制御信号は［３］のビットのみ１となり、他のビ
ットはゼロとなる。したがって、たとえば図８の例でい
えば、３２’ｈ０００００００４、３２’ｈ０００００
００Ｃ、３２’ｈ００００００１４、３２’ｈ００００
００１Ｃなど（以下、３２’ｈ０００００００４等とす
る）のアドレスで始まる１バイトの番地に１バイトのメ
モリ書き込みデータ２７が書き込まれる。
【００６２】データの読み出し時には、３２’ｈ０００
００００４等のアドレスで始まる連続した４バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した４バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００４等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
００００４等のアドレスで始まる連続した４バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した４バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００４等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
【００６３】アクセスサイズがハーフワードの場合には
書き込み制御信号は［３］と［２］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００４等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
書き込み制御信号は［３］と［２］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００４等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
【００６４】データの読み出し時には、３２’ｈ０００
００００４等のアドレスで始まる連続した４バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した４バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００４等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
００００４等のアドレスで始まる連続した４バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した４バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００４等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
【００６５】アクセスサイズがワードの場合には書き込
み制御信号は［３］〜［０］の各ビットが１となり、他
のビットはゼロとなる。したがって、たとえば図８の例
でいえば、３２’ｈ０００００００４等のアドレスで始
まる連続した４バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
み制御信号は［３］〜［０］の各ビットが１となり、他
のビットはゼロとなる。したがって、たとえば図８の例
でいえば、３２’ｈ０００００００４等のアドレスで始
まる連続した４バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
【００６６】データの読み出し時には、３２’ｈ０００
００００４等のアドレスで始まる連続した４バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した４バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００４等のアドレス
で始まる４バイト分のデータがプロセッサでの演算に供
される。
００００４等のアドレスで始まる連続した４バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した４バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００４等のアドレス
で始まる４バイト分のデータがプロセッサでの演算に供
される。
【００６７】アクセスサイズがダブルワードの場合には
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００４等のアドレスで始まる連
続した４バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した４バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００４等のアドレスで始まる連
続した４バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した４バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
【００６８】データの読み出し時には、３２’ｈ０００
００００４等のアドレスで始まる連続した４バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した４バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。
００００４等のアドレスで始まる連続した４バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した４バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。
【００６９】第１のアドレス加算器２４から出力される
［２：０］の３ビットのうち［２］および［０］のビッ
トが１で、［１］のビットがゼロの場合、第１のセレク
タ５１および第２〜第５のセレクタが第２のアドレス加
算器３４から供給された［５：３］の値を選択し、第６
のセレクタおよび第７のセレクタ５７は第１のアドレス
加算器２４から供給された［５：３］の値を選択する。
そして、アクセスサイズがバイトの場合には書き込み制
御信号は［２］のビットのみ１となり、他のビットはゼ
ロとなる。したがって、たとえば図８の例でいえば、３
２’ｈ０００００００５、３２’ｈ０００００００Ｄ、
３２’ｈ００００００１５、３２’ｈ００００００１Ｄ
など（以下、３２’ｈ０００００００５等とする）のア
ドレスで始まる１バイトの番地に１バイトのメモリ書き
込みデータ２７が書き込まれる。
［２：０］の３ビットのうち［２］および［０］のビッ
トが１で、［１］のビットがゼロの場合、第１のセレク
タ５１および第２〜第５のセレクタが第２のアドレス加
算器３４から供給された［５：３］の値を選択し、第６
のセレクタおよび第７のセレクタ５７は第１のアドレス
加算器２４から供給された［５：３］の値を選択する。
そして、アクセスサイズがバイトの場合には書き込み制
御信号は［２］のビットのみ１となり、他のビットはゼ
ロとなる。したがって、たとえば図８の例でいえば、３
２’ｈ０００００００５、３２’ｈ０００００００Ｄ、
３２’ｈ００００００１５、３２’ｈ００００００１Ｄ
など（以下、３２’ｈ０００００００５等とする）のア
ドレスで始まる１バイトの番地に１バイトのメモリ書き
込みデータ２７が書き込まれる。
【００７０】データの読み出し時には、３２’ｈ０００
００００５等のアドレスで始まる連続した３バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した５バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００５等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
００００５等のアドレスで始まる連続した３バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した５バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００５等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
【００７１】アクセスサイズがハーフワードの場合には
書き込み制御信号は［２］と［１］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００５等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
書き込み制御信号は［２］と［１］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００５等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
【００７２】データの読み出し時には、３２’ｈ０００
００００５等のアドレスで始まる連続した３バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した５バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００５等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
００００５等のアドレスで始まる連続した３バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した５バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００５等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
【００７３】アクセスサイズがワードの場合には書き込
み制御信号は［７］および［２］〜［０］の各ビットが
１となり、他のビットはゼロとなる。したがって、たと
えば図８の例でいえば、３２’ｈ０００００００５等の
アドレスで始まる連続した３バイトの番地と、このメモ
リに設定された８バイト境界を挟んでつぎのベースアド
レスで決まる３２’ｈ００００００００等で始まる１バ
イトの番地に４バイトのメモリ書き込みデータ２７が書
き込まれる。
み制御信号は［７］および［２］〜［０］の各ビットが
１となり、他のビットはゼロとなる。したがって、たと
えば図８の例でいえば、３２’ｈ０００００００５等の
アドレスで始まる連続した３バイトの番地と、このメモ
リに設定された８バイト境界を挟んでつぎのベースアド
レスで決まる３２’ｈ００００００００等で始まる１バ
イトの番地に４バイトのメモリ書き込みデータ２７が書
き込まれる。
【００７４】データの読み出し時には、３２’ｈ０００
００００５等のアドレスで始まる連続した３バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した５バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００５等のアドレス
で始まる連続した３バイト分と、つぎの３２’ｈ０００
０００００等で始まる１バイト分のデータがプロセッサ
での演算に供される。
００００５等のアドレスで始まる連続した３バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した５バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００５等のアドレス
で始まる連続した３バイト分と、つぎの３２’ｈ０００
０００００等で始まる１バイト分のデータがプロセッサ
での演算に供される。
【００７５】アクセスサイズがダブルワードの場合には
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００５等のアドレスで始まる連
続した３バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した５バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００５等のアドレスで始まる連
続した３バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した５バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
【００７６】データの読み出し時には、３２’ｈ０００
００００５等のアドレスで始まる連続した３バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した５バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。図８に示す例で
は、３２’ｈ００００００１５〜３２’ｈ００００００
１７の連続した３バイトの番地と、そのつぎのベースア
ドレスである３２’ｈ００００００１８〜３２’ｈ００
００００１Ｃの連続した５バイトの番地に対応する８バ
イトである。
００００５等のアドレスで始まる連続した３バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した５バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。図８に示す例で
は、３２’ｈ００００００１５〜３２’ｈ００００００
１７の連続した３バイトの番地と、そのつぎのベースア
ドレスである３２’ｈ００００００１８〜３２’ｈ００
００００１Ｃの連続した５バイトの番地に対応する８バ
イトである。
【００７７】第１のアドレス加算器２４から出力される
［２：０］の３ビットのうち［２］および［１］のビッ
トが１で、［０］のビットがゼロの場合、第１のセレク
タ５１および第２〜第６のセレクタが第２のアドレス加
算器３４から供給された［５：３］の値を選択し、第７
のセレクタ５７は第１のアドレス加算器２４から供給さ
れた［５：３］の値を選択する。そして、アクセスサイ
ズがバイトの場合には書き込み制御信号は［１］のビッ
トのみ１となり、他のビットはゼロとなる。したがっ
て、たとえば図８の例でいえば、３２’ｈ００００００
０６、３２’ｈ０００００００Ｅ、３２’ｈ０００００
０１６、３２’ｈ００００００１Ｅなど（以下、３２’
ｈ０００００００６等とする）のアドレスで始まる１バ
イトの番地に１バイトのメモリ書き込みデータ２７が書
き込まれる。
［２：０］の３ビットのうち［２］および［１］のビッ
トが１で、［０］のビットがゼロの場合、第１のセレク
タ５１および第２〜第６のセレクタが第２のアドレス加
算器３４から供給された［５：３］の値を選択し、第７
のセレクタ５７は第１のアドレス加算器２４から供給さ
れた［５：３］の値を選択する。そして、アクセスサイ
ズがバイトの場合には書き込み制御信号は［１］のビッ
トのみ１となり、他のビットはゼロとなる。したがっ
て、たとえば図８の例でいえば、３２’ｈ００００００
０６、３２’ｈ０００００００Ｅ、３２’ｈ０００００
０１６、３２’ｈ００００００１Ｅなど（以下、３２’
ｈ０００００００６等とする）のアドレスで始まる１バ
イトの番地に１バイトのメモリ書き込みデータ２７が書
き込まれる。
【００７８】データの読み出し時には、３２’ｈ０００
００００６等のアドレスで始まる連続した２バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した６バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００６等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
００００６等のアドレスで始まる連続した２バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した６バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００６等のアドレス
で始まる１バイト分のデータがプロセッサでの演算に供
される。
【００７９】アクセスサイズがハーフワードの場合には
書き込み制御信号は［１］と［０］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００６等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
書き込み制御信号は［１］と［０］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００６等のアドレ
スで始まる連続した２バイトの番地に２バイトのメモリ
書き込みデータ２７が書き込まれる。
【００８０】データの読み出し時には、３２’ｈ０００
００００６等のアドレスで始まる連続した２バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した６バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００６等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
００００６等のアドレスで始まる連続した２バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した６バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００６等のアドレス
で始まる２バイト分のデータがプロセッサでの演算に供
される。
【００８１】アクセスサイズがワードの場合には書き込
み制御信号は［７］、［６］、［１］および［０］の各
ビットが１となり、他のビットはゼロとなる。したがっ
て、たとえば図８の例でいえば、３２’ｈ００００００
０６等のアドレスで始まる連続した２バイトの番地と、
このメモリに設定された８バイト境界を挟んでつぎのベ
ースアドレスで決まる３２’ｈ００００００００等で始
まる連続した２バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
み制御信号は［７］、［６］、［１］および［０］の各
ビットが１となり、他のビットはゼロとなる。したがっ
て、たとえば図８の例でいえば、３２’ｈ００００００
０６等のアドレスで始まる連続した２バイトの番地と、
このメモリに設定された８バイト境界を挟んでつぎのベ
ースアドレスで決まる３２’ｈ００００００００等で始
まる連続した２バイトの番地に４バイトのメモリ書き込
みデータ２７が書き込まれる。
【００８２】データの読み出し時には、３２’ｈ０００
００００６等のアドレスで始まる連続した２バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した６バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００６等のアドレス
で始まる連続した２バイト分と、つぎの３２’ｈ０００
０００００等で始まる２バイト分のデータがプロセッサ
での演算に供される。
００００６等のアドレスで始まる連続した２バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した６バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れ、そのうち、３２’ｈ０００００００６等のアドレス
で始まる連続した２バイト分と、つぎの３２’ｈ０００
０００００等で始まる２バイト分のデータがプロセッサ
での演算に供される。
【００８３】アクセスサイズがダブルワードの場合には
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００６等のアドレスで始まる連
続した２バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した６バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００６等のアドレスで始まる連
続した２バイトの番地と、このメモリに設定された８バ
イト境界を挟んでつぎのベースアドレスで決まる３２’
ｈ００００００００等で始まる連続した６バイトの番地
に８バイトのメモリ書き込みデータ２７が書き込まれ
る。
【００８４】データの読み出し時には、３２’ｈ０００
００００６等のアドレスで始まる連続した２バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した６バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。
００００６等のアドレスで始まる連続した２バイトの番
地と、このメモリに設定された８バイト境界を挟んでつ
ぎのベースアドレスで決まる３２’ｈ００００００００
等で始まる連続した６バイトの番地に対応する８バイト
分のデータがメモリ読み出しデータ２８として読み出さ
れてプロセッサでの演算に供される。
【００８５】第１のアドレス加算器２４から出力される
［２：０］の各ビットが１の場合、すべてのセレクタ５
１〜５７が第２のアドレス加算器３４から供給された
［５：３］の値を選択する。アクセスサイズがバイトの
場合には書き込み制御信号は［０］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００７、３２’ｈ
０００００００Ｆ、３２’ｈ００００００１７、３２’
ｈ００００００１Ｆなど（以下、３２’ｈ００００００
０７等とする）のアドレスで始まる１バイトの番地に１
バイトのメモリ書き込みデータ２７が書き込まれる。
［２：０］の各ビットが１の場合、すべてのセレクタ５
１〜５７が第２のアドレス加算器３４から供給された
［５：３］の値を選択する。アクセスサイズがバイトの
場合には書き込み制御信号は［０］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００７、３２’ｈ
０００００００Ｆ、３２’ｈ００００００１７、３２’
ｈ００００００１Ｆなど（以下、３２’ｈ００００００
０７等とする）のアドレスで始まる１バイトの番地に１
バイトのメモリ書き込みデータ２７が書き込まれる。
【００８６】データの読み出し時には、３２’ｈ０００
００００７等のアドレスで始まる１バイトの番地と、こ
のメモリに設定された８バイト境界を挟んでつぎのベー
スアドレスで決まる３２’ｈ００００００００等で始ま
る連続した７バイトの番地に対応する８バイト分のデー
タがメモリ読み出しデータ２８として読み出され、その
うち、３２’ｈ０００００００７等のアドレスで始まる
１バイト分のデータがプロセッサでの演算に供される。
００００７等のアドレスで始まる１バイトの番地と、こ
のメモリに設定された８バイト境界を挟んでつぎのベー
スアドレスで決まる３２’ｈ００００００００等で始ま
る連続した７バイトの番地に対応する８バイト分のデー
タがメモリ読み出しデータ２８として読み出され、その
うち、３２’ｈ０００００００７等のアドレスで始まる
１バイト分のデータがプロセッサでの演算に供される。
【００８７】アクセスサイズがハーフワードの場合には
書き込み制御信号は［７］と［０］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００７等のアドレ
スで始まる１バイトの番地と、このメモリに設定された
８バイト境界を挟んでつぎのベースアドレスで決まる３
２’ｈ００００００００等で始まる１バイトの番地に２
バイトのメモリ書き込みデータ２７が書き込まれる。
書き込み制御信号は［７］と［０］のビットのみ１とな
り、他のビットはゼロとなる。したがって、たとえば図
８の例でいえば、３２’ｈ０００００００７等のアドレ
スで始まる１バイトの番地と、このメモリに設定された
８バイト境界を挟んでつぎのベースアドレスで決まる３
２’ｈ００００００００等で始まる１バイトの番地に２
バイトのメモリ書き込みデータ２７が書き込まれる。
【００８８】データの読み出し時には、３２’ｈ０００
００００７等のアドレスで始まる１バイトの番地と、こ
のメモリに設定された８バイト境界を挟んでつぎのベー
スアドレスで決まる３２’ｈ００００００００等で始ま
る連続した７バイトの番地に対応する８バイト分のデー
タがメモリ読み出しデータ２８として読み出され、その
うち、３２’ｈ０００００００７等のアドレスで始まる
１バイト分と、つぎの３２’ｈ００００００００等で始
まる１バイト分のデータがプロセッサでの演算に供され
る。
００００７等のアドレスで始まる１バイトの番地と、こ
のメモリに設定された８バイト境界を挟んでつぎのベー
スアドレスで決まる３２’ｈ００００００００等で始ま
る連続した７バイトの番地に対応する８バイト分のデー
タがメモリ読み出しデータ２８として読み出され、その
うち、３２’ｈ０００００００７等のアドレスで始まる
１バイト分と、つぎの３２’ｈ００００００００等で始
まる１バイト分のデータがプロセッサでの演算に供され
る。
【００８９】アクセスサイズがワードの場合には書き込
み制御信号は［７］〜［５］および［０］の各ビットが
１となり、他のビットはゼロとなる。したがって、たと
えば図８の例でいえば、３２’ｈ０００００００７等の
アドレスで始まる１バイトの番地と、このメモリに設定
された８バイト境界を挟んでつぎのベースアドレスで決
まる３２’ｈ００００００００等で始まる連続した３バ
イトの番地に４バイトのメモリ書き込みデータ２７が書
き込まれる。
み制御信号は［７］〜［５］および［０］の各ビットが
１となり、他のビットはゼロとなる。したがって、たと
えば図８の例でいえば、３２’ｈ０００００００７等の
アドレスで始まる１バイトの番地と、このメモリに設定
された８バイト境界を挟んでつぎのベースアドレスで決
まる３２’ｈ００００００００等で始まる連続した３バ
イトの番地に４バイトのメモリ書き込みデータ２７が書
き込まれる。
【００９０】データの読み出し時には、３２’ｈ０００
００００７等のアドレスで始まる１バイトの番地と、こ
のメモリに設定された８バイト境界を挟んでつぎのベー
スアドレスで決まる３２’ｈ００００００００等で始ま
る連続した７バイトの番地に対応する８バイト分のデー
タがメモリ読み出しデータ２８として読み出され、その
うち、３２’ｈ０００００００７等のアドレスで始まる
１バイト分と、つぎの３２’ｈ００００００００等で始
まる３バイト分のデータがプロセッサでの演算に供され
る。
００００７等のアドレスで始まる１バイトの番地と、こ
のメモリに設定された８バイト境界を挟んでつぎのベー
スアドレスで決まる３２’ｈ００００００００等で始ま
る連続した７バイトの番地に対応する８バイト分のデー
タがメモリ読み出しデータ２８として読み出され、その
うち、３２’ｈ０００００００７等のアドレスで始まる
１バイト分と、つぎの３２’ｈ００００００００等で始
まる３バイト分のデータがプロセッサでの演算に供され
る。
【００９１】アクセスサイズがダブルワードの場合には
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００７等のアドレスで始まる１
バイトの番地と、このメモリに設定された８バイト境界
を挟んでつぎのベースアドレスで決まる３２’ｈ０００
０００００等で始まる連続した７バイトの番地に８バイ
トのメモリ書き込みデータ２７が書き込まれる。
書き込み制御信号は［７］〜［０］のすべてのビットの
値が１となる。したがって、たとえば図８の例でいえ
ば、３２’ｈ０００００００７等のアドレスで始まる１
バイトの番地と、このメモリに設定された８バイト境界
を挟んでつぎのベースアドレスで決まる３２’ｈ０００
０００００等で始まる連続した７バイトの番地に８バイ
トのメモリ書き込みデータ２７が書き込まれる。
【００９２】データの読み出し時には、３２’ｈ０００
００００７等のアドレスで始まる１バイトの番地と、こ
のメモリに設定された８バイト境界を挟んでつぎのベー
スアドレスで決まる３２’ｈ００００００００等で始ま
る連続した７バイトの番地に対応する８バイト分のデー
タがメモリ読み出しデータ２８として読み出されてプロ
セッサでの演算に供される。
００００７等のアドレスで始まる１バイトの番地と、こ
のメモリに設定された８バイト境界を挟んでつぎのベー
スアドレスで決まる３２’ｈ００００００００等で始ま
る連続した７バイトの番地に対応する８バイト分のデー
タがメモリ読み出しデータ２８として読み出されてプロ
セッサでの演算に供される。
【００９３】上述した実施の形態によれば、書き込みデ
ータが８バイト境界にまたがる場合でも、書き込み先の
アドレスとデータの書き込みサイズに応じて、メモリに
供給するアドレスを切り替えることにより、１回のメモ
リアクセスでもって必要なデータを書き込むことが可能
となる。
ータが８バイト境界にまたがる場合でも、書き込み先の
アドレスとデータの書き込みサイズに応じて、メモリに
供給するアドレスを切り替えることにより、１回のメモ
リアクセスでもって必要なデータを書き込むことが可能
となる。
【００９４】また、上述した実施の形態によれば、メモ
リから読み出されるデータのサイズが８バイト境界にま
たがる場合でも、読み出しデータの格納先のアドレスと
データの読み出しサイズに応じて、メモリに供給するア
ドレスを切り替えることにより、１回のメモリアクセス
でもって必要なデータを読み出すことが可能となる。し
たがって、データの読み出しまたは書き込み時に指定さ
れたデータのサイズに応じてアドレスが整列していない
場合でも、１回のメモリアクセスでデータの読み出しま
たは書き込みをおこなうことができる。
リから読み出されるデータのサイズが８バイト境界にま
たがる場合でも、読み出しデータの格納先のアドレスと
データの読み出しサイズに応じて、メモリに供給するア
ドレスを切り替えることにより、１回のメモリアクセス
でもって必要なデータを読み出すことが可能となる。し
たがって、データの読み出しまたは書き込み時に指定さ
れたデータのサイズに応じてアドレスが整列していない
場合でも、１回のメモリアクセスでデータの読み出しま
たは書き込みをおこなうことができる。
【００９５】以上において本発明は、上述した構成のキ
ャッシュメモリに対するデータの読み出しまたは書き込
みに限らず、ＲＡＭやＲＯＭなどのメモリに対するデー
タの読み出しまたは書き込み時のアドレスの選択にも適
用することができる。また、ダイレクトマップ方式のキ
ャッシュメモリだけでなく、セットアソシアティブ方式
のキャッシュメモリに対しても適用することができる。
ャッシュメモリに対するデータの読み出しまたは書き込
みに限らず、ＲＡＭやＲＯＭなどのメモリに対するデー
タの読み出しまたは書き込み時のアドレスの選択にも適
用することができる。また、ダイレクトマップ方式のキ
ャッシュメモリだけでなく、セットアソシアティブ方式
のキャッシュメモリに対しても適用することができる。
【００９６】また、上述したアドレスやサイズなどに関
する数値は一例であり、種々変更可能である。たとえ
ば、上述した実施の形態では、キャッシュメモリのブロ
ックサイズが６４バイトの場合について説明したが、そ
の他のブロックサイズであってもよく、その場合には、
ブロックサイズに応じて、各セレクタで選択されるアド
レスと第２のアドレス加算器の出力のビット幅を増減す
ればよい。
する数値は一例であり、種々変更可能である。たとえ
ば、上述した実施の形態では、キャッシュメモリのブロ
ックサイズが６４バイトの場合について説明したが、そ
の他のブロックサイズであってもよく、その場合には、
ブロックサイズに応じて、各セレクタで選択されるアド
レスと第２のアドレス加算器の出力のビット幅を増減す
ればよい。
【００９７】図５に、キャッシュメモリのブロックサイ
ズが１２８バイトの場合の構成を示すが、第２のアドレ
ス加算器６２は、生成したアドレスのうち［６：３］の
ビットの値を各セレクタ７１〜７７に供給する。第１の
アドレス加算器６１も、生成したアドレスのうち［５：
３］のビットの値を各セレクタ７１〜７７に供給する。
その他の構成は、上述したブロックサイズが６４バイト
の場合と同様である。
ズが１２８バイトの場合の構成を示すが、第２のアドレ
ス加算器６２は、生成したアドレスのうち［６：３］の
ビットの値を各セレクタ７１〜７７に供給する。第１の
アドレス加算器６１も、生成したアドレスのうち［５：
３］のビットの値を各セレクタ７１〜７７に供給する。
その他の構成は、上述したブロックサイズが６４バイト
の場合と同様である。
【００９８】
【発明の効果】本発明によれば、データの書き込みサイ
ズがＭ×Ｎビット境界にまたがる場合でも、書き込み先
のアドレスとデータの書き込みサイズに応じて、メモリ
に供給するアドレスを切り替えることにより、１回のメ
モリアクセスでもって必要なデータを書き込むことが可
能となる。
ズがＭ×Ｎビット境界にまたがる場合でも、書き込み先
のアドレスとデータの書き込みサイズに応じて、メモリ
に供給するアドレスを切り替えることにより、１回のメ
モリアクセスでもって必要なデータを書き込むことが可
能となる。
【００９９】また、データの読み出しサイズがＭ×Ｎビ
ット境界にまたがる場合でも、読み出しデータの格納先
のアドレスとデータの読み出しサイズに応じて、メモリ
に供給するアドレスを切り替えることにより、１回のメ
モリアクセスでもって必要なデータを読み出すことが可
能となる。したがって、データの読み出しまたは書き込
み時に指定されたデータのサイズに応じてアドレスが整
列していない場合でも、１回のメモリアクセスでデータ
の読み出しまたは書き込みをおこなうことが可能な情報
処理装置および情報処理方法が得られる。
ット境界にまたがる場合でも、読み出しデータの格納先
のアドレスとデータの読み出しサイズに応じて、メモリ
に供給するアドレスを切り替えることにより、１回のメ
モリアクセスでもって必要なデータを読み出すことが可
能となる。したがって、データの読み出しまたは書き込
み時に指定されたデータのサイズに応じてアドレスが整
列していない場合でも、１回のメモリアクセスでデータ
の読み出しまたは書き込みをおこなうことが可能な情報
処理装置および情報処理方法が得られる。
【図１】本発明にかかる情報処理装置におけるデータの
書き込みに関する構成の原理を示すブロック図である。
書き込みに関する構成の原理を示すブロック図である。
【図２】本発明にかかる情報処理装置におけるデータの
読み出しに関する構成の原理を示すブロック図である。
読み出しに関する構成の原理を示すブロック図である。
【図３】本発明の実施の形態にかかる情報処理装置にお
けるデータの読み出しまたは書き込みに関する構成を示
すブロック図である。
けるデータの読み出しまたは書き込みに関する構成を示
すブロック図である。
【図４】本発明の実施の形態にかかる情報処理装置にお
ける各種信号の真理値をまとめて示す図表である。
ける各種信号の真理値をまとめて示す図表である。
【図５】本発明の実施の形態にかかる情報処理装置にお
けるデータの読み出しまたは書き込みに関する構成の他
の例を示すブロック図である。
けるデータの読み出しまたは書き込みに関する構成の他
の例を示すブロック図である。
【図６】従来の情報処理装置におけるデータの読み出し
または書き込みに関する構成を示すブロック図である。
または書き込みに関する構成を示すブロック図である。
【図７】従来の情報処理装置において指定されたデータ
サイズに応じてアドレスが整列している場合のアドレス
下位ビットの値とサイズの関係を示す図表である。
サイズに応じてアドレスが整列している場合のアドレス
下位ビットの値とサイズの関係を示す図表である。
【図８】指定されたデータサイズに応じてアドレスが整
列していない場合について説明するための模式図であ
る。
列していない場合について説明するための模式図であ
る。
２１，１２１ 第１のレジスタ
２２，１２２ 第２のレジスタ
２３，１２３ 第３のレジスタ
２４，６１，１２４ 第１のアドレス加算器
２５，１２５ 書き込み制御回路
３４，６２，１３４ 第２のアドレス加算器
４１〜４８，１４１〜１４４ メモリ領域
５１〜５７，７１〜７７，１５１〜１５３ セレクタ
Claims (10)
- 【請求項１】 ＭおよびＮを自然数とすると、Ｍビット
幅のＮ個のメモリ領域よりなるＭ×Ｎビットの書き込み
幅を有するメモリを備えた情報処理装置において、 アドレスを生成するための第１のデータを格納する第１
のレジスタと、 アドレスを生成するための第２のデータを格納する第２
のレジスタと、 書き込みサイズを格納する第３のレジスタと、 前記第１のレジスタの格納データと前記第２のレジスタ
の格納データとに基づいて第１のアドレスを生成する第
１のアドレス加算器と、 前記第１のアドレスにＮが加算された第２のアドレスを
生成する第２のアドレス加算器と、 前記第１のアドレスと前記書き込みサイズとに基づいて
Ｎ個の前記メモリ領域に対する書き込み制御信号を生成
する書き込み制御回路と、 前記第１のアドレスおよび前記第２のアドレスのいずれ
か一方を前記第１のアドレスに応じて選択する（Ｎ−
１）個のセレクタと、 前記セレクタから供給されたアドレスおよび前記書き込
み制御信号に基づいてデータが書き込まれる第１から第
（Ｎ−１）までの（Ｎ−１）個の前記メモリ領域と、 前記第１のアドレスおよび前記書き込み制御信号に基づ
いてデータが書き込まれる第Ｎの前記メモリ領域と、 を具備することを特徴とする情報処理装置。 - 【請求項２】 ＭおよびＮを自然数とすると、Ｍビット
幅のＮ個のメモリ領域よりなるＭ×Ｎビットの読み出し
幅を有するメモリを備えた情報処理装置において、 アドレスを生成するための第１のデータを格納する第１
のレジスタと、 アドレスを生成するための第２のデータを格納する第２
のレジスタと、 前記第１のレジスタの格納データと前記第２のレジスタ
の格納データとに基づいて第１のアドレスを生成する第
１のアドレス加算器と、 前記第１のアドレスにＮが加算された第２のアドレスを
生成する第２のアドレス加算器と、 前記第１のアドレスおよび前記第２のアドレスのいずれ
か一方を前記第１のアドレスに応じて選択する（Ｎ−
１）個のセレクタと、 前記セレクタから供給されたアドレスに基づいてデータ
が読み出される第１から第（Ｎ−１）までの（Ｎ−１）
個の前記メモリ領域と、 前記第１のアドレスに基づいてデータが読み出される第
Ｎの前記メモリ領域と、 を具備することを特徴とする情報処理装置。 - 【請求項３】 ＭおよびＮを自然数とすると、Ｍビット
幅のＮ個のメモリ領域よりなるＭ×Ｎビットの書き込み
幅およびＭ×Ｎビットの読み出し幅を有するメモリを備
えた情報処理装置において、 アドレスを生成するための第１のデータを格納する第１
のレジスタと、 アドレスを生成するための第２のデータを格納する第２
のレジスタと、 書き込みサイズを格納する第３のレジスタと、 前記第１のレジスタの格納データと前記第２のレジスタ
の格納データとに基づいて第１のアドレスを生成する第
１のアドレス加算器と、 前記第１のアドレスにＮが加算された第２のアドレスを
生成する第２のアドレス加算器と、 前記第１のアドレスと前記書き込みサイズとに基づいて
Ｎ個の前記メモリ領域に対する書き込み制御信号を生成
する書き込み制御回路と、 前記第１のアドレスおよび前記第２のアドレスのいずれ
か一方を前記第１のアドレスに応じて選択する（Ｎ−
１）個のセレクタと、 前記セレクタから供給されたアドレスおよび前記書き込
み制御信号に基づいてデータが書き込まれ、また前記セ
レクタから供給されたアドレスに基づいてデータが読み
出される第１から第（Ｎ−１）までの（Ｎ−１）個の前
記メモリ領域と、 前記第１のアドレスおよび前記書き込み制御信号に基づ
いてデータが書き込まれ、また前記第１のアドレスに基
づいてデータが読み出される第Ｎの前記メモリ領域と、 を具備することを特徴とする情報処理装置。 - 【請求項４】 前記第１のアドレス加算器は、前記第１
のレジスタの格納データと前記第２のレジスタの格納デ
ータとを加算して前記第１のアドレスを生成することを
特徴とする請求項１〜３のいずれか一つに記載の情報処
理装置。 - 【請求項５】 前記第２のアドレス加算器は、前記第１
のレジスタの格納データと前記第２のレジスタの格納デ
ータとを加算し、加算結果にさらにＮを加算して前記第
２のアドレスを生成することを特徴とする請求項１〜３
のいずれか一つに記載の情報処理装置。 - 【請求項６】 Ｎ＝８のとき、前記第１のアドレスの下
位の３ビットで表される整数をＫとすると、Ｋ＝０のと
きにはすべての前記セレクタは前記第１のアドレスを選
択し、１≦Ｋ≦６のときには第１から第Ｋまでの前記セ
レクタは前記第２のアドレスを選択し、かつ第（Ｋ＋
１）から第７までの前記セレクタは前記第１のアドレス
を選択し、Ｋ＝７のときにはすべての前記セレクタは前
記第２のアドレスを選択することを特徴とする請求項１
〜３のいずれか一つに記載の情報処理装置。 - 【請求項７】 Ｎ＝８のとき、前記第１のアドレスの下
位の３ビットで表される整数をＫとし、前記書き込みサ
イズをＪバイトとすると、前記書き込み制御回路は、１
≦（Ｋ＋Ｊ）≦８のとき第（Ｋ＋１）から第（Ｋ＋Ｊ）
の前記メモリ領域を書き込み可能な状態とし、また（Ｋ
＋Ｊ）≧９のとき第（Ｋ＋１）から第８の前記メモリ領
域と第１から第（Ｋ＋Ｊ−８）の前記メモリ領域を書き
込み可能な状態とすることを特徴とする請求項１〜３の
いずれか一つに記載の情報処理装置。 - 【請求項８】 前記メモリはキャッシュメモリであるこ
とを特徴とする請求項１〜７のいずれか一つに記載の情
報処理装置。 - 【請求項９】 ＭおよびＮを自然数とすると、Ｍビット
幅のＮ個のメモリ領域よりなるＭ×Ｎビットの書き込み
幅を有するメモリを備えた情報処理装置における情報処
理方法であって、 アドレスを生成するための第１のデータおよび第２のデ
ータと、書き込サイズとを入力する入力工程と、 前記第１のデータと前記第２のデータとに基づいて第１
のアドレスを生成する第１のアドレス生成工程と、 前記第１のアドレスにＮが加算された第２のアドレスを
生成する第２のアドレス生成工程と、 前記第１のアドレスと前記書き込みサイズとに基づいて
Ｎ個の前記メモリ領域に対する書き込み制御信号を生成
する書き込み制御信号生成工程と、 前記第１のアドレスおよび前記第２のアドレスのいずれ
か一方を前記第１のアドレスに応じて選択する選択工程
と、 前記選択工程によって選択されたアドレスおよび前記書
き込み制御信号に基づいて第１から第（Ｎ−１）までの
（Ｎ−１）個の前記メモリ領域にデータ書き込こむとと
もに、前記第１のアドレスおよび前記書き込み制御信号
に基づいて第Ｎの前記メモリ領域にデータを書き込む書
き込み工程と、 を含んだことを特徴とする情報処理方法。 - 【請求項１０】 ＭおよびＮを自然数とすると、Ｍビッ
ト幅のＮ個のメモリ領域よりなるＭ×Ｎビットの書き込
み幅およびＭ×Ｎビットの読み出し幅を有するメモリを
備えた情報処理装置における情報処理方法であって、 アドレスを生成するための第１のデータおよび第２のデ
ータと、書き込サイズとを入力する入力工程と、 前記第１のデータと前記第２のデータとに基づいて第１
のアドレスを生成する第１のアドレス生成工程と、 前記第１のアドレスにＮが加算された第２のアドレスを
生成する第２のアドレス生成工程と、 前記第１のアドレスと前記書き込みサイズとに基づいて
Ｎ個の前記メモリ領域に対する書き込み制御信号を生成
する書き込み制御信号生成工程と、 前記第１のアドレスおよび前記第２のアドレスのいずれ
か一方を前記第１のアドレスに応じて選択する選択工程
と、 前記選択工程によって選択されたアドレスおよび前記書
き込み制御信号に基づいて第１から第（Ｎ−１）までの
（Ｎ−１）個の前記メモリ領域にデータを書き込むとと
もに、前記第１のアドレスおよび前記書き込み制御信号
に基づいて第Ｎの前記メモリ領域にデータが書き込む書
き込み工程と、 前記選択工程によって選択されたアドレスに基づいて第
１から第（Ｎ−１）までの（Ｎ−１）個の前記メモリ領
域からデータを読み出すとともに、第Ｎの前記メモリ領
域から前記第１のアドレスに基づいてデータを読み出す
読み出し工程と、 を含んだことを特徴とする情報処理方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001399389A JP2003196156A (ja) | 2001-12-28 | 2001-12-28 | 情報処理装置および情報処理方法 |
| EP02258549A EP1324202A3 (en) | 2001-12-28 | 2002-12-11 | Device and method for information processing |
| US10/318,115 US6931508B2 (en) | 2001-12-28 | 2002-12-13 | Device and method for information processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001399389A JP2003196156A (ja) | 2001-12-28 | 2001-12-28 | 情報処理装置および情報処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003196156A true JP2003196156A (ja) | 2003-07-11 |
Family
ID=19189466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001399389A Pending JP2003196156A (ja) | 2001-12-28 | 2001-12-28 | 情報処理装置および情報処理方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6931508B2 (ja) |
| EP (1) | EP1324202A3 (ja) |
| JP (1) | JP2003196156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116431315A (zh) * | 2023-06-07 | 2023-07-14 | 成都登临科技有限公司 | 批处理任务的处理方法、装置、电子设备及存储介质 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1569124A1 (en) * | 2004-02-26 | 2005-08-31 | Matsushita Electric Industrial Co., Ltd. | Memory interface and data processing |
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| FR2884002B1 (fr) * | 2005-04-01 | 2008-03-07 | St Microelectronics Sa | Procede d'adressage d'un symbole dans une memoire, et dispositif de traitement de symboles |
| US7737985B2 (en) * | 2006-11-09 | 2010-06-15 | Qualcomm Incorporated | Pixel cache for 3D graphics circuitry |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175649A (ja) * | 1987-12-29 | 1989-07-12 | Oki Electric Ind Co Ltd | マイクロプロセッサ |
| JP2722523B2 (ja) * | 1988-09-21 | 1998-03-04 | 日本電気株式会社 | 命令先取り装置 |
| JPH0553920A (ja) * | 1991-08-26 | 1993-03-05 | Toshiba Corp | 構造化アドレス生成装置 |
| JPH06332792A (ja) * | 1993-05-21 | 1994-12-02 | Mitsubishi Electric Corp | データ処理装置及びそのデータ読み出し制御回路，データ書き込み制御回路 |
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2001
- 2001-12-28 JP JP2001399389A patent/JP2003196156A/ja active Pending
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2002
- 2002-12-11 EP EP02258549A patent/EP1324202A3/en not_active Withdrawn
- 2002-12-13 US US10/318,115 patent/US6931508B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116431315A (zh) * | 2023-06-07 | 2023-07-14 | 成都登临科技有限公司 | 批处理任务的处理方法、装置、电子设备及存储介质 |
| CN116431315B (zh) * | 2023-06-07 | 2023-08-29 | 成都登临科技有限公司 | 批处理任务的处理方法、装置、电子设备及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030126402A1 (en) | 2003-07-03 |
| EP1324202A3 (en) | 2004-01-02 |
| US6931508B2 (en) | 2005-08-16 |
| EP1324202A2 (en) | 2003-07-02 |
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|
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|
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