JPS592938B2 - メモリ ワ−クスペ−ス アンドレツシングホウホウオヨビソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は、汎用ディジタル・コンピュータ、特に、コン
ピュータ中の主メモリ中のワークスペースの指定と利用
における融通性を得るための構造に関する。

従来のコンピュータ・システムにおいては、主メモリは
、一般に命令とデータの貯蔵のために使用されていた。

この場合、レジスタ・フアイルが通常ワークスペースと
しての使用のために設けられていて一般にデータ及び命
令のレジスタ・フアイルとメモリとの間における転送が
含まれていた。例えばテキサス州ダラスのＴｅｘａｓＩ
ｎｓｔｒｕｒｒｌｅｎｔｓＩｎｃＯｒｐＯｒａｔｅｄに
よつて製造・販売されているＭＯｄｅＩ９６Ｏ−ＡＣＯ
ｍｐｕｔｅｒによつて外表されるような最近のシステム
では、メモリもしくはレジスタとしてのワークスペース
をアドレスするための装置が設けられている。そのよう
なシステムにおいては、レジスタ・フアイルがメモリに
あてがわれそして固定される。これはこのシステムの動
作がそれだけ拘束を受けることを意味しており、その理
由はこのようなワークスペースを通常用いるプログラム
の全てがレジスタ・フアイルを共有せざるを得ないから
である。本発明の目的は、ワークスペース・レジスタの
内容がメモリ内のワークスペースのアドレスを指定する
上記型のシステムに固有の拘束を除去することである。

本発明によれば、ワークスペースの場所がプログラムに
よつて選択され得る装置が設けられる。このような選択
されたワークスペースのいくつかは、プログラムが指定
することができるし、プログラム間通信に際しては互い
に結合することも可能である。１つのプログラムから別
のプログラムへのコンピユータの動作を高速で移行する
装置が、割込み発生の点での割込まれたプログラムに移
行または復帰するのに必要な情報を記憶する装置ととも
に設けられる。

ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓＩｎｃＯｒｐＯｒａ
ｔｅｄＯ）ＭＯｄｅｌ９６Ｏ−ＡＣＯｍｐｕｔｅｒＯ）
ＭａｉｎｔｅｎａｎｃｅＭａｒｌｒｌａＩの第２巻には
、主メセリ中のワークスペースの場所がマルチプレクサ
中に１６ビツト・プリセツト入力及びレジスタ・アドレ
スによつて発生される算術機構が図解されている。

このレジスタ・アドレスはワークスペースを構成する１
６個の素子の１つを選択するのに利用できる４ビツトを
有している。プリセツト入力にはビツト数８、レジスタ
・アドレスには４ビツトが採用されており、発生された
アドレスが所望のワークスペース素子として固定レジス
タ・フアイル中の適当なレジスタを選択する。本発明に
よれば、ワークスペース・ポインタ・レジスタが設けら
れていて、そこにはメモリ場所の適宜選択された組の第
１の（最初の）素子のアドレスがロードされ、そこによ
つてメモリ中の１つのワークスペース場所が指定される
。

こうして指定されるメモリ場所の組が（ワークスペース
）が問題プログラムの実行に使用される。また、１つの
プログラム又はルーチンから別のものへ問題プログラム
実行の途中で切換えることができるようになつており、
そのために、割込みに応答する装置が設けられていて、
割込みが完了した時問題プログラムに復帰できるように
するため、ワークスペース・ポインタ・レジスタの現流
内容を新らしいワークスペース中に貯蔵させるようにな
つており、また、新らしいワークスペースの第１の（最
初の）素子のアドレスをワークスペース・ポインタ・レ
ジスタの中へロードさせるシーケンサとして働く。問題
プログラムへの復帰時には、シーケンサは新らしいワー
クスペース中に貯蔵されていたポインタ・アドレスをワ
ークスペース・ポインタ・レジスタ中に再ロードする。
より具体的には、本発明によれば、２つの入力母線（バ
ス）を有する多機能算術装置が設けられていて、それら
の入力母線には第１及び第２マルチプレクサが接続され
ている。

ワークスペース・ポインタ・レジスタは一方のマルチプ
レクサの１つ入力に接続されており、第１の（最初の）
素子のアドレスがワークスペース・ポインタ・レジスタ
の内容に対応している一組のメモリ素子を現流問題プロ
グラムのための第１ワークスペースとして利用させる装
置を備えている。割込み時に動作する制御装置が設けら
れていて、該制御装置は割込みプログラムによつて使用
されかつ所定の素子中に第１ワークスペースの第１の素
子のアドレスが貯蔵されるような第２ワークスペースの
第１の（最初の）素子のアドレスをワークスペース・レ
ジスタに入れる。プログラム・カウンタ・レジスタが、
マルチプレクサの１つに接続されていて、問題プログラ
ムにおける現流命令のアドレスを維持する。前記制御装
置は、プログラム・カウンタ・レジスタの内容を割込み
発生時に第２ワークスペースの所定の素子中に貯蔵させ
る。また、本発明によれば、主メモリ中の第１のワーク
スペースは現流問題プログラムの実行に使われ、割込み
発生時には、第１ワークスペースの第１の素子のアドレ
スが第２ワークスペース中に貯蔵される。

割込みプログラムの完了時には、第２ワークスペース中
に貯蔵されていた第１ワークスペースのアドレスを使用
して問題プログラムの実行が割込み点において再開され
る。本発明に固有と信じられる新しい特徴は特許請求の
範囲に述べてある。

しかしながら、本発明自体および他の目的と利点は、添
付図面を参照して以下の実施例の詳細な説明を読むとき
より良く理解されるであろう。ここで述べるコンピユー
タは、高速の多くのプログラム手順変更を必要とする状
況に適した構成要素の組み合せを代表している。

非常に高速の手順切換は、現在使用のワークスペース・
アドレスを保持するための特別なレジスタの使用によつ
て直接達成される。２つのアドレス命令、すなわち、標
準乗除算ハードウエアに加えて標準優先順位ベクトル付
けされた割込みを採用した建築学的構造、をメモリする
のに効果的なメモリが得られる。

更にまた、使用者にとつて或るソフトウエア・ルーチン
の代りにハードウエア・モジユールを使うことが許され
る標準的特徴が得られる。ビツト、バイト及びワードの
アドレツシングが利用可能である。シングル、ダブル及
びトリプルのワード命令が含まれる。システムの基本的
構造は第１図に図解されている。

同図中、中央処理装置（ＣＰＵ，ＣｅｎｔｒａｌＰｒＯ
ｃｅｓｓｉｎｇＵｎｉｔ）１０は算術装置（ＡＵ，Ａｒ
ｉｔｈｍｅｔｉｃＵｎｉｔ）１２及び制御読取り専用メ
モリ（ＲＯＭ，ＲｅａｄＯｎＩｙＭｅｍＯｒｙ）１４を
含み、ＲＯＭｌ４は一実施例ではそれぞれ６４ビツトの
２５６ワードから成つている。自動ロードＲＯＭｌ６が
またＡＵｌ２に接続されている。通信母線制御装置マス
タ１８が、母線２９を介したデータ及び命令の外部メモ
リ２６との交換用に設けられている。割込み優先順位符
号器２０、コンソール・インターフエース２２及び通信
レジスタ装置インターフエース２４が、外部装置３０，
３２，３４との通信用に設けられている。母線制御装置
マスタ１８は、メモリ２６ばかりでなく他の周辺装置２
８とも母線２９を通じて通信する。

符号器２０は外部装置３０からの信号を受け取る。また
、符号器２０はＡＵｌ２における内部動作に依存して割
込みを発生するためのＡＵｌ２からの信号に応答する。
インターフエース２２はコンソール３２に通信のため接
続されている。

インターフエース２４は３４のような外部装置との通信
のために設けられている。マスタ１８を通しての通信は
低速通信である。ここに記述する本発明の実施例は１６
ビツト・データ・ワードと２０ビツト・アドレスを採用
している。

ＡＵｌ２は、好しくは、メモリからの命令を得て実行す
るため及び入出力動作を実行するために必要なすべての
エレクトロニクスを包含している。特別な限定．された
用途を持つ特別なレジスタが設けられている。ワークス
ペース素子は全てメモリ中に位置していて特別なレジス
タの使用と関連して使用される。特別なレジスタの数は
３個である。これらは１６ビツトのレジスタである。そ
の第１のものはワークスペース・ポインタ（ＷＰ，ＷＯ
ｒｋｓｐａｃｅＰＯｉｎｔｅｒ）、第２のものはプログ
ラム・カウンタ（ＰＣ，ＰｒＯｇｒａｎｌＣＯｕｎｔｅ
ｒ）、第３のものは状態レジスタ（ＳＴ，Ｓｔａｔｕｓ
Ｒｅｇｉｓｔｅｒ）である。ＷＰとＰＣは常に偶数個の
アドレスを含んでいる。ＷＰは、ワークスペース素子と
して能動的に使用される１６個の連続したメモリ場所の
第１の場所のアドレスを含んでいる。ＰＣは任意の与え
られた時刻で実行されている現流命令のアドレスを含ん
でいる。

ＳＴはＣＰＵｌＯの状態に関して表１に示す情報を含ん
でいる。（ビツトＯ）：ビツトＯは論理的大条件（ＬＯ
ｇｉｃａｌＧｒｅａｔｅｒＴｈａｎＣＯｎｄｉｔｉＯｎ
）の指示としての論理「１」にセツトされる。

この比較テストは或る比較命令の間に可能となる。この
テストはまたダブルもしくはシングル・オペランド命令
の結果と零との比較を可能にする。いずれのテストも否
定の時は、ビツト０がりセツトされる。（ビツト１）： ビツト１は算術的大条件（ＡｒｉｔｈｍｅｔｉｃＧｒｅ
ａ一ＴｅｒＴｈａｎＣＯｎｄｉｔｉＯｎ）の指示として
論理「１」にセツトされる。

この比較テストはビツトＯの場合と同じ比較命令の間に
可能となる。このテストはまたダブルもしくはシングル
・オペランド命令の結果と零との比較を可能にする。い
ずれのテストも否の時は、ビツト１がりセツトされる。
（ビツト２）：ビツト２は等条件（ＥｑｕａｌＣＯｎｄ
ｉｔｉＯｎ）の指示として論理「１」にセツトされる。

この比較テストは同じ比較及び対応するビツト命令の間
に可能となる。このテストはまたダブルもしくはシング
ル・オペランド命令の結果と零との比較を可能にする。
いずれのテストも否定の時は、ビツト２がりセツトされ
る。状態ビツト２はまた、通信レジスタ装置ビツトがテ
スト・ビツト命令でテストされ通信レジスタ装置ビツト
が論理「Ｏ」に等しい時セツトされる。

ビツト２は通信レジスタ装置ビツトが論理「０」である
ならばりセツトされる。（ビツト３）： ビツト３は算術演算結果の最上位ビツト位置からの桁は
ずれを指示する。

ビツト３は、加算、減算、増分（インクリメント）また
は減分（デクリメント）命令の間にロードされる。桁上
げ指示装置はまた桁送り（シフト）オペランドの最上位
もしくは最下位ビツト位置からの桁はずれの時にロード
される。桁上げは実行された最終の増分桁送りを指示す
るであろう。（ビツト４）： ビツト４は算術的オーバーフロー（あふれ）を指示し、
オーバーフローが起こらない時にリセツトされる。

ビツト４は加算、減算、増分及び減分命令の間に影響を
受ける。オーバーフローは、算術演算結果が１６ビツト
で符号付けた２の補数値では正確に表わすことが不可能
な時に、起る。（ビツト５）：ビツト５は最終のバイト
・オペランドまたはバイト命令の結果としてのバイトの
パリテイを指示するためにセツトされる。

ビツト５は、最終のバイト・オペランドが奇数のビツト
を含む時は論理「１」にセツトされ、そうでない時には
りセツトされる。（ビツト６）： ビツト６は拡大動作の命令の実行により論理「１」にセ
ツトされる。

ビツト６は拡大動作が進行中であることを指示する。こ
のビツトはプログラム制御によつてりセツトすることが
できる。（ビツト７〜ビツト９）：ビツト７からビツト
９までは、メモリ・マツピングでの使用に利用できるよ
うにされる。

ここでの記述の目的のためには、これらビツトは常にゼ
ロを含んでいるであろう。（ビツト１０、ビツト１１）
： ビツト１０と１１とは割込みマスク拡張のために利用で
きる。

本実施例においては、ビツト７からビツト１１まではす
べて零である。

（ビット１２〜ビツト１５）： ビツト１２からビツト１５までは割込みマスク・レベル
を指示するために使われる。

このフイールド内の４ビツト値は、表に示すように可能
にされるレベル及びそれ以上の高位の優先順位レベルを
決める。本発明のコンピユータと従来のシステムとの重
要且つ有意義な相違の１つは、ＷＰを設けていることに
ある。

ＰＣとＳＴは普通の概念のまま使用されている。ＷＰ，
ＰＣ，ＳＴレジスタはともに、割込み信号、指令された
結合に応じて要求又は指向される１つのプログラムから
他のプログラムに処理制御が移行される時あるいは拡大
動作を実行する時における手順切換動作の多能性を与え
るために使われている。ＡＵｌ２は命令に応答して、メ
モリ中の選択可能な場所でのワークスペースを利用する
方法に従つてデータを処理する。これまでは、手順切換
が処理手順変更達成のためにレジスタ・フアイルの或る
部分を貯蔵し再ロードするよう要求するようなシステム
設計をもつたワークスペースが、シングル固定レジスタ
・フアイルもしくはマルチプル固定レジスタ・フアイル
において設けられていた。先行プログラム手順に復帰す
る時間もまた、レジスタ・フアイルを先行値に再貯蔵す
ることを要求する。初期の手順切換と先行プログラムに
復帰する時間はともに本発明でのそれらと比べて長いも
のであつた。本発明によつてこのような改良が達成され
る理由は、手順切換に必要なのは３つのレジスタの内容
を貯蔵しロードすることで十分であるからである。先行
プログラムへの復帰は、３つのレジスタが先行内容でロ
ードされることだけを要求する。本発明の実施例におい
ては、メモリ２６はプリント回路カードより成り、全部
で１６ビツトの４，０９６ワードとパリテイを貯蔵でき
る。

好しくは金属酸化物半導体（ＭＯＳ）集積回路網がメモ
リ素子として使われ、高速メモリ動作が得られる。こう
したメモリ・カードは付加的にアドレス及びデータ論理
、制御及びタイミング論理、並びにレベル・コンバータ
を含んでおり、ＡＵｌ２に通する通信母線とインターフ
エースする。メモリ２６中のワークスペースは表に示す
如く構成される。

部分ワークスペース・アドレスが、固定されたアドレス
成分と部分アドレスを算術的に加算してその和を得るた
めの装置及び算術論理装置からの出力データを部分アド
レスと固定アドレスの和により表わされるメモリ・アド
レスに送り込むための装置により与えられる。

そうして、ＷＰはワークスペース素子の能動的な組を定
める。ワークスペース素子は０から１５まで付番され、
そしてメモリ２６中のいずれの場所にでも１６個連続し
たメモリ・ワード場所の群として存在することができる
。表に示すワークスペース中に結合データを貯蔵するた
めの特別なアドレスは、ＷＰレジスタの内容を部分アド
レスに算術的にアドレツシングすることによつて発生さ
れる。ＷＰレジスタの先行内容は、結果として生じる和
に対応するメモリ中のアドレスすなわち表に示したワー
クスペースの素子１３中に貯蔵される。表かられかるよ
うに、ワークスペースの各組は１６ワードもしくは素子
０−１５を有している。

第１の素子はＷＰにおけるアドレスにより決められる。
実際に選択される素子はＷＰにおけるアドレスとコンピ
ユータ命令におけるアドレス・フイールドから得られる
付加的成分との和で決められる。この成分はＷＰの内容
に加算される。こうして、ワークスペースの１６個の場
所は全て或るコンピユータ命令によつて直接アドレツシ
ングでき、ワークスペースはＷＰにおける値を変えるこ
とによつてメモリ中の任意の場所に移行され得る。場所
１１はいくつかの命令においてアドレス貯蔵場所として
使われる。素子１２は通信レジスタ装置の使用に応じて
命令のための通信レジスタ装置ベース貯蔵として使われ
る。手順切換動作において、新らしいプログラム・ワー
クスペースにおける素子１３は、常に、先行プログラム
・ワークスペースのアドレスを貯蔵するために使われる
。新らしい．プログラム・ワークスペースにおける素子
１４は、常に、先行プログラム中の次の命令のアドレス
を貯蔵する。新らしいプログラム・ワークスペースにお
ける素子１５は、常に、ＷＰとＰＣとの結合データが貯
蔵された時に実行されているプログラムの状態を貯蔵す
る。第１図のＡＵｌ２を自動ロードＲＯＭｌ６及び割込
み優先順位符号器２０と一緒にまとめて第２図により詳
しく示す。

このシステムはＷＰレジスタ４０、ＳＴ４ｌ及びＰＣ４
２を含んでいて、これらは第１図に示すメモリ２６中の
ワークスペースの指定が行なわれるような適当な制御の
下で算術論理装置（ＡＬＵ，ＡｒｉｔｈｍｅｔｉｃＬＯ
ｇｉｃＵｎｉｔ）４３と関連して動作する。第１図中の
メモリ２６は高速母線２９を通してＡＵｌ２に接続され
ていて、母線２９はいろいろなマスタ装置がメモリ２６
のような従属装置との情報交換を可能にするように動作
する。ＡＵｌ２はワークスペースとしての１６個のメモ
リ素子を使用する。

メモリ内のそのようなワークスペースのスタート・アド
レスはレジスタ４０に含まれる。複数個のそのようなワ
ークスペースは割込まれたプログラムすなわち先行プロ
グラムに復帰しその実行を続けるのに必要な全ての情報
を維持しながら複数の異なるプログラムの実行を可能に
するように指定され得る。再び第２図に戻ると、メモリ
からのデータは１６ビツト母線４４及びゲート装置４５
を通してＡマルチプレクサ４６に送られる。

マルチプレクサ４６の出力はＡ入力回路４７を通してＡ
ＬＵ４３に送られる。データ母線４８もまた、シフト・
レジスタ４９、ＷＰレジスタ４０、メモリ・データ源バ
ツフア・レジスタ５０、指定アドレス・バツフア５１及
び命令解読器５２につながつている。ＷＰレジスタ４０
、ＰＣレジスタ４２、シフトレジスタ４９及びメモリ・
データ源バツフア・レジスタ５０はそれぞれＢマルチプ
レクサ５３に接続されていて、それからＢ入力回路５４
を通つてＡＬＵ４３のＢ入力につながつている。ＡＬＵ
４３の出力は、ＰＣレジスタ４２、シフト及び指定レジ
スタ５５、母線アドレス・カウンタ５６、母線書込みデ
ータ・レジスタ５７に接続される。自動ロードＲＯＭｌ
６はレジスタ５７に接続されている。書込みデータ・レ
ジスタ５７の出力は１６ビツト母線５８を通して母線２
９にまた母線５９を通して通信レジスタ装置制御装置６
０に接続され、制御装置６０の出力は通信レジスタ装置
のインターフエース装置２４に接続されている。命令解
読器５２はその出力端で制御装置１４に接続され、制御
装置１４は通信レジスタ装置制御装置６０に接続されて
いる。命令解読器５２はまた割込み優先順位符号器２０
に接続されている。制御装置１４はまたＡ入力回路４７
の１つの入力とＢ入力回路５４とに接続されている。シ
フト及び指定レジスタ５５はマルチプレクサ４６の１つ
の入力に接続されている。指定アドレス・バツフア５１
はマルチプレクサ４６への２つの入力に接続される。そ
れらの入力の一方は通常の順序で表わされた２つの８ビ
ツト・バイトをもち、他方は逆の順序で表わされた２つ
の８ビツト・バイトをもつている。割込み優先順位符号
器２０はＳＴ４ｌに接続され、ＳＴ４ｌの出力はマルチ
プレクサ４６に接続されている。

貸与通信線ぐＴＩＬＩＮＥ）母線からのライン６１は符
号器２０にタイム・アウト状態を与える。ライン６２は
符号器２０にメモリ・パリテイ・ビツトを与える。装置
割込みは１０−ライン母線６３を通して割込み優先順位
符号器２０に与えられる。貸与通信線母線アドレス・カ
ウンタ５６の出力は、自動ロードＲＯＭｌ６の入力に接
続され、ＲＯＭｌ６の出力は書込みデータ・レジスタ５
７への１つの入力に接続されている。アドレス・カウン
タ５６はライン６４によつて示されているような自動増
分機能をもつている。同様に、ＰＣレジスタ４２はライ
ン６５によつて示されているような自動増分機能をもつ
ている。これまでの記載は本発明を具体化したコンピユ
ータ・システムの全体的な様相を与えたものである。ワ
ークスペースの指定と使用に融通性を与えるには、ＷＰ
レジスタ４０、ＳＴ４ｌ、ＰＣレジスタ４２が第３図に
示すように重要な役割を演する。システムの初期設定に
おいて、自動ロードＲＯＭｌ６がメモリにおいて使われ
るべきワークスペースの第１の素子のアドレスをＲＯＭ
ｌ６の第１の素子中に貯蔵する。

ＲＯＭｌ６の第２の素子は始動時にコンピユータにより
最初に実行さるべきプログラム中の第１の命令のアドレ
スを有する。ＲＯＭｌ６の残りの素子はプログラムのた
めに、初期設定目的のための必要に応じて利用できる。
それは初期設定プログラムを含んでおり、本実施例では
２５６の１６ビツト・ワードと同じ数を有している。始
動時、ＲＯＭｌ６の全内容がメモリ２６の第１の２５６
個の素子を占めるべく転送される。

その結果ＷＰ，．ＰＣアドレスがメモリ２６の最初の２
つの素子中に貯蔵される。メモリ２６へのＲＯＭｌ６の
内容の転送後に、ＷＰアドレスはメモリ２６の第１の素
子からＷＰレジスタ４０へ、メモリ２６の第２の素子の
内容はＰＣレジスタ４２へ転送され、そして初期設定プ
ログラムの実行が初期設定プロセスの結果として始まる
。

コンピユータにより実行されるべき１つもしくはそれ以
上のプログラムがその後メモリ２６の中へロードされる
。その後、メモリ２６中の初期設定プログラムがレジス
タ４０中のＷＰアドレスを新しいＷＰアドレスと置き換
え、また、レジスタ４２中のＰＣアドレスを問題プログ
ラムの第１の命令のアドレスと置き換えることになる。
第３図には、初期設定プログラム・ワークスペースがメ
モリスペース７０として記されている。問題プログラム
・ワークスペースはメモリスペース７２を占めている問
題プログラムをもつメモリスペース７１として記されて
いる。ＷＰレジスタ４０は問題プログラム・ワークスペ
ースのアドレスを含み、またＰＣレジスタ４２は問題プ
ログラムの次の命令のアドレスを含んでいる。この状態
において、コンピユータはこれから問題プログラムの実
行に入ることになり、ＰＣはメモリ中の各命令に従つて
増分またはチヤージされ、ＷＰレジスタ４０中のアドレ
スは問題プログラムを用意するプログラムによつて与え
られるプログラムに含まれる命令に応じて一定のままで
あるか変化を受ける。ＳＴ４ｌは問題プログラムの実行
の状態の現流指示を維持するために内容を変える。ＳＴ
のこの機能は良く知られている。ＳＴ４ｌは以前に述べ
たＭＯｄｅｌ９６Ｏ−ＡＣＯｌＴｌＰＵｔｅｒにおける
状態レジスタの動作と本質的観点では同類の仕方で動作
する。第４図には、与えられた問題プログラムの実行の
間に割込みが起る時の第３図のレジスタ４０−４２の動
作が図示されている。

第４図において、メモリ２６はメモリ・スペース７３中
に第１の問題プログラムを貯蔵しており、問題プログラ
ム・ワークスペース７４と関連して動作する。コンピユ
ータ動作に必要となる割込み毎に、その割込みのための
ワークスペースの第１の素子のＷＰアドレスは、割込デ
ータ用の所望のメモリ場所に或る初期設定プログラムを
書き直すことによつて、メモリ２６中の６４個の場所の
第１の組中のプログラムされた場所に貯蔵される。

それは、一度初期設定プログラムが始動の際使われた後
はそのスペースが他の動作での使用に利用できるからで
ある。同様に、割込み毎に、割込みサブルーチンにおけ
る第１の命令のＰＣアドレスがメモリ２６の第１の６４
個の素子のうちの１つに貯蔵される。

第４図においては素子４はサブルーチン用のワークスペ
ース・ポインタＷＰの貯蔵位置として示され、また素子
６はＰＣアドレスすなわち割込みサブルーチンにおける
第１の命令のアドレスの貯蔵位置として示されている。
割込発生時、コンピユータはワークスペース７４と関連
して動作するメモリ・スペース７３内の問題プログラム
からワークスペースJモVに関連して動作する割込みサブ
ルーチン７８に自動的に移行する。

これは次のようにして行なわれる。すなわちＷＰレジス
タ４０の内容がＰＣレジスタ４０の内容とＳＴ４ｌの内
容とともに割込みサブルーチン・ワークスペースJモVに
転送される。素子５及び４の内容はそれからそれぞれＰ
Ｃ及びＷＰレジスタ４０及び４２へ転送される。これと
同時に、コンピユータはいずれかのより低い優先順位の
割込みをマスクするためにＳＴ４ｌにおける割込みマス
クを変え、その結果サブルーチンはより高い優先順位の
割込みが発生しないならば終了するまで実行が続くこと
になる。こうして、次の処理命令は割込みサブルーチン
７８にある。スペース７８のところでメモリ中に貯蔵さ
わている割込みサブルーチンの終了時、サブルーチンは
復帰命令を実行する。その場合、ＷＰアドレス、ＰＣア
ドレス及びＳＴ４ｌの内容など割込みサブルーチン・ワ
ークスペースJモV中にそれまで貯蔵されていたものがそ
れぞれレジスタ４０，４２及び４１の中へ戻され、コン
ピユータはそれから割込みが発生した点での問題プログ
ラムの動作に復帰する。次に第５図及び第６図を参照す
ると、ＡＬＵ４３の動作がＡマルチプレクサ４６及びＢ
マルチプレクサ５３に関連して示されている。

Ａマルチプレクサ４６は８個の入力を持つている。Ｂマ
ルチプレクサ５３は４個の入力を持つている。ＡＬＵ４
３はＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓＩｎｃＯｒｐＯ
ｒａｔｅｄによるＴＴＬＤａｔａＢＯＯｋＦＯｒＤｅｓ
ｉｇｎＥｎｇｉｎｅｅｒｓｌｌ９７３年、３８１頁に記
述されている型の４個のＬＳＩチツプを有しており、こ
れはＴＩＡｒｉｔｈｍ−ＥｔｉｃＬＯｇｉｃＵｎｉｔ／
ＦｕｎｃｔｉＯｎＧｅｎｅｒａｔＯｒＳＮ７４ｌ８ｌと
名付けられ１６機能算術論理回路を形成している。ＡＬ
Ｕ４３は先に述べたＭＯｄｅＩ，９６Ｏ−Ａε０ｍｐｕ
ｔｅｒに採用されたのと同じ型のものである。ＡＬＵ４
３はアドレス・レジスタ５６につながる出力母線４３ａ
を有している。

ライン４３ａ（Ｊまた、出力が送信バンク９６を通して
メモリに至るデータ母線２９ｂにつながつているＣマル
チプレクサ９６の入力につながつている。母線２９ｂは
２路母線である。受信バンク９１に戻る母線分岐線２９
ｃはデータをＣＰＵに送り込むためのものである。これ
に加えて、レジスタ５６は出力ライン２９ａを持ち、出
力データをメモリにつながつている母線２９に伝える。
第５図において、ライン８０上の第１の入力は補助Ｅマ
ルチプレクサ４６ａを経てマルチプレクサ４６に入る。

母線８０に現われるトラツプ・アドレス・入力は最高優
先順位の割込みのためのＷＰ（１７）ＷＰ値を貯蔵する
メモリ中のアドレスであり、割込優先符号器２０（第２
図）から取り出される。第２の入力は受信バンク９７の
出力側にあるメモリ母線からのもので、バツフア・レジ
スタ８２につながるライン８１上に現われる。

レジスタ８２中のＴＤフイールドはＤフイールド中に含
まれる指定アドレス用のタグ（標識）フイールドである
。母線８３に現わわるＤフイールドは２スペース左にシ
フトさわ、そこで定数すなわち６進法数の４０が加えら
れ、それによつてマルチプレクサ４６ａを通して入つた
アドレスがレジスタ８２のＤフイールド中に決められた
拡大動作用ＷＰのメモリ中の場所を適当に識別すること
になる。ライン８３ａ上の第３の入力はＤフイールドか
ら送られ、１スペースだけシフトされそれによつて２倍
にされ、その結果ワークスペース中の指定素子のワード
・アドレスが得られる。この第３の入力は補助Ｄマルチ
プレタサ４６ｂを通して与えられる。次の入力はメモリ
母線８４を通して取られる。

この入力はソース素子のワード・アドレスを得るために
１スペース左にシフトされたソース・アドレスである。
その後、Ｄマルチプレタサ４６ｂ及びＡマルチプレクサ
４３を通してＡＬＵ４３に送られる。次の入力は母線８
５上に現われるＳＴ４ｌの出力であつて、マルチプレク
サ４６に直接入る。

次の入力は母線８６上に現われるが、これはここでの記
載には重要ではない目的のために使われる。次の入力は
母線８７上に現われるメモリから読取られたデータであ
る。

母線８８上のデータは逆のバイト系列をもつメモリから
読取られる。次の入力はＡＬＵ出力母線４３ａ上に現わ
れ、ＡＬＵ４３からの出力データをバツフアするユーテ
イリテイ・レジスタＵＲＡ９Ｏに入る。マルチプレクサ
４６への最終人力は母線８１からのもので、出力母線９
２に接続されたユーテイリテイ・シフト・レジスタＵＲ
Ｂ９ｌを通つてくる。

レジスタ９１の出力はまたマルチプレクサ５３の第１の
入力に入る。ＷＰレジスタ４０の入力はメモリ母線８１
に出力はマルチプレクサ５３に接続されている。

メモリ母線８１は更に、メモリ・データ・バツフア・レ
ジスタ９４を通してマルチプレクサ５３に接続されてい
る。最後に、ＡＬＵ４３の出力が母線４３ａを経由して
ＰＣレジスタ４２に接続されレジスタ４２出力はマルチ
プレクサ５３に接続されている。本発明においては、Ａ
ＬＵ４３はメモリ・アドレス・レジスタ５６中にバツフ
アされる出力を与える。

メモリがアクセスされるべきコンピユータ動作中の任意
の与えられた時点で、メモリ場所はレジスタ５６中に貯
蔵されたコードによつて決められる。本発明によれば、
ワークスペースは、マルチプレクサ５３を経てＡＬＵ４
３に接続されたＷＰレジスタ４０のプログラム可能な内
容によつて決められる。

ワークスペース中の特定の素子がレジスタ５６の内容に
よつてアドレスされる。それは、ＷＰレジスタ４０から
のアドレスの値及びマルチプレクサ４６ｂ及び４６を介
してＡＬＵ４３に送られる母線８４またはバツフア８２
からのアドレスによつて決定される。ＡＬＵ４３では、
ＷＰレジスタ４０の内容と母線８４上のアドレスとが加
算されて、その結果ワークスペースの所望の素子のアド
レスがレジスタ５６の内容によつて決められる。同様に
、バツフア８２からのアドレスをＷＰレジスタ４０の内
容と加算してワークスペース素子アドレスを得ることが
できる。第７一９図は、第３図の初期設定機能及び割込
み後の問題プログラムへの復帰を伴なう第４図の割込み
機能のような動作を示して流れ図である。

第７一９図の流れ図は第５及び６図のシステムに関連し
て考察されるべきである。第７一９図の流れ図において
、関連したコンピユータ状態はプロツクにより示されて
おり、例えば第７図のプロツク９９がそれである。

特定の状態はプロツクの右上部の角に記号あるいは番号
で示されている。例えば、プロツク９９は６進法で符号
化した状態ＦＦで表わされている。明らかな如くコンピ
ユータは２５６個の状態を持つているが、１８個の状態
だけが第７一９図に示されている。各状態において数ス
テツプまたは条件が効果的なものである。条件は同時性
であり、制御ＲＯＭｌ４中の高速クロツクに応じて発生
する。第７図の最初のマスタ・システム・りセツト１０
１では、第５図のメモリ・データ・ライン８１が零入力
にクリアされる。

状態ＦＦに進むと、ＡＬＵ４３が零出力のためにクリア
される。その後、メモリ・アドレス・レジスタ（ＡＤ）
５６とＰＣレジスタ４２が零入力のためにＡＬＵ４３か
らロードされる。ＳＴ４ｌとＰＣレジスタ４０とは零入
力のためにメモリ８１からロードされる。りセツト動作
が完了したか否かのチエツクの後、コンピユータ動作は
、メモリ中のデータがメモリ・アドレス・レジスタ（Ａ
Ｄ）５６の内容によつてもたらされるアドレスからフエ
ツチされる状態ＦＯに移行する。メモリ・アドレス・レ
ジスタ（ＡＤ）５６が零を含んでいると、第１のメモリ
場所の内容がメモリ母線８１に現われる。初期のワーク
スペースの第１の素子のアドレスはメモリ内の第１のワ
ードに含まれる。コンピユータ動作は更に進んで第８図
の状態２０に至る。

メモリ・アドレス・レジスタ（ＡＤ）５６は実行される
べき第１のプログラム命令のアドレスを含むメモリ中の
第２のワードのアドレスをもたらすべく増分される。Ｗ
Ｐレジスタ４０の内容はそれからＡＬＵ４３の出力の位
置に置かれる。この時点ではＡＬＵ４３の出力は零であ
る。その後、ＷＰレジスタ４０が第５図のメモリ母線８
１からロードされて初期のワークスペースの第１の素子
のアドレスを含む。ユーテイリテイ・レジスタ（ＵＲＡ
）９０はＡＬＵ４３からロードされて零を含む。その後
、データがメモリ中の第２のワードのアドレスであるメ
モリ・アドレス・レジスタ（ＡＤ）５６にもたらされた
アドレスからフエツチされる。データ、すなわち実行さ
れるべき第１のプログラム命令のアドレスが、メモリ母
線８１上に現われる。フエツチサイクルが完了したか否
かをコンピユータがチエツクし、もし完了していれば状
態５０に進む。

初期のワークスペース中の第１の素子のアドレスはＡＬ
Ｕ４３中の値１３と加算される。ワークスペース中の１
３番目の素子のアドレスはこのようにしてＡＬＵ４３の
出力に現われる。メモリ・アドレス・レジスタ（ＡＤ）
５６はその後ＡＬＵ４３の出力でロードされ、ユーテイ
リテイ・レジスタ（ＵＲＢ）９１には実行されるべき第
１の命令のアドレスがメモリから入れられる。状態５０
の機能が完了したか否かのチエツクが行なわれ、もしも
完了していれば再スタートが不要の場合状態５２に進む
。状態５２においては、ユーテイリテイ・レジスタ（Ｕ
ＲＡ）９０の内容がＡＬＵ４３の出力に現われる。

この場合におけるＡＬＵ４３の出力は零で、初期のワー
クスペース中の第１の素子のアドレスを含んでいる゛メ
モリ中のアドレスである。その後、ＡＬＵ４３の出力、
すなわちＷＰレジスタ４０の内容がメモリ・アドレス・
レジスタ（ＡＤ）５６の現流内容によりもたらされたメ
モリ中のアドレスに貯蔵される。その出力は従つて初期
のワークスペースの１３番目のワークスペース素子中に
貯蔵される。メモリ・アドレス・レジスタ（ＡＤ）５６
はそれ後増分されて初期のワークスペースの１４番目の
ワークスペース素子のアドレスをもたらす。貯蔵サイク
ルが完了したか否かのチエツクの後、コンピユータ動作
は状態９０に移行する。状態９０においては、ＰＣレジ
スタ４２の内容がＡＬＵ４３の出力に置かれる。

その後、ＡＬＵ４３の出力、すなわちＰＣレジスタ４２
の初期内容が初期のワークスペースの１４番目のワーク
スペース素子中に貯蔵される。１４番目の素子のアドレ
スはメモリ・アドレス・レジスタ（ＡＤ）５６の中に含
まれる。

その後、メモリ・アドレス・レジスタ（ＡＤ）５６は初
期のワークスペース中の１４番目のワークスペース素子
のアドレスをもたらすべく増分される。貯蔵サイクルが
完了したか否かのチエツクの後、コンピユータ動作は状
態９１に進む。状態９１においては、ＳＴレジスタ４１
の内容かＡＬＵ４３の出力に現われる。

ＡＬＵ４３の出力、すなわちＳＴ４ｌの初期内容がその
後メモリ・アドレス・レジスタ（ＡＤ）５６の内容によ
りもたらされたアドレス中に貯蔵される。その出力は従
つて初期のワークスペースの１４番目のワークスペース
素子に貯蔵される。貯蔵サイクルが完了したか否かのチ
エツクの後、コンピユータは状態９２に進む。状態９２
においては、ユーテイリテイ・レジスタ（ＵＲＢ）９１
の内容、すなわち実行されるべき第１の命令のアドレス
がＡＬＵ４３の出力に置かれる。

その後、メモリ・アドレス・レジスタ（ＡＤ）５６とＰ
Ｃレジスタ４２がＡＬＵ４３の出力でロードされる。そ
の後、実行されるべき第１の命令がメモリ・アドレス・
レジスタ（ＡＤ）５６中に含まれているメモリ・アドレ
スからフエツチされてメモリ・データ母線８１に現われ
る。命令の終了が状態９２動作を完了させる。コンピユ
ータは命令獲得状態２２に進み、フエツチサイクルが完
了したか否かをチエツクし第９図の状態ＩＥに進む。こ
の点では、動作は自動ロードＲＯＭｌ６の内容を第１の
２５６個のメモリ素子中にロードすることであると仮定
する。

状態２２において、本システムは必要な命令を獲得する
。フエツチステツプの完了後、動作は状態５３に移行す
る。第１のステツプでは、零がＡＬＵ４３の入力に入る
。

第２のヌテツプでは、メモリ・アドレス・レジスタ（Ａ
Ｄ）５６が零にロードされる。その後、動作は状態ＢＢ
に移行する。第１のステツプでは、自動ロードＲＯＭｌ
６とメモリ２６の間のロードが可能である。その後、Ｒ
ＯＭｌ６からの２５６ワードが順次第１の２５６個のメ
モリ素子に貯蔵される。これが終わると、状態ＢＢの第
４のステツプに入り、ここでメモリ・アドレス・レジス
タ（ＡＤ）５６が順次増分される。貯蔵ステツプは状態
ＢＢにループで戻される。

自動ロードＲＯＭｌ６のアドレスが最大（２５６）であ
るか否かの問合せも次のステツプで行なわれ、状態ＢＢ
にループで戻される。自動ロードＲＯＭｌ６中の命令が
全部メモリの中へロードされた時、動作は状態ＢＡに移
行する。この状態において、零がＡＬＵ４３の出力に現
われる。その後、動作（』状態２０に移行する。そこで
の動作は先に述べた通りである。さて問題プログラムに
割込みが起こつたと仮定する。

ベクトル付けされた優先順位割込システムがコンピユー
タ命令により可能にされるかあるいは不能にされる。代
表的な１つの命令は与えられたレベルとそれ以上の優先
順位の割込みを可能にすることである。システムが動作
モードにありＣＰＵが問題プログラムの下で動作してい
ると、割込み制御装置が働いてＣＰＵは第７図の状態（
００）に入る。状態（００）の第１のステツプ、すなわ
ちトラツプにおいて、プログラムが割込みと指示された
アドレスは第５図のＥマルチプレクサ４６ａの入力に与
えられる。第２のステツプでは、Ｅマルチプレクサ４６
ａの出力がＡＬＵ４３のＡ入力に入る。

第３のステツプでは、Ａ入力がＡＬＵ４３の出力に現わ
れる。第４のステツプではメモリ・アドレス・レジスタ
（ＡＤ）５６のロードが可能となり、第５のステツプで
はフエツチ指令が出される。これは新らしいＷＰのアド
レスをメモリ・アドレス・レジスタ（ＡＤ）５６の中に
置くことに役立つ。動作はその後状態２８に移行し、第
１のステツプではメモリ・アドレス・レジスタ（ＡＤ）
５６が増分される。

第２のステツプではＷＰがＡＬＵ４３のＢ入力に入り、
第３のステツプでＡＬＵ４３の出力に現われる。第４の
ステツプでは、ＷＰレジスタ４０のロードが新らしいＷ
Ｐアドレスをレジスタ４０にロードすることを可能にす
る。第５のステツプでは、ユーテイリテイ・レジスタ（
ＵＲＡ）９０のロードがレジスタ９０に古いＷＰをとつ
て置くことを可能にする。第６のステツプでは、フエツ
チ指令が出される。フエツチの完了後、動作は第８図の
状態５０に移行し、そこから状態９２に進み、先に述べ
たように命令の終りに至る。

このシステムはそれから割込みサブルーチンを通して動
作し、割込みサブルーチンの終りに達した時、復帰信号
が発せられシステムが割込みが発生した問題プログラム
のところに復帰するように命令する。

第９図の状態１Ｅにおいて、第一のステツプでは、ワー
クスペース中のアドレス１３がＡＬＵ４３のＡ入力に入
つてその出力に現われる。第２のステツプでは、ＷＰア
ドレスがＡＬＵ４３のＢ入力に入る。第３のステツプで
は、２つの入力が加算されてＡＬＵ４３の出力に現われ
る。第４のステツプでは、メモリ・アドレス・レジスタ
（ＡＤ）５６のロードが可能となり、フエツチが第５の
ステツプで呼び出される。次に、動作はＷＰレジスタ４
０をそれまでにメモリ内に貯蔵されていた古いＷＰでロ
ードする状態（ＣＣ）に移行する。

第１のステツプで、ＷＰレジスタ４３のロードが可能と
なる。第２のステツプでアドレス・レジスタ（ＡＤ）が
増分されて古いＰＣのアドレスを発生し、第３のステツ
プでフエツチが呼び出しされる。フエツチが完了すると
、プログラムは状態５６に移行する。

第１のステツプで、メモリ中に貯蔵されていたＰＣアド
レスがＰＣレジスタ４２へのルートにあるＡＬＵ４３の
Ａ入力に入る。第２のステツプで、Ａ入力がＡＬＵ４３
の出力に現われる。第３のステツプで、ＰＣレジスタ４
２のロードが可能となる。第４のヌテツプで、メモリ・
アドレス・レジスタ（ＡＤ）５６が増分されてそれまで
メモリ中に貯蔵されていた状態ＳＴのアドレスが形成さ
れる。最終のステツプで、フエツチが要求される。フエ
ツチが完了すると、プログラムは命令終了の信号を出す
状態５８に移行する。

第二のステツプで、古いＳＴが状態レジスタの中へロー
ドされる。次の３つのステツプには、ＰＣのアドレスの
メモリにおける更新が存在する。もつと具体的に述べれ
ば、ＰＣがＡＬＵ４３のＢ入力に現われ、次のステツプ
でＡＬＵ４３の出力に現われ、それからメモリ・アドレ
ス・レジスタ（ＡＤ）５６に貯蔵される。その後、フエ
ツチが呼び出される。次に、プログラムは状態２２に進
み、そこでコンピユータは割込みが発生したところの古
いプログラムでの動作にかかる。第６図に示されている
ように、マルチプレクサ４６から出る出力母線は１６ラ
イン母線である。

マルチプレクサ５３からの出力も同じく１６ライン母線
４３ａである。制御ＲＯＭｌ４は４つのライン１４ａを
マルチプレクサ４６へ３つのライン１４ｂをマルチプレ
クサ５３へ供給している。４つのライン１４ｃがＡＬＵ
４３までつながつている。

解読器４３ｂはライン１４ａに接続されていて、ＮＡＮ
Ｄゲート４６ｃ，４６ｄ，４６ｅ及び４６ｆに接続され
た出力を持つている。ＮＡＮＤゲ゛一ト４６ｃ（ｊマル
チプレクサ４６から引き出されている最下位ビツト・ラ
インの上のビツトラインに接続されている。ＮＡＮＤゲ
ート４６ｄ及び４６ｅ及び４６ｆは、ＡＬＵ４３のＡ入
力につながつている順次より高位になるビツトラインに
接続されている。解読器５３ｂの出力はＮＡＮＤゲート
５３ｃに接続され、ゲート５３ｃはマルチプレクサ５３
から引き出されている母線中の最下位ビツト・ラインの
上のビツト・ラインに接続されている。制御装置１４は
、ワード・パターンが後に示す表に列挙したように形成
されている８個のＬＳＩチツプから成るＲＯＭである。

ＲＯＭは２５６ワード・６４ビツトから成つている。表
中の状態列ぱコンピユータが動作する際の状態の数値指
定の作表である。

例えば、行１は状態０−３を指定する。行２は状態４−
７を指定する。最終行は状態２５２−２５５を指定する
。表（１）において、ワード・パターンの列１はコンピ
ユータが状態０にある時のＲＯＭｌ４の出力ワードの第
一の８ビツトの状態を示す。ワード・パターンの列２は
コンピユータが状態１にある時のＲＯＭｌ４の出力の第
一の８ビツトの状態を示す。列３は状態２にある時のＲ
ＯＭｌ４からの第一の８ビツトの状態を示す。列４は状
態３にある時のＲＯＭｌ４からの第一の８ビツトの状態
を示す。表（２）には、同じ情報がメモリ・ワードの第
二の８ビツトについて列挙してある。表（３）は第三の
８ビツトについて列挙してある。以下、表（４）−（８
）まである。このようにして、ＲＯＭｌ４中の６４×２
５６ビツトの各々の状態が表に指定され、２５６個の状
態の各々についての制御が達成されるわけである。表（
１）−（８）のように構成されたＲＯＭｌ６は、手順切
換え動作に関しないここでは示されていない構成要素と
同様、第５及び６図に示すＡＵｌ２の各種各種構成要素
についての出力制御を行なうために使われる。

第１図に示したように、制御ＲＯＭｌ４は８ビツト・バ
スにより２，５６状態の各々につき制御ＲＯＭｌ４によ
つて発生させられている６４ビツト・ワードでアドレス
される。

ここでの記述はワークスペースのメモリ中の選択場所を
与えるための制御ＲＯＭｌ４の使用に注意を向ける。制
御ＲＯＭｌ４中の状態の全部を表に列記したが、第７一
９図の流れ図に示された動作の実行に際して含まれるも
のは、このうちの比較的少数である。

もつと詳しく述べるならば、例えば第６図に示されてい
るように、４つのビツト・ライン１４ａがＲＯＭｌ４か
らＡ母線マルチプレクサ４６につながつている。

従つて、ライン１４ａはＲＯＭｌ４中の２５６制御ワー
ドの各々における第一のビツトをマルチプレクサ４６に
入れる。ライン１４ａの３つは８つの入力のうちの選択
された１つをマルチプレクサ４６にアドレスするべくマ
ルチプレクサ４６において復号化される。マルチプレク
サ４６は、本実施例では、ＴｅｘａｓＩｎｓｔｒｕｍ−
ＥｎｔｓＩｎｃＯｒｐＯｒａｔｅｄにより製造゛販売さ
れているＤａｔａＳｅｌｅｃｔＯｒｓ／Ｍｕｌｔｉｐｌ
ｅｘｅｒｓＳＭ７４ｌ５ｌＡという型の１６個の８入カ
マルチプレクサ・ユニツトのセツトから成つている。こ
れらの各ユニツトは８入力の１つを選択する復号論理を
持つている。ライン１４ａのうちの第４のラインは禁止
ラインである。この第４のラインかマルチプレクサ４６
を禁止状態にする時、１６個の出力ラインの全部が低い
または零である。同様にして、３つのライン１４ｂがＢ
母線マルチプレクサ５３まで延びている。

このライン１４ｂのうちの２つはＢマルチプレクサ５３
への４つの入力をアドレスするために使われる。第３の
ラインは禁止ラインである。Ｂマルチプレクサ５３は、
ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓＩｎｃＯｒｐＯｒａ
ｔｅｄにより製造０販売されているＤａｔａＳｅＩｅｃ
ｔＯｒｓ／Ｍｕｌｔｉｐｌｅｘｅ一ＲｓＳＭ７４ＬＳｌ
５２の型の１６個の４入カマルチプレクサ・ユニツトの
セツトから成つている。表から、ＲＯＭｌ４中に貯蔵さ
れた制御伏態の使用が決められる。表において、全ての
ＲＯＭデータは真数である。しかしながら、表中ビツト
１−４，１１，１８，２１，２２，２５，２７−２９，
３５，３６，４０，４２，４８，４９，５０及び６１−
６４は補数化された状態で示されている。つまり、表と
表との照合（こはこの違いを考慮する必要がある。表Ｖ
から、ＲＯＭｌ４ビツトｌ−３はＡマルチプレクサ４６
において復号化されてその８個の入力をアドレスするこ
とが理解されよう。

ＲＯＭビツトｌ−４は組み合わされて使用され１４の機
能を与え、この中には、ワークスペースの所望の最後の
３つの素子にＷＰ，ＰＣ及びＳＴを位置させるために使
われるインデキシング条件を発生するための制御が含ま
れている。ビツト５，６及び７はＢ母線マルチプレクサ
５３により使われ、４つの入力をアドレスする。

８マルチプレクサ５３の最初の２つの制御入力は復号化
され、第３の入力は禁止ラインである。

表Ｖに記述された限りでの内容を表の内容並びに第７一
９図の流れ図と関連付けることによつて以下の事柄が理
解される。第７図において、状態（００）はＡマルチプ
レクサ４６にＥマルチプレクサ４６ａをアドレスするこ
とを要求する。表で、Ａマルチプレクサ４６が最初の４
ビツトが状態０１１０をもつ時のＥマルチプレクサ入力
を可能にすることがわかる。表で、ＲＯＭビツト１４は
列１の最上部に見られる最初の４ビツトである。これら
の状態は記号ＨＬＬＨ、すなわち高、低、低、高により
指定される。先に述べたように、表中の最初の４つのＲ
ＯＭビツトは補数化されており、記号ＨＬＬＨ、は従つ
て０１１０補数に対応する。つまり、第７一９図の流れ
図に示されているいかなる機能についても、表は影響を
受けた状態と素子を与える。表から、流れ図中に指定さ
れた機能の実行のために使われるＲＯＭｌ４中の正確な
ビツトへのキーが決められる。ＲＯＭｌ４における各ワ
ードには６４ビツトが存在するから、それらの多くは第
７一９図の流れ図には示されていない各種のコンピユー
タ機能に用いられる（それらの機能は表から削除してあ
る）。以上特定の実施例について述べて来たこれまでの
本発明に関する詳細なる説明により、これ以外の改良が
技術的に容易に実現可能であり、且つこれらの改良も特
許請求の範囲に含まれるものと見なされることは明白で
ある。

【図面の簡単な説明】

第１図は本発明の実施例におけるコンピユータ全体のプ
ロツク図、第２図はコンピユータの更に詳しいプロツク
図、第３図は主メモリをワークスペースとして使用した
初期動作における特別なレジスタの動作説明図、第４図
はこれに関連した割込みサブルーチン効果の説明図、第
５図は中央処理装置の各部を表わす図、第６図は第５図
のより詳しい説明図、第７一９図はワークスペースとメ
モリを含む動作説明の流れ図である。

Claims (1)

【特許請求の範囲】
1. １ メモリを有する高速手順切換コンピュータであつて
   、（イ）２つの入力とメモリアドレスを与える１つの出
   力を有する多機能算術装置と、（ロ）前記メモリ中の問
   題プログラム用の第１ワークスペースの最初の素子のア
   ドレスを含むワークスペース・ボインタ・レジスタと、
   （ハ）各出力が前記算術装置の入力にそれぞれ接続され
   、かつ、一方のものの入力には前記ワークスペース・ポ
   インタ・レジスタの出力が接続され、また、各入力が前
   記メモリの出力に接続されている第１および第２マルチ
   プレクサと、（ニ）前記メモリおよび前記算術装置に接
   続されていて前記問題プログラムを実行する手段と、（
   ホ）割込み信号入力を有するとともに、前記問題プログ
   ラム実行手段および前記算術装置に接続されており、割
   込み信号の発生時に動作して前記問題プログラムを停止
   させるとともに割込みプログラムを履行させる第１制御
   手段にして、前記割込み信号発生時点での前記ワークス
   ペース・ポインタ・レジスタの内容を、前記メモリ中の
   第２ワークスペースの最初の素子の絶対アドレスから所
   定の場所数異なるアドレスであつて前記絶対アドレスと
   定数との前記算術装置による加算で定まる和であるアド
   レスにある所定の素子に貯蔵させる手段および前記第２
   ワークスペースの最初の素子のアドレスを前記ワークス
   ペース・ポインタ・レジスタ中へロードさせる手段を含
   んでいる第１制御手段と、（ヘ）前記割込みプログラム
   の完了時に動作する第２制御手段にして、前記割込み信
   号が発生した時点での問題プログラムの実行再開のため
   に、前記第２ワークスペースの前記所定の素子に貯蔵さ
   れている内容を前記ワークスペース・ポインタ・レジス
   タに戻す第２制御手段とを備えた高速手順切換コンピュ
   ータ。