JPS5844263B2 - 記憶制御回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は情報処理システムにおける記憶制御回路に関す
る。

〔発明の技術的背景とその問題点〕

従来の情報処理システムにおいて、直接アクセス可能な
アドレス空間は２５６語〜３２Ｋ（ＩＫ＝１０２４）語
程度である。

これは、中央処理装置ＣＰＵから出力されるアドレスバ
スのビット幅により制約を受けるからである。

これ以上の範囲をアクセスする方法としては間接アドレ
ス指定方式によるものや、ベースアドレスレジスタ方式
やメモリブロックセレクタ方式等のレジスタ修飾による
ものがあり、６４に語〜１２８に語の範囲までアクセス
可能となる。

最近の記憶回路は集積回路技術の発達やソフトウェアの
大型化により大容量化の傾向を特に増している。

ここで問題となるのは、ＣＰＵの直接アクセス可能範囲
以上に離れた番地間のデータの移動操作は実行速度にお
いて非常に能率が低下することにある。

この能率の低下は記憶回路のアクセスの都度にアドレス
修飾を行わなければならないことに起因する。

メモリアクセスの回数が増え、連続するデータの移動を
行う場合、この能率の低下は特に顕著になる。

これは間接アドレスの指定語やペースレジスタの値を変
えながら実行したり、バッファ領域を設けなければなら
ないからである。

また、これらの実行プログラムも複雑なものとなってし
まう問題もある。

〔発明の目的〕

本発明の目的は、上記の欠点を除去し、情報処理システ
ムにおいて、専用の命令を追加することなく、アクセス
可能な記憶領域を拡張することができる記憶制御回路を
提供することにある。

〔発明の実施例〕

以下本発明の実施例について図面を参照して説明する。

第１図は本実施例の基本的技術として、複数のレジスタ
で構成された記憶回路（ここでは以下レジスタバンクと
称する）を他の記憶装置が割り付けられたアドレス空間
の任意の番地に読み書き可能に割り付ける方法を説明す
るための構成図である。

１０は記憶装置、１１はレジスタバンク、１２はメモリ
アドレスレジスタ、１３は比較器、１４は制御回路、１
５はセレクタ、２０はメモリアドレスデータライン、２
１はメモリデータ入力ライン、２２はレジスタバンクポ
インタ、２３はレジスタバンクセレクト信号、２４はレ
ジスタバンクデータ出力ライン、２５はメモリデータ主
カラインである。

第２図は第１図の構成時の記憶装置１０とレジスタバン
クのメモリマツプイメージである。

次に動作について説明する。

ＣＰＵにより書込み命令が実行されていれば、メモリア
ドレスデータがメモリアドレスデータライン２０よりメ
モリアドレスレジスタ１２を通り、記憶装置１０に導か
れ、制御回路１４の制御により、メモリデータ入力ライ
ン２１より送られるデータがメモリアドレスデータで指
定された番地にストアされる。

ＣＰＵによりメモリ読出し命令が実行されていれば、メ
モリアドレスデータがメモリアドレスデータライン２０
よりメモリアドレスレジスタ１２を通り、記憶装置１０
に導かれ、制御回路１４の制御により、メモリアドレス
データで指定された番地からメモリデータ出力ライン２
５にデータが出力される。

このとき比較器１３は、レジスタポインタ２２の値とメ
モリアドレスデータが記憶されているメモリアドレスレ
ジスタ１２の上位ビットの値とを比較する。

レジスタポインタ２２の値とは、レジスタバンク１１が
割り付けられた記憶領域中の先頭アドレスの上位ビット
を指定する値である。

例えば、第２図に示すようにレジスタバンク１１が４語
で構成され、これが４に語（２１２語）のアドレス空間
の記憶領域３Ａ００Ｈ（Ｈは１６進数を示す）乃至３Ａ
Ｏ３Ｈに割り付けられたとする。

このときレジスタポインタ２２の値は３ＡＯＯＨの上位
１０ビット分（００１１１０１０００００００）２とな
る。

比較器１３において、この値とメモリアドレスレジスタ
１２の上位ｌＯビットのデータとを比較し、一致がとれ
た場合、４語のレジスタバンク１１のうちのいずれかが
アクセスされていることを意味する。

４語のレジスタバンク１１のどのレジスタがアクセスさ
れるかはメモリアドレスレジスタの下位２ビツトにより
指定される。

メモリアドレスデータライン２０に送出されるメモリア
ドレスデータのビット幅（メモリアドレスレジスタ１２
のビット幅）をｍとすると、本実施例のように、レジス
タバンク１１の語数を２のｎ乗に設定しておけば、メモ
リアドレスレジスタ１２に格納されたメモリアドレスデ
ータにより指定される番地がレジスタバンク１１の割付
は領域にはいるか否かの判定はｍ−ｎビットの比較を行
えばよいことになる。

尚、本実施例においては、ｍ＝１２と設定されている。

比較器１３において一致が成立した場合、制御回路１３
の制御により記憶装置１０のアクセスが禁止され、セレ
クタ１５がメモリアドレスレジスタ１２のうちの下位ビ
ット（２ビツト）をレジスタバンク１１に導くように設
定される。

そしてこの２ビツトのデータにより、レジスタバンク１
１いずれかのレジスタがアクセスされる。

ＣＰＵによりデータの書込み命令が実行されているとき
は、メモリデータ入力ライン２１を介して、レジスタバ
ンク１１にデータが書込まれ、データの読出し命令が実
行されているときは、レジスタバンク１１からレジスタ
バンクデータ出力ライン２４、メモリデータ出力ライン
２５を介しデータが読み出さレル。

比較器１３において、メモリアドレスデータの上位ビッ
トとレジスタバンクポインタ２２が不一致の場合は、セ
レクタ１５がレジスタバンクセレクト信号をレジスタバ
ンク１１に供給する側に切替えられる。

このレジスタバンクセレクト信号の値により、レジスタ
バンク１１中の１つのレジスタが選択される。

選択されたレジスタからの出力データはレジスタバンク
データ出力ライン２４に出力される。

当然、セレクタ１５に入力されるレジスタバンクセレク
ト信号２３のビット数はレジスタバンク１１をアクセス
可能な大きさく本実施例では２ビツト）でなければなら
ない。

この動作を概念的に表現すると、第２図のようになる。

記憶装置１０は１２ビツト幅をもつメモリアドレスレジ
スタ１２の内容で番地指定され、ＣＰＵによる書込み命
令実行時はデータがメモリデータ入力から記憶装置１０
へ、ＣＰＵによる読出命令実行時は、データが記憶装置
１０からメモリデータが出力へと動く。

一方、メモリアドレスレジスタ１２の上位１０ビツトが
レジスタバンクポインタ２２の値と不一致ならば、レジ
スタバンクセレクト信号２３によってアクセスされるレ
ジスタバンク１１中のレジスタから同時にデータが出力
される。

メモリアドレスデータの上位１０ビツトの値とレジスタ
バンクポインタ２２の値とが比較器１３において一致し
た場合は、メモリアドレスデータの下位２ビツトによっ
て、レジスタバンク１１中のレジスタがアクセスされる
。

このとき制御回路１４により記憶装置１０へのアクセス
が禁止されるため、記憶装置１０のレジスタバンク１１
と重なる部分のアクセスは全く行われない。

このようにして、レジスタバンク１１は他の記憶装置１
０が割り付けられたアドレス空間の任意番地に読み書き
可能に割り付けられる。

次に、第３図は以上の手法をもとにした本発明の具体的
な実施例である。

３０は記憶装置、３１はアドレス修飾用レジスタバンク
、３２はメモリアドレスレジスタ、３３は比較器、３４
は制御回路、３５はセレクタ、３６は拡張メモリアドレ
スレジスタ、３７はメモリアドレスブチタライン、３８
は、メモリデータ入力ライン、３９はレジスタバンクポ
インタ、４０はレジスタバンクデータ出・カライン、４
１はメモリデータ出力ラインである。

すなわち、第１図の構成に拡張メモリアドレスレジスタ
３６を追加し、レジスタバンクセレクト信号２３として
メモリアドレスデータが記憶すれているメモリアドレス
レジスタ３２の上位ビットＢを用い、残り下位ビットＡ
を拡張メモリアドレスレジスタ３６に供給し、レジスタ
バンクデータ出力を拡張メモリアドレスレジスタ３６の
上位ビットとして供給するようにしたものである。

拡張メモリアドレスレジスタ３６の上位ビットとして供
給されるレジスタバンクデータ出力８ビツトのうち、下
位２ビツトをＣと呼び、残り６ビツトをＥと呼ぶことに
する。

即ち、記憶装置３０のアドレッシングはメモリアドレス
レジスタ３２で指定される番地（ＢＡＡ）が（Ｅ；Ｃ；
Ａ）なる番地に変換拡張された拡張メモリアドレスレジ
スレ３６で指定される番地により行われる。

この変換拡張の様子を第３図、第４図を用いて説明する
。

符号は第３図、第４図とも同じものを用いる。

拡張変換用のデータが既にレジスタバンク３１（第４図
参照）に書込まれ、メモリアドレスデータがメモリアド
レスレジスタ３２に保持されているものとする。

メモリアドレスレジスタ３２に保持されているメモリア
ドレスデータの上位ビット（１０ビツト）とレジスタバ
ンクポインタ３９の値とを比較器３３で比較し、不一致
になると不一致信号が制御回路３４・セレクタ３５に入
力される。

セレクタ３５はメモリアドレスレジスタ３２に保持され
る上位ビットＢ（２ビツト）を選択し、レジスタバンク
３１のアドレスとしてレジスタバンク３１に送る。

このＢ（２ビツト）によりいずれか１つのレジスタがア
クセスされる。

このレジスタからＥ、Ｃの８ビツトデータが出力され、
メモリアドレスレジスタ３２に保持されている下位１０
ビツトＡと共に拡張メモリアドレスレジスタ３６に格納
される。

このとき、制御回路３４はメモリデータ入力ライン３８
のピジスタバンク３１への入力およびレジスタバンク３
１からの出力を禁止する。

一方、メモリアドレスデータが記憶されているメモリア
ドレスレジスタ３２がレジスタバンク３１の位置してい
るアドレスを指定すれば、第３図において比較器３３の
一致が成立するためレジスタバンク３１のみアドレッシ
ングされ、変換拡張は行われない。

゛即ち、比較器３３からの一致信号が制御回路３４．セ
レクタ３５に入力されると、メモリアドレスレジスタ３
２に保持されているビットＡのうち、下位２ビツトがセ
レクタ３５で選択される。

この値がレジスタバンク３１のアクセスアドレスとして
用いられる。

メモリデータ入力ライン３８がレジスタバンク３１に入
力しているので、ＣＰＵはこのアドレスへの書込み又は
読出し命令を実行するのみで、レジスタバンク３１の内
容の更新や内容の確認を行うことができる。

このとき制御回路３４はメモリデータ入力ライン３８の
記憶装置３０への入力及び記憶装置３０からの出力を禁
止する。

次に第５図、第６図を用いて具体的に説明する。

第５図のように第３図、第４図のメモリアドレスレジス
タ３２に保持されるメモリアドレスデータのビット数を
１２ビツトとし、そのうちの上位ビットＢを２ビツト、
下位ビットＡを１０ビツトとする。

また第６図のように第３図、第４図の拡張メモリアドレ
スレジスタ３６のビットＥを６ビツト、ビットＣを２ビ
ツト、ビットＡを１０ビツトとし、全体で１８ビツトと
する。

このとき第７図のようにレジスタバンク７０の容量は２
ビツトにより指定可能な４ワードの大きさとなっている
。

今、第３図において比較器３３の一致がとれたとすると
、第５図の下位ビットＡの更に下位ビットである２ビツ
トがレジスタバンク７０のアドレスとして使用され、４
ワードのうちのどれかがアクセスされる。

従ってＣＰＵはメモリアドレスレジスタ３２にレジスタ
バンク７０をアクセス可能なアドレスを書込んでメモリ
読出し命令、或いはメモリ書込み命令を実行すればレジ
スタバンク７０の内容の更新や内容の確認を行うことが
できる。

従来のようにレジスタバンク７０の内容ノ更新、確認に
特殊な命令を用いる必要がない。

次に第３図において比較器３３が不一致になったとする
と、第５図の上位ビットＢである２ビツトがレジスタバ
ンク７０のアドレスとして使用される。

今、上位２ビツトＢが（１０）２＝ ２であったとすれ
ば第６図のレジスタバンク７０の第２レジスタがアクセ
スされ、この第２レジスタの内容〔６４；２〕が拡張メ
モリアドレスレジスタ３６に送られる。

第６図に示すようにレジスタ３６は１８ビツトの幅をも
つため、このレジスタ３６の値によりアドレス可能な範
囲は００００Ｈ番地から ３ＦＦＦＦＩ−９地までの２５６にワードとなる。

レジスタ３６中のアドレスデータのうちＥのイ直（６ビ
ツト）はそれぞれ４にワードの記憶容量を持つＯ乃至６
３のブロックのいずれか１つを選択するために使用され
る。

Ｃの値（２ビツト）はブロック中の各ＩＫワードの容量
を持つ４つの小ブロックのうちの１つを選択するために
使用される。

残りの１０ビツトＡは小ブロツク内の１語を指定するた
めに使用される。

今、レジスタバンク７０が４ワードであるため一時期に
アクセス可能となるのは全体で２５６１固の小ブロック
のうちのいずれか４つの小ブロック（全体で４にワード
）となる。

しかし、レジスタバンク７０の内容を更新することによ
り選択される４つの小ブロックをいろいろかえることが
できるので実質的にアクセス可能な範囲は前述した２５
６にワードとなる。

従って、１２ビツトのメモリアドレスデータが１８ビツ
トのメモリアドレスデータに拡張されるので直接アクセ
ス範囲は４にワードから２５６にワードに拡張されたこ
とになる。

以上の説明ではレジスタバンクポインタは固定であるよ
うに記述したが、プログラム的に設定可能なレジスタバ
ンクポインタでも良い。

また、他のレジスタバンクにより記憶装置のある番地に
位置付けられても良い。

また、レジスタバンクセレクト信号はアドレス信号以外
のものでも良く、フェッチサイクルとオペランドサイク
ル等にＣＰＵより出力される任意の信号を使用すること
ができる。

更にフェッチサイクルを示す信号またはオペランドサイ
クルを示す信号あるいはユーザ番号（Ｉ１０機器等に固
有に割り付けられる番号）を加味して選択するようにす
れば、プログラム領域にアドレス拡張を行う、または、
データ領域にアドレス拡張を行う、あるいは、Ｉ１０機
器ごとに専用のメモリブロックを指定できるような構成
にすることができる。

このことはりエンドラントなプログラムページとデータ
ページの自動切替えが容易に実現されることを意味する
。

また、本発明に係る記憶制御回路において、メモリ修飾
用レジスタバンクを複数のレベル（例えば割込みレベル
、ユーザレベル等）毎に用意し、これら複数のレジスタ
バンクを前記レベル信号と上述の信号（アドレスビット
、装置内の種々のサイクルの信号等）の両方でもって適
宜アクセスするようにすれば、更に能率のよいシステム
を実現することができる。

また、レジスタバンクを多数直列または並列に重ねて、
重複選択するシステムを実現することも可能である。

一方、規模の小さい方の応用としては第３図におけるレ
ジスタバンク３１を構成するそれぞれのレジスタの語長
を変え、比較器３３、セレクタ３５を工夫することによ
り直接アクセス可能となる小ブロックの大きさを変化さ
せることも可能である。

〔発明の効果〕

以上の説明で明らかなように本発明に係る記憶制御回路
を用いると、大きな記憶領域内の任意のブロックをデー
タ処理装置が直接アクセスでき、実際に直接アクセス可
能範囲の幅を越えて自由に、同時に直接アクセス可能と
なる。

この際、アドレス修飾用レジスタバンクの内容をメモリ
アクセス命令（Ｉ１０空間に割付けられている場合はＩ
１０命令）でもって更新できるので、データ処理装置が
標準で持つメモリ書込みやるいは読出し命令あるいは入
出力命令等を使ってメモリ拡張が可能となり、アドレス
修飾用レジスタバンクのための専用命令は不要となる。

これはアドレス修飾をするように設計されていないデー
タ処理装置においてもレジスタバンク等多少のハードウ
ェアを追加することで直接アクセス可能範囲を拡張でき
ることを意味する。

このことは特に命令やワーキングレジスタの追加・変更
の難かしいマイクロコンピュータやミニコンピユータの
応用面で有効である。

またプログラム的な処理として記憶拡張情報を指定され
た番地にストアしておくのみで良く、改めてアドレス修
飾用レジスタバンクにロードする必要もなく、記憶装置
とアドレス修飾用レジスタバンクの一体化により高能率
なソフトウェアの実現を可能とする。

上記一体化されたレジスタに高速なもので実現できるの
で命令実行速度の低下はほとんどなく実現される。

尚、アドレス修飾用レジスタバンクが割り付けら都る記
憶領域は、データ処理装置がもつ命令体系でアクセス可
能な領域であればよく、メモリ空間のみならず入出力ポ
ート空間や、現在アドレス修飾が行われていればこのア
ドレス修飾によってアクセス可能な範囲でもよい。

【図面の簡単な説明】

第１図は複数のレジスタで構成された記憶回路を他の記
憶装置が割り付けられたアドレス空間の任意の帯地に読
み書き可能に位置づける方法についての構成図、第２図
は第１図のメモリマツプイメージを示す図、第３図は本
発明の具体的実施例を示す図、第４図は第３図における
変換拡張の様子を示す図、第５図・第６図は第３図に示
した実施例のメモリマツプイメージを示す図である。 １０・３０・・・記憶装置、１１・３１・７０・・・レ
ジスタバンク、１２・３２・・・メモリアドレスレジス
タ、１３・３３・・・比較器、１４・３４・・・制御回
路、１５・３５・・・セレクタ、２０・３７・・・メモ
リアドレスデータライン、２１ ・３８・・・メモリデ
ータ入力ライン、２２・３９・・・レジスタバンクポイ
ンタ、２３・・・レジスタバンクセレクト信号、２４・
４０・・・レジスタバンクデータ出力ライン、２５・４
１・・・メモリデータ出力ライン。

Claims (1)

1. 【特許請求の範囲】 １ メモリアドレスデータラインと、このメモリアドレ
   スデータライン上に送出されるｍビットの第１のアドレ
   スデータを修飾して得られる第２のアドレスデータによ
   りアクセスされる記憶装置とを具備した情報処理装置に
   おいて、前記第１のアドレスデータにより直接アクセス
   可能なアドレス空間の任意領域に割り付けられ、このア
   ドレスデータを修飾するための情報を２のｎ乗語記憶す
   るアドレス修飾情報記憶部と、前記第１のアドレスデー
   タが前記アドレス修飾情報記憶部が割り付けられた領域
   を指定しているか否かを判定するアドレス判定回路と、
   このアドレス判定回路により前記領域外のアクセスが判
   定された場合に、前記アドレスデータの上位ｎビットを
   前記アドレス修飾情報記憶部に供給する回路と、この供
   給されたｎビットの情報により撰択された前記アドレス
   修飾情報記憶部の記憶位置からアドレス修飾情報を読出
   す回路と、読出されたアドレス修飾情報により前記第１
   のアドレスデータを修飾し、これを前記第２のアドレス
   データとして前記記憶装置に供給する回路と、前記アド
   レス判定回路により前記記憶領域内のアクセスが判定さ
   れた場合に、前記第１のアドレスデータにおける少なく
   とも下位ｎビットの情報を前記アドレス修飾情報記憶部
   に供給し、この下位ｎビットの情報により選択された記
   憶装置に対しアドレス修飾情報の読出し、書込みを行う
   回路とを具備したことを特徴とする記憶制御回路。 ２ 前記アドレス判定回路が前記アドレスデータの上位
   ｍ−ｎビットと前記アドレス修飾情報記憶部が割り付け
   られたアドレス領域の先頭アドレスの上位ｍ−ｎビット
   を特定する値とを比較する比較回路であることを特徴と
   する特許請求の範囲第１項記載の記憶制御回路。