JPS5821306B2 - アドレス変換機能を持つたデ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は主記憶装置をアクセスするためのアドレス変換
機能を持ったデータ処理装置の改良に関するものである
。

データ処理装置において、演算制御装置が論理的にアク
セスしうる主記憶空間の大きさは、１ワードを構成する
ビット数によって定まる。

中小形のデータ処理装置においては、■ワードが１６ビ
ツトで構成されることが多いから、その場合、論理的に
アクセスしうる主記憶装置（以下論理アドレス空間とい
う）の大きさは最大６４ｋＷでありオペレーティング・
システムによって３２ｋＷにとどめるようにしたものも
ある。

従来は実装された主記憶装置の容量（以下物理アドレス
空間という）は論理アドレス空間に等しく定められてい
たが、中小形のデータ処理装置の用途が拡大するにつれ
て、主記憶装置の大容量化が必要になった。

そこでデータ処理装置内にアドレス変換機能が設けられ
、論理アドレス空間をそのままにして物理アドレス空間
を拡大するようにしている。

「論理アドレス空間を変えずに物理アドレス空間を拡張
する従来の一般的手法として、変換マツプ方式がある。

この方式では、論理アドレス空間と物理アドレス空間を
、いずれも一定容量（例えば１ｋＷ）の領域（ページ）
に等分割し、論理アドレス空間の各ページと物理アドレ
ス空間の各ベートとの対応関係を変換表の形で変換マツ
プに記憶させ、論理アドレスが論理アドレス空間のある
ページを参照すると、変換マツプによって対応する物理
アドレス空間のページが選ばれ（写像）、。

そこにアクセスが行なわれるようになっている。

変換マツプの内容はオペレーティング・システムによっ
て管理されるので、論理アドレス空間の１つのページは
タスクの種類などに応じて、物理アドレス空間の別々な
ページに写像でき、このため。

物理アドレス空間を論理アドレス空間よりも大きくさる
ことができる。

このような従来の方式においては、ページ利用の融通性
をよくするためには空間分割を細くすればよいか、空間
分割を細くするとページ数が増えるので、変換マツプに
おける情報量が増し、オペレーティング・システムによ
る管理の手数が増える。

オペレーティング・システムの手数が省けるようにする
ためには、空間分割を粗くしてページ数をへらせばよい
が、ページの容量が大きな値に固定されるのでページ利
用の融通性が悪くなる。

」アドレス変換機能をもったデータ処理装置はダウンワ
ード・コンパティビリティを持つことが望・ましい。

すなわち、主記憶装置の実装容量を減らして物理アドレ
ス空間を論理アドレス空間に等しくしたとき、従来の論
理アドレス空間と物理アドレス空間とが等しかった時代
のオペレーティング・システムがそのまま使えるように
なっていることが望ましい。

そのようにすると実績によって裏付けられた確かなオペ
レーティング・システムが利用でき、小規模用に改めて
オペレーティング・システムを開発しなくてよいので好
都合である。

データ処理装置は電源が投入されたとき、イニシャライ
ズ・プログラムによって内部各所をイニシャライズする
必要がある。

このときアドレス変換機能が最初から生きていると、イ
ニシャライズ・プログラムはアドレス変換機能に影響さ
れながら走行する。

アドレス変換は所定のレジスタ等に保持されたデータに
基づいて行なわれるが、当初レジスタ類のデータはその
値が保証されないので、イニシャライズ・プログラムの
正常な走行も保証されない。

このような不都合を取除くために、イニシャライズ・プ
ログラムはアドレス変換機能の影響を受けないようにす
ることが望ましい。

［本発明の目的は、論理アドレス空間をそりよりも大き
な物理アドレス空間に写像するとき、変換情報が少なく
てオペレーティング・システムの手数がかからず、しか
もアドレス空間利用の融通性がよいアドレス変換手段を
備えたデータ処理装置であって、ダウンワード・コンパ
ティビリティをもち、かつイニシャライズ・プログラム
の走行がアドレス変換機能によって影響されないデータ
処理装置を提供することにある。

」以下図面により本発明を説明する。

第１図は本発明実施例の概念的構成図である。

第１図において、１は演算制御装置、２はチャネル制御
装置、３はアドレス変換装置、４１〜４ｎは主記憶ユニ
ットである。

演算制御装置１とチャネル制御装置２は論理メモリバス
５によってアドレス変換装置３に接続され、主記憶ユニ
ット４１・〜４ｎは物理メモリバス６によってアドレス
変換装置３に接続される。

チャネル制御装置２にはチャネル７を通じて補助記憶装
置（回路）が接続される。

主記憶ユニット４１〜４ｎは全体で１つの大きな主記憶
装置を構成する。

主記憶装置が与える物理アドレス空間は、演算制御装置
１およびチャネル制御装置２に対して規定された論理ア
ドレス空間よりもはるかに大きい。

アドレス変換装置３は演算制御装置１およびチャネル制
御装置２から与えられる論理アドレスを物理アドレスに
変換して、主記憶ユニット４１〜４ｎに与える。

アドレス変換は例えば次のように行なわれる。

論理アドレス空間と物理アドレス空間が第２図のように
与えられるとき、論理アドレス空間を論理境界アドレス
ＬＢ１〜ＬＢ３によって４分割し、このときできた各領
域をそれぞれ図示のように物理アドレス空間に写像する
とすれば、論理アドレスＬＡは次式の演算によって物理
アドレスＰＡに変。

換しなければならない。

ＰＡ＝ＬＡ−Ｔ、Ｂｉ＋ＰＢｉ（ＬＢｉ＜ＬＡ＜ＬＢ
ｉ＋□）（１）ＰＡ＝ＬＡ （ＬＡ＜Ｌ
ＢＩ） （２）ただし、ｉ：１〜３、ＰＢ
ｉ ：物理境界アドレス上式において、物理境界アドレ
スＰＢｉは論理。

境界アドレスＬＢｉと対をなすもので、所望の写像先に
応じて定められる。

以下論理境界アドレスＬＢｉをポインタ、物理境界アド
レスＰＢｉをベースと呼ぶ。

ポインタＬＢｉもベースＰＢｉも任意に定めることがで
きる。

したがって論理アドレス変換の分割は複数通り行なうこ
とができ、各通りの分割に対してそれぞれ写像先を与え
ることができる。

アドレス変換装置３の構成例を第３図に示す。

第３図において、３１は境界レジスタ群で、ポイＪンク
ＬＢｉとベースＰＢｉの対を記憶するものである。

境界レジスタ群３１の各レジスタは３つで１組をなし、
各組にはポインタＬＢ１〜ＬＢ３とベースＰＢ１〜ＰＢ
３の対がそれぞれ記憶される。

各レジスタの内容はプログラムによって書換えるこ４と
ができる。

３２はセレクタで、チャネル機番、割込レベル、レジス
タ書込アドレス等に応じて境界レジスタ群３１の中から
所定のレジスタを選択するものである。

３３１〜３３３および３４１〜３４３は加算器、３５は
領域判定回路、３６はオアゲート、３７０〜３７３はア
ンドゲート、３８はフリップ・フロップ回路である。

加算器３３ｉにはセレクタ３２によって選ばれた１組の
境界レジスタからポインタＬＢｉとベースＰＢｉの対が
与えられ、ベースＰＢ・とポインタＬＢｉの差が求めら
れる。

加算器３４ｉにおいてはこれらの差ＰＢｉ−ＬＢｉが論
理メモリバス上の論理アドレスＬＡと加算され、その結
果ＬＡ−ＬＢｉ＋ＰＢｉがファントゲート３７ｉに与え
られる。

アンドゲート３７０には論理アドレスＬＡが与えられる
。

領域判定回路３５は３つの比較器３５１〜３５３によっ
て、論理アドレスＬＡを境界レジスタから与えられたポ
インタＬＢ１〜ＬＢ３と比較し、論理アドルスＬＡが属
する論理アドレス空間上の領域を判定する。

領域判定回路３５は論理アドレス空間の４つの領域に対
応して４つの出力線を有し、これらはそれぞれオアゲー
ト３６、およびアンドゲート３７１〜３７３にそれぞれ
接続される。

これら；出力線の信号は向って左からそれぞれ、ＬＡ＜
ＬＢｌ、ＬＢｌ＜ＬＡ＜ＬＢ２、ＬＢ２くＬＡ＜ＬＢ３
、ＬＢ３＜ＬＡを表わす。

フリップ・フロップ回路は通電検出回路（回路）から与
えられる通電検出信号によってセットされ、境界レジス
タ群３１の書込指令によってリセットされるもので、そ
の算出力をオアゲート３６に与え、算出力をアントゲ゛
−１−３７１〜３７３に与える。

ヤアゲート３６の出力はアンドゲート３７０に与えられ
る。

アンドゲート３７０〜３７３の出力はワイヤード・オア
回路を経て物理メモリバスに供給される。

このようなアドレス変換装置によれば、フリップ・フロ
ップ回路３８がリセットされている間は、加算器３３１
〜３３３および３４１〜３４３の働きによって、前記（
１）式の演算が、１組の境界レジスタから読出されたす
べてのポインタＬＢ１〜ＬＢ３およびベースＰＢ、〜Ｐ
Ｂ３について並列に行なわれ、領域判定回路３５により
、それら演算結果のいずれか１つ、または演算の施され
ない論理アドレスＬＡそのものが物理アドレスＰＡとし
て出力される。

すなわち前記（１） 、 （２）式に従ったアドレス変
換が行なわれる。

「このように構成された装置においては、論理境界アド
レスＬＢｉと対をなす物理境界アドレスＰＢｉはチャネ
ル機番や割り込みレベルに応じて互いに異なる値が規定
され、それらはそれぞれ態別な境界レジスタに記憶され
ており、プログラムの実行時にはセレクタ３２により該
当するものが選択されるので、論理アドレス空間の同一
領域を共用する、チャネル機番や割り込みレベルの異な
るプログラムは、物理アドレス空間においては、それぞ
れ固有の領域を使用する。

境界レジスタ群３１の内容は演算制御装置１によって書
替えることができるので、論理境界アドレスＬＢｉと物
理境界アドレスＰＢｉの対をプログラムごとに定めてお
き、プログラムの実行に先立って、定められた境界アド
レス対を境界レジスタに書込むようにすれば、物理アド
レス空間においてプログラムごとに異なる領域を使用す
ることができる。

このようにして論理アドレス空間の同一の領域を共有す
るプログラムは、チャネル機番、割り込みレベル、また
は種類が異なれば、物理アドレス空間においてはそれぞ
れ固有の領域を使用するので、待避、復元を要せず多重
プログラミングが行なえる。

論理境界アドレスＬＢｉおよび物理境界アドレス 。

ＰＢｉは、データ処理装置の用途に合わせて任意に定め
ることができるので、論理アドレス空間の分割数を少な
くしながらアドレス空間利用の融通性を増すことができ
る。

論理アドレス空間の分割数を少なくすることによって、
オペレーティング・シシステムによる管理の手数が省か
れる。

境界レジスタはチャネル機番および割り込みレベルごと
に設けられ、切り換えて使用されるので、チャネルから
のアクセスまたは入出力装置からの割り込みがあっても
、境界レジスタの内容は待避、復元の；必要がない。

なお、論理アドレス空間の分割数が少ないから、境界レ
ジスタをチャネル機番や割り込みレベルごとに設けても
、オペレーティング・システムにとってたいして処理情
報の増加とはならない。

」さて、フリップ・フロップ回路３８は通電検出信号に
よってセットされ、境界レジスタ書込指令によってリセ
ットされる。

フリップ・フロップ回路３８がセットされている状態で
は、Ｑ出力によってアンドケ’ −ト３７０が開かれ、
Ｑ出力によつイてアンドゲート３７１〜３７３が閉じら
れている。

このため、加算器３４１〜３４３の出力は阻止され、論
理アドレスＬＡだけが物理メモリバスに出力される。

すなわち、論理アドレスＬＡはそれが属する領域の如何
にかかわらず、アドレス変換なしに主記憶装置に与えら
れる。

このような状態はフリップ・フロップ回路３８がリセッ
トされるまで続くが、フリップ・フロップ回路３８のリ
セットは、境界レジスタ群３１の書込みが発生しないう
ちは行なわれないので、境界レジスタ群３１の書込指令
を含むプログラム、すなわち変換を前提としたプログラ
ムの実行が始まらないうちは、アドレス変換機能は無効
になっている。

このようなアドレス変換装置を有するデータ処理装置に
おいて、主記憶装置の実装容量を論理アドレス空間に等
しくすると、主記憶装置を拡張しない時代のオペレーテ
ィング・システムがそのまま使用できる。

すなわち、通電確立とともに本データ処理装置はアドレ
ス変換無効の状態でプログラム実行が始まるが、オペレ
ーティング・システムはアドレス変換を前提としないも
のであるから、どんな場合でも境界レジスタ群３１への
書込みが行なわれることはない。

したがってフリップ・フロップ回路３８は１度もリセッ
トされることがない。

このため本データ処理装置は終始アドレス変換機能が無
効のままで動作するので、ダウンワード・コンパティビ
リティを持つことになる。

また通電確立時は、アドレス変換機能の無効化により、
論理アドレス空間−物理アドレス空間という確固とした
メモリ配置が保証されているので、イニシャライズ・プ
ログラムを論理アドレス空間に現われる特定のアドレス
から格納しておくことによって、アドレス変換機能に影
響されることなくそれを走行させることができる。

イニシャライズ完了後、境界レジスタ群３１へ１度でも
データ書込みが行なわれると、フリップ・フロップ回路
３８がリセットされてアドレス変換機能が有効となり、
以後は広い物理アドレス空間に対するアクセスが行なわ
れる。

【図面の簡単な説明】

第１図は本発明実施例の概念的構成図、第２図は論理ア
ドレス空間と物理アドレス空間の概念図、第３図はアド
レス変換装置の構成図である。 １・・・・・・演算制御装置、２・・・・・・チャネル
制御装置、３・・・・・・アドレス変換装置、４１〜４
ｎ・・・・・・主記憶ユニット、５・・・・・・論理メ
モリバス、６・・・・・・物理メモリバス、７・・・・
・・チャネル装置、３１・・・・・・境界レジスタ群、
３２・・・・・・セレクタ、３３１〜３３３゜３４１〜
３４３・・・・・・加算器、３５・・・・・・領域判定
器、３６・・・・・・オアゲート、３７０〜３７３・・
・・・・アンドゲート。

Claims (1)

1. 【特許請求の範囲】 １ 演算制御装置と、チャネル制御装置と、論理メモリ
   ・バスによって演算制御装置およびチャネル制御装置に
   接続されたアドレス変換装置と、論理アドレス空間より
   も大きい物理アドレス空間をもち物理メモリ・バスによ
   ってアドレス変換装置に接続された主記憶装置とを有し
   、演算脚装置とチャネル制御装置から出力される主記憶
   装置アクセス用の論理アドレスをアドレス変換装置によ
   って物理アドレスに変換して主記憶装置に与えるように
   したデータ処理装置において、 アドレス変換装置は、 主記憶装置の論理アドレス空間をそれぞれ任意の大きさ
   の複数の領域に分割するように設定された複数の論理境
   界アドレスＬＢｉ（ｉ＝１．２゜３、・・・）に関する
   情報と、これら複数の論理境界アドレスのおのおのに対
   応して主記憶装置の物理アドレス空間に複数連りに規定
   された複数の物理境界アドレスＰＢｉに関する情報とを
   、各とおりの組み合わせごとにそれぞれ保持し、この保
   持内容が演算制御装置によって書替え可能な複数の境界
   レジスタ、 チャネル機番信号と、割り込みレベル信号と、レジスタ
   書き込みアドレス信号とが入力信号として与えられ、サ
   イクル・スチール信号と、レジス）り書き込み指令とが
   制御信号として与えられ、これらの信号に基づいて複数
   の境界レジスタのうちの１つを選択するセレクタであっ
   て、サイクル・スチール信号のみがアクティブのときは
   、チャネル機番信号に対応する境界レジスタを選択し、
   サイクル・スチール信号とレジスタ書き込み指令がどち
   らもアクティブでないときは、割り込みレベル信号に対
   応する境界レジスタを選択し、レジスタ書き込み指令の
   みがアクティブのときは、レジスタ書き込みアドレス信
   号に対応する境界レジスタを選択するセレクタ、 このセレクタによって選択された境界レジスタから出力
   される複数の論理境界アドレスＬＢｉに関する情報と、
   論理メモリ・バス上の論理アドレスＬＡとが与えられ、
   論理アドレスＬＡが属する論理アドレス空間上の領域を
   判定する領域判定器、セレクタによって選択された境界
   レジスタから出力される複数の論理境界アドレスＬＢｉ
   に関する情報と複数の物理境界アドレスＰＢｉに関する
   情報とのうち、領域判定器が判定した領域に属する論理
   境界アドレスに関する情報と、それと対をなす物理境界
   アドレスに関する情報と、論理アドレスＬＡとにより、
   物理アドレスＰＡを ＰＡ＝ＰＢｉ −ＬＢ ｉ＋ＬＡ によって定める手段 および 電源の通電検出信号と境界レジスタ書込み指令を制御入
   力信号とし、通電検出信号がアクティブになっても書込
   み指令がアクティブにならないうちは、上記物理アドレ
   ス決定手段の出力を無効化して、論理メモリ・バス上の
   論理アドレスＬＡを物理メモリ・バスに供給する手段 を具備したことを特徴とするデータ処理装置。