JPS61156445A - Ｔｌｂパ−ジ制御方式 - Google Patents
Ｔｌｂパ−ジ制御方式Info
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- JPS61156445A JPS61156445A JP59276351A JP27635184A JPS61156445A JP S61156445 A JPS61156445 A JP S61156445A JP 59276351 A JP59276351 A JP 59276351A JP 27635184 A JP27635184 A JP 27635184A JP S61156445 A JPS61156445 A JP S61156445A
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- Japan
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- tlb
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- area
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｔ Ｌ Ｂ （Ｔｒａｎｓｌａｔｉｏｎ Ｌ
ｏｏｋ ａｓｉｄｅＢｕｆｆｅｒ）パージ制御方式、よ
り詳細には、アドレス変換領域と管理領域を有し、論理
アドレスと実アドレスが等しいＲＥＡＬモードにおいて
もこのＴＬＢを使用してアドレス変換を行う方式におい
て、アドレス変換領域についてＴＬＢパーシャル・パー
ジを行う場合に、管理領域に対してパージが及ばないよ
うにしたＴＬＢパージ制御方式に関する。
ｏｏｋ ａｓｉｄｅＢｕｆｆｅｒ）パージ制御方式、よ
り詳細には、アドレス変換領域と管理領域を有し、論理
アドレスと実アドレスが等しいＲＥＡＬモードにおいて
もこのＴＬＢを使用してアドレス変換を行う方式におい
て、アドレス変換領域についてＴＬＢパーシャル・パー
ジを行う場合に、管理領域に対してパージが及ばないよ
うにしたＴＬＢパージ制御方式に関する。
仮想計算機では、１つのＣＰＵ０下で複数のオペレーテ
ィング・システムを走らせているが、その場合、仮想主
記憶装置には、各オペレーティング・システムを実行す
る各仮想計算機（ＶＭ）に対するプログラムを格納する
それぞれのＶＭ領領域、これらのＶＭ領領域制御・管理
するプログラムを格納するハイパバイザ（Ｈｙｐｅｒｖ
ｉｓｏｒ） 領域Ｃ以下、ＨＹＰ領域という）が設けら
れている。
ィング・システムを走らせているが、その場合、仮想主
記憶装置には、各オペレーティング・システムを実行す
る各仮想計算機（ＶＭ）に対するプログラムを格納する
それぞれのＶＭ領領域、これらのＶＭ領領域制御・管理
するプログラムを格納するハイパバイザ（Ｈｙｐｅｒｖ
ｉｓｏｒ） 領域Ｃ以下、ＨＹＰ領域という）が設けら
れている。
この仮想主記憶装置と実際のＣＰＵにある実主記憶装置
の間のアドレス変換を行うときは、それを高速で実行す
るため、ＴＬＢを利用したアドレス変換方式が用いられ
る。ＴＬＢにはアドレス変換領域（ＶＭ領領域と管理領
域（ＨＹＰ領域）が設けられている。ＶＭ領領域は、仮
想主記憶装置に対する論理アドレスとそれに対応する実
主記憶装置の実アドレスが対になって１つのエントリに
格納されているので、ＴＬＢを参照し被変換アドレスの
論理アドレスに等しい論理アドレスを有するエントリの
実アドレスを読み出すことにより、直ちにアドレス変換
された実アドレスを得ることができる。
の間のアドレス変換を行うときは、それを高速で実行す
るため、ＴＬＢを利用したアドレス変換方式が用いられ
る。ＴＬＢにはアドレス変換領域（ＶＭ領領域と管理領
域（ＨＹＰ領域）が設けられている。ＶＭ領領域は、仮
想主記憶装置に対する論理アドレスとそれに対応する実
主記憶装置の実アドレスが対になって１つのエントリに
格納されているので、ＴＬＢを参照し被変換アドレスの
論理アドレスに等しい論理アドレスを有するエントリの
実アドレスを読み出すことにより、直ちにアドレス変換
された実アドレスを得ることができる。
所で、ハイパバイザモード（以下、ＨＹＰモードという
）では、論理アドレスと実アドレスは一致するが、仮想
計算機においては、論理アドレスと実アドレスが一致す
るＲＥＡＬモードでも、ＴＬＢを使用してアドレス変換
が行われるため、ＨＹＰモードにおける論理アドレスと
実アドレスの対もＴＬＢに登録されている。そこで、Ｈ
ＹＰモード下では、ＤＡＴ （Ｄｙｎａｍｉｃ Ａｄｄ
ｒｅｓｓ Ｔｒａｎｓｌａ−ｔｉｏｎ）は行われず、常
にＲＥＡＬモードで動作する。
）では、論理アドレスと実アドレスは一致するが、仮想
計算機においては、論理アドレスと実アドレスが一致す
るＲＥＡＬモードでも、ＴＬＢを使用してアドレス変換
が行われるため、ＨＹＰモードにおける論理アドレスと
実アドレスの対もＴＬＢに登録されている。そこで、Ｈ
ＹＰモード下では、ＤＡＴ （Ｄｙｎａｍｉｃ Ａｄｄ
ｒｅｓｓ Ｔｒａｎｓｌａ−ｔｉｏｎ）は行われず、常
にＲＥＡＬモードで動作する。
このＴＬＢを使用したアドレス変換方式において、例え
ば、ページ・アウトが行われたため、ある仮想計算機の
ＶＭ領領域対するＴＬＢのエントリをパージする場合は
、その仮想計算機より無効化命令（ＩＰＴＥ命令）が出
され、割り込みが行われてＨＹＰモードになって、ＴＬ
Ｂにおける当該７Ｍ領域をパージするＴＬＢパーシャル
・パージが行われる。
ば、ページ・アウトが行われたため、ある仮想計算機の
ＶＭ領領域対するＴＬＢのエントリをパージする場合は
、その仮想計算機より無効化命令（ＩＰＴＥ命令）が出
され、割り込みが行われてＨＹＰモードになって、ＴＬ
Ｂにおける当該７Ｍ領域をパージするＴＬＢパーシャル
・パージが行われる。
ＴＬＢの各エントリには、ＨＹＰ領域や各ＶＭ領領域区
別するため複数ビットからなる識別子が設けられ、これ
によりどの領域のＴＬＢがヒツトしたかを検知している
。しかしながら、ＴＬＢパージのＨＹＰモードになると
、この識別子はＴＬＢパージ動作に関与しない。このた
め、どのＶＭ領領域対するパーシャル・パージであるか
を識別できず、パージ対象の論理アドレス及び実アドレ
スと一致するエントリは、全てパージされることになる
。この結果、従来のＴＬＢパージ制御方式においては本
来Ｉ ＰＴＥ命令の出たＶＭ領領域対するＴＬＢのエン
トリだ、けをパーシャル・パージすべきであるにも拘わ
らず、ＨＹＰ領域に対してもＴＬＢパージが行われてい
た。
別するため複数ビットからなる識別子が設けられ、これ
によりどの領域のＴＬＢがヒツトしたかを検知している
。しかしながら、ＴＬＢパージのＨＹＰモードになると
、この識別子はＴＬＢパージ動作に関与しない。このた
め、どのＶＭ領領域対するパーシャル・パージであるか
を識別できず、パージ対象の論理アドレス及び実アドレ
スと一致するエントリは、全てパージされることになる
。この結果、従来のＴＬＢパージ制御方式においては本
来Ｉ ＰＴＥ命令の出たＶＭ領領域対するＴＬＢのエン
トリだ、けをパーシャル・パージすべきであるにも拘わ
らず、ＨＹＰ領域に対してもＴＬＢパージが行われてい
た。
〔発明が解決しようとする問題点）
従来のＴＬＢパージ制御方式は、前述のように、ＴＬＢ
パージを行うとき、所望のアドレス変換領域であるＶＭ
領領域けをパーシャル・パージすべきであるにも拘わら
ず、結果的に管理領域であるＩ（ＹＰ領領域対してもＴ
ＬＢパージが行われていた。ＨＹＰモードでは、ＤＡＴ
は行われず常にＲＥＡＬモードで動作するので、ＨＹＰ
領域に対するＴＬＢパージは意味をなさない。従来のＴ
ＬＢパージ制御方式は、このようにＨＹＰ領域に対して
も無意味なパージを余分に行っていたため、ＴＬＢパー
ジの実行速度が低下し、全体の情報処理効率も低下する
という問題があった。
パージを行うとき、所望のアドレス変換領域であるＶＭ
領領域けをパーシャル・パージすべきであるにも拘わら
ず、結果的に管理領域であるＩ（ＹＰ領領域対してもＴ
ＬＢパージが行われていた。ＨＹＰモードでは、ＤＡＴ
は行われず常にＲＥＡＬモードで動作するので、ＨＹＰ
領域に対するＴＬＢパージは意味をなさない。従来のＴ
ＬＢパージ制御方式は、このようにＨＹＰ領域に対して
も無意味なパージを余分に行っていたため、ＴＬＢパー
ジの実行速度が低下し、全体の情報処理効率も低下する
という問題があった。
本発明は、従来のＴＬＢパージ制御方式における前述の
問題点を解消し、所望のアドレス変換領域（ＶＭ領領域
だけをパーシャル・パージし、管理領域（ＨＹＰ領域）
に対するパージを行わないようにして実行速度を向上さ
せたＴＬＢパージ制御方式を提供するもので、そのため
の手段として、アドレス変換領域と管理領域を有し、論
理アドレスと実アドレスが一致するＲＥＡＬモードにお
いてもこのＴＬＢを使用してアドレス変換を行う場合の
ＴＬＢパージ制御方式において、アドレス変換領域と管
理領域を識別する識別子ビットがＴＬＢアドレスの一部
となるように構成し、アドレス変換領域についてＴＬＢ
パーシャル・パージヲ行うときは、ＴＬＢパーシャル・
パージ開始時に識別子ビットの値を変更して、ＴＬＢア
ドレスがアドレス変換領域に限定されるように構成した
ちのである。
問題点を解消し、所望のアドレス変換領域（ＶＭ領領域
だけをパーシャル・パージし、管理領域（ＨＹＰ領域）
に対するパージを行わないようにして実行速度を向上さ
せたＴＬＢパージ制御方式を提供するもので、そのため
の手段として、アドレス変換領域と管理領域を有し、論
理アドレスと実アドレスが一致するＲＥＡＬモードにお
いてもこのＴＬＢを使用してアドレス変換を行う場合の
ＴＬＢパージ制御方式において、アドレス変換領域と管
理領域を識別する識別子ビットがＴＬＢアドレスの一部
となるように構成し、アドレス変換領域についてＴＬＢ
パーシャル・パージヲ行うときは、ＴＬＢパーシャル・
パージ開始時に識別子ビットの値を変更して、ＴＬＢア
ドレスがアドレス変換領域に限定されるように構成した
ちのである。
アドレス変換領域（例えばＶＭ領領域と管理領域（例え
ばＨＹＰ領域）を有し、アドレス変換モードの場合はも
ちろん、論理アドレスと実アドレスが一致するＲＥＡＬ
モードにおいてもこのＴＬＢを使用してアドレス変換を
行う場合のＴＬＢパージ制御方式において、アドレス変
換領域と管理領域を識別する識別子ビットがＴＬＢアド
レスの一部となるように、具体的にはＴＬＢアドレスの
上位ビットとなるように構成する。アドレス変換領域に
ついてＴＬＢパーシャル・パージを行うときは、ＴＬＢ
パーシャル・パージ開始時に識別子ビットの値を変更し
て、ＴＬＢアドレスがアドレス変換領域に限定されるよ
うにする。具体的には、識別子ビットがオール“０”の
アドレス領域を管理領域とし、ＴＬＢパーシャル・パー
ジ開始時にＴＬＢアドレスの識別子ビットの値を１”に
セットする。これによりアドレス変換領域についてのみ
ＴＬＢパーシャル・パージが行われる。
ばＨＹＰ領域）を有し、アドレス変換モードの場合はも
ちろん、論理アドレスと実アドレスが一致するＲＥＡＬ
モードにおいてもこのＴＬＢを使用してアドレス変換を
行う場合のＴＬＢパージ制御方式において、アドレス変
換領域と管理領域を識別する識別子ビットがＴＬＢアド
レスの一部となるように、具体的にはＴＬＢアドレスの
上位ビットとなるように構成する。アドレス変換領域に
ついてＴＬＢパーシャル・パージを行うときは、ＴＬＢ
パーシャル・パージ開始時に識別子ビットの値を変更し
て、ＴＬＢアドレスがアドレス変換領域に限定されるよ
うにする。具体的には、識別子ビットがオール“０”の
アドレス領域を管理領域とし、ＴＬＢパーシャル・パー
ジ開始時にＴＬＢアドレスの識別子ビットの値を１”に
セットする。これによりアドレス変換領域についてのみ
ＴＬＢパーシャル・パージが行われる。
本発明の各実施例を図面を参照して詳細に説明する。
第１図は、仮想計算機の場合の本発明の一実施例をブロ
ック図で示したものである。仮想計算機の場合、ＴＬＢ
のアドレス変換領域及び管理領域は、それぞれＶＭ領領
域びＨＹ−Ｐ領域となる。
ック図で示したものである。仮想計算機の場合、ＴＬＢ
のアドレス変換領域及び管理領域は、それぞれＶＭ領領
域びＨＹ−Ｐ領域となる。
第１図において、１１はＴＬＢアドレス・レジスタ（Ｔ
ＬＢ−ＡＲ）で、ＴＬＢパーシャル・パージを行うＶＭ
領領域アドレスがストアされる。
ＬＢ−ＡＲ）で、ＴＬＢパーシャル・パージを行うＶＭ
領領域アドレスがストアされる。
ＴＬＢ−ＡＲＩＩにおいては、その上位側にＨＹＰ及び
ＶＭ領領域識別子ビット１２が設けられる。
ＶＭ領領域識別子ビット１２が設けられる。
１４は［ＰＴＥフィールドで、Ｉ ＰＴＥ命アドアドレ
ストアされる。このように、本発明においては、識別子
ビットがＴＬＢアドレスの一部となるように構成され、
識別子ピッ１−１２及びアドレス・フィールド１３部分
は一体のカウンタ構造によってアドレスが形成される。
ストアされる。このように、本発明においては、識別子
ビットがＴＬＢアドレスの一部となるように構成され、
識別子ピッ１−１２及びアドレス・フィールド１３部分
は一体のカウンタ構造によってアドレスが形成される。
１５はＴＬＢで、ＨＹＰ領域１７及び各ＶＭ領領域 ８
（ＶＭ１〜ＶＭ３ ）を有しテイル。
（ＶＭ１〜ＶＭ３ ）を有しテイル。
このＴＬＢ１５に変換される論理アドレスとそれに対応
する実アドレス対を登録するとき、ＨＹＰモードである
場合には、ＴＬＢアドレスの識別子ビットをオール“Ｏ
″にして登録するようにする。いま、説明の便のためＶ
Ｍ領領域３個であるとすると、識別子ビット１２は２ビ
ツトとなり、各ＶＭ領領域管理するＨＹＰ領域は、アド
レスの上位２ビツトが“００”であるアドレス領域１７
に存在し、各ＶＭ領領域、アドレスの上記２ビツトが“
０１”、“１０”及び“１１”であるアドレス領域１８
に存在することになる。
する実アドレス対を登録するとき、ＨＹＰモードである
場合には、ＴＬＢアドレスの識別子ビットをオール“Ｏ
″にして登録するようにする。いま、説明の便のためＶ
Ｍ領領域３個であるとすると、識別子ビット１２は２ビ
ツトとなり、各ＶＭ領領域管理するＨＹＰ領域は、アド
レスの上位２ビツトが“００”であるアドレス領域１７
に存在し、各ＶＭ領領域、アドレスの上記２ビツトが“
０１”、“１０”及び“１１”であるアドレス領域１８
に存在することになる。
次に、第１図におけるＴＬＢパージ動作について説明す
る。
る。
いま１つの仮想計算機がＴＬＢパーシャル・パージを行
う場合は、Ｉ ＰＴＥ命令を出してＨＹＰモードに割り
込みがかけられ、当該仮想計算機の■Ｍ領領域対するＴ
ＬＢパーシャル・パージが開始される。
う場合は、Ｉ ＰＴＥ命令を出してＨＹＰモードに割り
込みがかけられ、当該仮想計算機の■Ｍ領領域対するＴ
ＬＢパーシャル・パージが開始される。
この場合、ＨＹＰ領域Ｉ丁は、アドレスが“０″から開
始され上位２ビツトが“００”のアドレス範囲であるた
め、ＴＬＢ−ＡＲＩＩのＴＬＢアドレスが、その識別子
ビット及びアドレス・フィールド１３のカウンタ構造に
より０”から始まって“１”ずつカウント・アンプされ
て行くと、最初にＨＹＰ領域１７においてＴＬＢパージ
が実行されるごとになる。
始され上位２ビツトが“００”のアドレス範囲であるた
め、ＴＬＢ−ＡＲＩＩのＴＬＢアドレスが、その識別子
ビット及びアドレス・フィールド１３のカウンタ構造に
より０”から始まって“１”ずつカウント・アンプされ
て行くと、最初にＨＹＰ領域１７においてＴＬＢパージ
が実行されるごとになる。
本発明は、この無意味なパージを行わないようにするた
め、ＴＬＢパージを開始するときに、識別子ビット１２
の値を、オール“０”すなわち“００”から１”すなわ
ち“Ｏｌ”にセットする。
め、ＴＬＢパージを開始するときに、識別子ビット１２
の値を、オール“０”すなわち“００”から１”すなわ
ち“Ｏｌ”にセットする。
そうすると、ＴＬＢ−ＡＲＩＩのアドレスのカウンタ構
造により、ＴＬＢパージは、アドレスの上位２ビツトが
“０１”の領域、すなわちＶＭ領域１８の最初のアドレ
ス位置から開始され、ＨＹＰ領域１７に対するパージは
行われなくなる。
造により、ＴＬＢパージは、アドレスの上位２ビツトが
“０１”の領域、すなわちＶＭ領域１８の最初のアドレ
ス位置から開始され、ＨＹＰ領域１７に対するパージは
行われなくなる。
このようにして、ＨＹＰ領域１７は何等参照されず、Ｖ
Ｍ領域１８のみが参照されたＴＬＢパージが行われるの
で、所望のＶＭ領領域対するパーシャル・パージが行わ
れ、且つ、その実効速度を向上させることができる。こ
のことは、以下の各実施例においても同様である。
Ｍ領域１８のみが参照されたＴＬＢパージが行われるの
で、所望のＶＭ領領域対するパーシャル・パージが行わ
れ、且つ、その実効速度を向上させることができる。こ
のことは、以下の各実施例においても同様である。
第２図は、各ＶＭ領領域オール・パージする場合の本発
明の実施例を示したものである。
明の実施例を示したものである。
第２図において、２１はＴＬＢアドレス・レジスタ（Ｔ
ＬＢ−ＡＲ）で、第１図に示したＴＬＢ・ＡＲＩＩと同
じ構成であるが、第２図には、第１図の識別子ビット１
２及びアドレス・フィールド１３に当る識別子ビット２
２及びアドレス・フィールド２３の部分が示されている
。
ＬＢ−ＡＲ）で、第１図に示したＴＬＢ・ＡＲＩＩと同
じ構成であるが、第２図には、第１図の識別子ビット１
２及びアドレス・フィールド１３に当る識別子ビット２
２及びアドレス・フィールド２３の部分が示されている
。
２４はＴＬＢで、１つのエントリに対し、バリッド・ヒ
ツトを２つ持ち、その中の一方を（例えばバリッド・ビ
ットＡ）有効として使用する。ＴＬＢオール・パージ命
令すなわち全てのＶＭ領領域パージする命令のときは、
このバリッド・ビットＡを、予めパージしである他方の
バリッド・ピノＩ−Ｂに切り換える。ＴＬ、Ｂ２０には
、ＨＹＰ領域及び各ＶＭ領域部分が示されているが、そ
のアドレス構造は、第１図のＴＬＢ１５のものと同じで
ある。
ツトを２つ持ち、その中の一方を（例えばバリッド・ビ
ットＡ）有効として使用する。ＴＬＢオール・パージ命
令すなわち全てのＶＭ領領域パージする命令のときは、
このバリッド・ビットＡを、予めパージしである他方の
バリッド・ピノＩ−Ｂに切り換える。ＴＬ、Ｂ２０には
、ＨＹＰ領域及び各ＶＭ領域部分が示されているが、そ
のアドレス構造は、第１図のＴＬＢ１５のものと同じで
ある。
第２図でＴＬＢオール・パージを行う場合も、ＴＬＢオ
ール・パージ開始時に、第１図の場合と同様に、識別子
ビット２２をオール“０”すなわち“００′から“１″
すなわち“０１”にセットすることにより、ＨＹＰ領域
を除き各ＶＭ領領域けをオール・パージする。
ール・パージ開始時に、第１図の場合と同様に、識別子
ビット２２をオール“０”すなわち“００′から“１″
すなわち“０１”にセットすることにより、ＨＹＰ領域
を除き各ＶＭ領領域けをオール・パージする。
第３図は、各ＶＭ領領域オール・パージする場合の本発
明の他の実施例を示したものである。
明の他の実施例を示したものである。
第３図において、ＴＬＢ−ＡＲ２１、識別子ビット２２
、アドレス・フィールド２３及びＴＬＢ２４は、第２図
と共通である。２５はデコーダで、識別子ビット２２か
らＨＹＰ領域のアドレスであることを検出する。２６〜
２９はＡＮＤ回路、３０及び３１はＯＲ回路、３２は排
他的−ＯＲ（Ｅ “Ｘ−０Ｒ）回路である。
、アドレス・フィールド２３及びＴＬＢ２４は、第２図
と共通である。２５はデコーダで、識別子ビット２２か
らＨＹＰ領域のアドレスであることを検出する。２６〜
２９はＡＮＤ回路、３０及び３１はＯＲ回路、３２は排
他的−ＯＲ（Ｅ “Ｘ−０Ｒ）回路である。
この構成において、ＴＬＢオール・パージ動作は、第２
図の場合と同様にして行われるが、ＡＮＤ回路２６．２
７及びＯＲ回路３０，３１によりＨＹＰ領域のバリッド
・ビットはＡ、Ｂ共に有効ビットがセットされ、ＶＭ領
領域バリッド・ビットＡ、Ｂは一方が有効のときは他方
は無効にセットされる。すなわち、ＥＸ−、ＯＲ回路３
２が出力を生じるときは、ＴＬＢ２４から読み出された
実アドレスは、ＶＭ領領域ものであって、ＨＹＰ領域の
ものでないことになる。
図の場合と同様にして行われるが、ＡＮＤ回路２６．２
７及びＯＲ回路３０，３１によりＨＹＰ領域のバリッド
・ビットはＡ、Ｂ共に有効ビットがセットされ、ＶＭ領
領域バリッド・ビットＡ、Ｂは一方が有効のときは他方
は無効にセットされる。すなわち、ＥＸ−、ＯＲ回路３
２が出力を生じるときは、ＴＬＢ２４から読み出された
実アドレスは、ＶＭ領領域ものであって、ＨＹＰ領域の
ものでないことになる。
従って、ＨＹＰ領域に対するアドレスであるときにＡＮ
Ｄ回路２８から出力が生じるときは、ＴＬＢ２４より読
み出されたＨＹＰ領域の実アドレスは有効であると判断
され、アンドゲート２９から出力が生じるときは誤りで
あると判断される。
Ｄ回路２８から出力が生じるときは、ＴＬＢ２４より読
み出されたＨＹＰ領域の実アドレスは有効であると判断
され、アンドゲート２９から出力が生じるときは誤りで
あると判断される。
このようにすることにより、不必要になった一方のバリ
ッド・ビットを使用して、ＨＹＰ領域に対してバリッド
・ヒツト０２重化が可能となり、信頼性の向上を図るこ
とができる。
ッド・ビットを使用して、ＨＹＰ領域に対してバリッド
・ヒツト０２重化が可能となり、信頼性の向上を図るこ
とができる。
以上の各実施例の説明においては、識別子ビットとして
２ビツトの場合を例にとって説明したが、本発明は、こ
れに限定されるものでなく、多数のＶＭ領領域対応した
複数ビット構成の識別子ビットを上位ビットに持ったＴ
ＬＢアドレスを使用することができる。
２ビツトの場合を例にとって説明したが、本発明は、こ
れに限定されるものでなく、多数のＶＭ領領域対応した
複数ビット構成の識別子ビットを上位ビットに持ったＴ
ＬＢアドレスを使用することができる。
また、ＴＬＢのアドレス変換領域及び管理領域はＶＭ領
領域びＨＹＰ領域に限定されるものではなく、論理アト
・レスとそれに対応する実アドレス対を格納するアドレ
ス変換領域及びそれを管理する管理領域を備えたＴＬＢ
に適用することができる。
領域びＨＹＰ領域に限定されるものではなく、論理アト
・レスとそれに対応する実アドレス対を格納するアドレ
ス変換領域及びそれを管理する管理領域を備えたＴＬＢ
に適用することができる。
以上説明したように、本発明によれば、識別子ビットが
ＴＬＢアドレスの一部となるように構成し、ＴＬＢ開始
時に識別子ビットの値を変更してＴＬＢアドレスがアド
レス変換領域（ＶＭ領領域に限定されるようにしたので
、管理領域（ＨＹＰ領域）はパージされることなく、ア
ドレス変換領域（ＶＭ領領域に対してのみＴＬＢパーシ
ャル・パージを行うことができる。また、管理領域（Ｈ
ＹＰ領域）に対する参照がなされないので、ＴＬＢパー
シャル・パージ命令の実行速度を向上させることができ
、全体の情報処理効率も向上させることができる。
ＴＬＢアドレスの一部となるように構成し、ＴＬＢ開始
時に識別子ビットの値を変更してＴＬＢアドレスがアド
レス変換領域（ＶＭ領領域に限定されるようにしたので
、管理領域（ＨＹＰ領域）はパージされることなく、ア
ドレス変換領域（ＶＭ領領域に対してのみＴＬＢパーシ
ャル・パージを行うことができる。また、管理領域（Ｈ
ＹＰ領域）に対する参照がなされないので、ＴＬＢパー
シャル・パージ命令の実行速度を向上させることができ
、全体の情報処理効率も向上させることができる。
第１図は、本発明の一実施例の説明図、第２図は本発明
の他の実施例の説明、、甲、第３図は本発明の更に他の
実施例の説明図で菖る。 図中、１１と２１はＴＬＢアドレス・レジスタ（ＴＬＢ
−ＡＲ） 、１２と２２は識別子ビット、Ｉ３と２３
はアドレス・フィールド、１４はＩＰＴＥフィールド、
１５と２４はＴＬＢ、１７はＨＹＰ領域、１８はＶＭ領
領域２５はデコーダ、２６〜２９はＡＮＤ回路、３ｏと
３１はＯＲ回路、３２は排他的−ＯＲ（ＥＸ−ＯＲ）回
路を、それぞれ示す。
の他の実施例の説明、、甲、第３図は本発明の更に他の
実施例の説明図で菖る。 図中、１１と２１はＴＬＢアドレス・レジスタ（ＴＬＢ
−ＡＲ） 、１２と２２は識別子ビット、Ｉ３と２３
はアドレス・フィールド、１４はＩＰＴＥフィールド、
１５と２４はＴＬＢ、１７はＨＹＰ領域、１８はＶＭ領
領域２５はデコーダ、２６〜２９はＡＮＤ回路、３ｏと
３１はＯＲ回路、３２は排他的−ＯＲ（ＥＸ−ＯＲ）回
路を、それぞれ示す。
Claims (2)
- （１）アドレス変換領域と管理領域を有し、論理アドレ
スと実アドレスが一致するＲＥＡＬモードにおいてもこ
のＴＬＢを使用してアドレス変換を行う場合のＴＬＢパ
ージ制御方式において、アドレス変換領域と管理領域を
識別する識別子ビットがＴＬＢアドレスの一部となるよ
うに構成し、アドレス変換領域についてＴＬＢパーシャ
ル・パージを行うときは、ＴＬＢパーシャル・パージ開
始時に識別子ビットの値を変更して、ＴＬＢアドレスが
アドレス変換領域に限定されるようにしたことを特徴と
するＴＬＢパージ制御方式。 - （２）ＴＬＢアドレスの上位ビットに識別子ビットを設
け、この識別子ビットがオール“０”であるアドレス領
域を管理領域とし、アドレス変換領域についてＴＬＢパ
ーシャル・パージ開始時に前記ＴＬＢアドレスの識別子
ビット値を“１”にセットして、ＴＬＢアドレスがアド
レス変換領域に限定されるようにしたことを特徴とする
特許請求の範囲第１項記載のＴＬＢパージ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276351A JPS61156445A (ja) | 1984-12-28 | 1984-12-28 | Ｔｌｂパ−ジ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276351A JPS61156445A (ja) | 1984-12-28 | 1984-12-28 | Ｔｌｂパ−ジ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156445A true JPS61156445A (ja) | 1986-07-16 |
Family
ID=17568222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276351A Pending JPS61156445A (ja) | 1984-12-28 | 1984-12-28 | Ｔｌｂパ−ジ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156445A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10162764B2 (en) | 2016-07-18 | 2018-12-25 | International Business Machines Corporation | Marking page table/page status table entries to indicate memory used to back address translation structures |
| US10168902B2 (en) | 2016-07-18 | 2019-01-01 | International Business Machines Corporation | Reducing purging of structures associated with address translation |
| US10169243B2 (en) | 2016-07-18 | 2019-01-01 | International Business Machines Corporation | Reducing over-purging of structures associated with address translation |
| US10176111B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Host page management using active guest page table indicators |
| US10176110B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Marking storage keys to indicate memory used to back address translation structures |
| US10176006B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Delaying purging of structures associated with address translation |
| US10180910B2 (en) | 2016-07-18 | 2019-01-15 | International Business Machines Corporation | Host-based resetting of active use of guest page table indicators |
| US10223281B2 (en) | 2016-07-18 | 2019-03-05 | International Business Machines Corporation | Increasing the scope of local purges of structures associated with address translation |
| US10241924B2 (en) | 2016-07-18 | 2019-03-26 | International Business Machines Corporation | Reducing over-purging of structures associated with address translation using an array of tags |
| US10248573B2 (en) | 2016-07-18 | 2019-04-02 | International Business Machines Corporation | Managing memory used to back address translation structures |
| US10282305B2 (en) | 2016-07-18 | 2019-05-07 | International Business Machines Corporation | Selective purging of entries of structures associated with address translation in a virtualized environment |
| US10802986B2 (en) | 2016-07-18 | 2020-10-13 | International Business Machines Corporation | Marking to indicate memory used to back address translation structures |
-
1984
- 1984-12-28 JP JP59276351A patent/JPS61156445A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10162764B2 (en) | 2016-07-18 | 2018-12-25 | International Business Machines Corporation | Marking page table/page status table entries to indicate memory used to back address translation structures |
| US10168902B2 (en) | 2016-07-18 | 2019-01-01 | International Business Machines Corporation | Reducing purging of structures associated with address translation |
| US10169243B2 (en) | 2016-07-18 | 2019-01-01 | International Business Machines Corporation | Reducing over-purging of structures associated with address translation |
| US10176111B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Host page management using active guest page table indicators |
| US10176110B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Marking storage keys to indicate memory used to back address translation structures |
| US10176006B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Delaying purging of structures associated with address translation |
| US10180910B2 (en) | 2016-07-18 | 2019-01-15 | International Business Machines Corporation | Host-based resetting of active use of guest page table indicators |
| US10180909B2 (en) | 2016-07-18 | 2019-01-15 | International Business Machines Corporation | Host-based resetting of active use of guest page table indicators |
| US10223281B2 (en) | 2016-07-18 | 2019-03-05 | International Business Machines Corporation | Increasing the scope of local purges of structures associated with address translation |
| US10241924B2 (en) | 2016-07-18 | 2019-03-26 | International Business Machines Corporation | Reducing over-purging of structures associated with address translation using an array of tags |
| US10248573B2 (en) | 2016-07-18 | 2019-04-02 | International Business Machines Corporation | Managing memory used to back address translation structures |
| US10282305B2 (en) | 2016-07-18 | 2019-05-07 | International Business Machines Corporation | Selective purging of entries of structures associated with address translation in a virtualized environment |
| US10445248B2 (en) | 2016-07-18 | 2019-10-15 | International Business Machines Corporation | Host page management using active guest page table indicators |
| US10515020B2 (en) | 2016-07-18 | 2019-12-24 | International Business Machines Corporation | Marking storage keys to indicate memory used to back address translation structures |
| US10572392B2 (en) | 2016-07-18 | 2020-02-25 | International Business Machines Corporation | Increasing the scope of local purges of structures associated with address translation |
| US10802986B2 (en) | 2016-07-18 | 2020-10-13 | International Business Machines Corporation | Marking to indicate memory used to back address translation structures |
| US11016907B2 (en) | 2016-07-18 | 2021-05-25 | International Business Machines Corporation | Increasing the scope of local purges of structures associated with address translation |
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