JP3476402B2 - アドレス変換装置及びアドレス変換方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アドレス変換バ
ッファ（Translatoion Lookaside Buffer ：ＴＬＢ）に
おける、１つの行に仮想アドレスが格納されたプログラ
ム内に、他の行に仮想アドレスが格納されたプログラム
を重ね合わせることによって、プログラム処理の性質を
異ならせることができるようにした、アドレス変換装置
及びアドレス変換方法に関する。

【０００２】

【従来の技術】データ処理装置において、プロセッサが
扱うプログラムのアドレスは、ソフトウェア上において
独自に設定された仮想アドレスからなっていて、記憶装
置上のアドレスである物理アドレスとは異なっており、
両者の間における対応付けは、一般に、任意に定められ
るようになっている。そこで、プログラムの運用時に
は、仮想アドレスから物理アドレスへの変換を行なうこ
とが必要になる。一方、データ処理装置においては、メ
インメモリのアクセスを管理，制御するために、プロセ
ッサにメモリ管理ユニット（Memory Management Unit：
ＭＭＵ）を備えて、アドレス変換，記憶保護，バッファ
記憶等の機能を行なわせている。そこで、上述の仮想ア
ドレスから物理アドレスへの変換も、ＭＭＵにハードウ
ェアからなるＴＬＢを設けることによって、高速に処理
する方法がとられている。

【０００３】図１５は、ＭＭＵにおけるアドレス変換を
イメージ的に説明するものである。ＭＭＵ１０１は、ア
ドレス変換のためにＴＬＢ１０２を有し、図示されない
ＴＬＢコントローラを介して、ＴＬＢ１０２を制御する
ことによって、仮想アドレスと物理アドレスとの変換を
行なう。この際、ＴＬＢ１０２において処理される仮想
アドレスと物理アドレスのデータは、プロセッサのオペ
レーションシステム（ＯＳ）が管理するソフトウェアで
ある、ページテーブルエントリ（Page Table Entry：Ｐ
ＴＥ）によって、予め準備されているものであり、ＴＬ
Ｂは、ＰＴＥのハードウェアキャッシュメモリとして機
能する。図１６は、従来のＰＴＥの内容を説明するもの
である。ＰＴＥ１１１は、プログラム番号と、仮想アド
レスと、この仮想アドレスに対応する物理アドレスと、
各種付加ビットとを複数の行（エントリ）に格納したテ
ーブルからなっている。ＯＳはＰＴＥ１１１から必要に
応じて、必要な部分を、プロセッサ（ＭＰＵ）内のＴＬ
Ｂ１１２にコピーする。ＰＴＥ１１１は、通常はメイン
メモリ上に置かれるが、必要に応じて、ハードディスク
ドライブ（ＨＤＤ）上に退避される。

【０００４】図１７は、従来のＴＬＢの構成の概略を示
したものである。ＭＭＵ１２１においては、仮想アドレ
スから物理アドレスへの変換のために、仮想アドレスバ
ス１２２と、仮想アドレスレジスタ１２３と、ＴＬＢ１
２４と、物理アドレスレジスタ１２５と、物理アドレス
バス１２６とを備えている。さらに、ＴＬＢ１２４は、
各行に、ページマスクビット１３１と、仮想アドレステ
ーブル１３２と、物理アドレステーブル１３３と、キャ
ッシュビット１３４とを格納されているとともに、各行
に対応して、仮想アドレス比較器１４１を備えている。
仮想アドレスは、仮想アドレスバス１２２を介して入力
されて、仮想アドレスレジスタ１２３に一旦、保持され
たのち、ＴＬＢ１２４に入力される。ＴＬＢ１２４から
読み出された物理アドレスは、物理アドレスレジスタ１
２５に一旦、保持されたのち、物理アドレスバス１２６
に出力される。ページマスクビット１３１は、ＴＬＢ１
２４上におけるプログラムのページサイズを指定する機
能を有する。仮想アドレステーブル１３２は、仮想アド
レスを格納している。物理アドレステーブル１３３は、
同じ行の仮想アドレスに対応する物理アドレスを格納し
ている。キャッシュビット１３４は、仮想アドレス参照
時に、キャッシュアルゴリズムビット１２７として、図
示されないキャッシュメモリ制御部へ出力され、キャッ
シュメモリを使用するか否かの、キャッシュアルゴリズ
ムを指定する。

【０００５】以下、図１７を参照して、従来のＴＬＢの
動作を説明する。ＴＬＢ１２４において、プログラムは
ページごとに管理される。この際、ページマスクビット
１３１は、ＴＬＢの各行に対応するプログラムのページ
サイズ、すなわちプログラムサイズを設定する。仮想ア
ドレス比較器１４１は、仮想アドレスレジスタ１２３か
ら入力された仮想アドレスと、仮想アドレステーブル１
３２の仮想アドレスとを比較して、いずれかの行で一致
したとき、物理アドレステーブル１３３における対応す
る物理アドレスを、物理アドレスレジスタ１２５に出力
させる。このとき、同じ行のキャッシュビット１３４の
値が、前記ＭＭＵのＴＬＢコントローラによって、キャ
ッシュメモリに出力される。図１７に示された従来のＴ
ＬＢにおいては、同じ仮想アドレスを複数の行に格納す
ることは、マルチヒットエラーを惹起するため、許容さ
れない。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
ＴＬＢにおいては、プログラムをデバッグする際に、プ
ログラム中の任意のサブルーチンについて、随時、キャ
ッシュアルゴリズムを変えてテストしようとしても、Ｔ
ＬＢの１つの行に仮想アドレスが格納された１つのプロ
グラムの一部だけ、キャッシュアルゴリズムを変えるこ
とができないという問題があった。これは、従来のＴＬ
Ｂでは、ＴＬＢの１つの行には１つのキャッシュアルゴ
リズムしか指定できないためである。

【０００７】この発明は、上述の事情に鑑みてなされた
ものであって、同一ページのプログラム内に、出力後の
処理が異なるプログラムを混在させ、又は、同一ページ
のプログラム上において、ＴＬＢに格納されているデー
タを入れ替えるだけで、異なる機能を実行させることが
可能な、アドレス変換装置及びアドレス変換方法を提供
することを目的としている。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、アドレス変換装置に係り、
プログラムの仮想アドレスと物理アドレスとの対を１つ
の行に格納し、これらの対を格納した行を複数有して、
入力仮想アドレスに応じて対応する物理アドレスを出力
するアドレス変換テーブル（ＴＬＢ）を備え、上記ＴＬ
Ｂにおける第１の行に、第１のプログラムの仮想アドレ
スと物理アドレスとの対を格納しており、上記ＴＬＢの
第２の行に、上記第１のプログラムの一部領域である第
２のプログラムと同一の仮想アドレスを有する第３のプ
ログラムの仮想アドレスと物理アドレスとを格納してお
り、上記第１の行と第２の行とに付加されている優先ビ
ットに応じて上記第２のプログラム又は第３のプログラ
ムを選択して、入力仮想アドレスに対応する物理アドレ
スを出力するように構成されていることを特徴としてい
る。

【０００９】また、請求項２記載の発明は、請求項１記
載のアドレス変換装置に係り、上記第３のプログラムの
物理アドレスが、上記第２のプログラムの物理アドレス
と異なっていることを特徴としている。

【００１０】また、請求項３記載の発明は、請求項１記
載のアドレス変換装置に係り、上記第３のプログラムの
物理アドレスが、上記第２のプログラムの物理アドレス
と一致していることを特徴としている。

【００１１】また、請求項４記載の発明は、請求項１記
載のアドレス変換装置に係り、上記第２のプログラムと
第３のプログラムとが、仮想アドレス上で重ね合わされ
ていることを示すオーバライトビットが、上記第１の行
と第２の行とに付与されていて、該オーバライトビット
の検出によって上記ＴＬＢに対するマルチヒットを許容
されるように構成されていることを特徴としている。

【００１２】また、請求項５記載の発明は、請求項１記
載のアドレス変換装置に係り、上記ＴＬＢの２以上の行
において、仮想アドレスの入力がそれぞれ一致したこと
を示す出力ヒット信号が発生し、上記オーバライトビッ
トの検出を示す出力オーバライト信号が発生しないと
き、プログラムの強制終了を指示するマルチヒット例外
検出信号を発生するマルチヒット例外判定回路を備えた
ことを特徴としている。

【００１３】また、請求項６記載の発明は、請求項１乃
至５のいずれか１に記載のアドレス変換装置に係り、上
記第２のプログラムと第３のプログラムとが、それぞれ
異なるキャッシュアルゴリズムを有するように、キャッ
シュアルゴリズムを指定するキャッシュビットを、上記
第１の行と第２の行とに付与されていることを特徴とし
ている。

【００１４】 また、請求項７記載の発明は、アドレス
変換方法に係り、プログラムの仮想アドレスと物理アド
レスとの対を１つの行に格納し、これらの対を格納した
行を複数有して、入力仮想アドレスに応じて対応する物
理アドレスを出力するＴＬＢであって、該ＴＬＢにおけ
る第１の行に、第１のプログラムの仮想アドレスと物理
アドレスとの対を格納しており、上記ＴＬＢの第２の行
に、上記第１のプログラムの一部領域である第２のプロ
グラムと同一の仮想アドレスを有する第３のプログラム
の仮想アドレスと物理アドレスとを格納しており、上記
第１の行と上記第２の行とに優先ビットが付加されてい
るＴＬＢにおけるアドレス変換方法であって、上記同一
の仮想アドレスである入力仮想アドレスが入力された場
合に、上記第１の行と上記第２の行とに付加されている
上記優先ビットに応じて上記第２のプログラム又は第３
のプログラムを選択して、上記入力仮想アドレスに対応
する物理アドレスを出力することを特徴としている。

【００１５】

【作用】この発明の構成では、ＴＬＢにおける第１の行
に、第１のプログラムの仮想アドレスと物理アドレスと
の対を格納しており、ＴＬＢの第２の行に、第１のプロ
グラムの一部領域である第２のプログラムと同一の仮想
アドレスを有する、第３のプログラムの仮想アドレスと
物理アドレスとを格納しており、第１の行と第２の行と
に付加されている優先ビットに応じて、第２のプログラ
ム又は第３のプログラムを選択して、入力仮想アドレス
に対応する物理アドレスを出力するようにしたので、メ
インメモリの消費量を増やすことなしに、同一ページの
プログラム内に、出力後の処理が異なるプログラムを混
在させ、又は、同一ページのプログラム上において、Ｔ
ＬＢに格納されているデータを入れ替えるだけで、異な
る機能を実行させることができる。すなわち、ＴＬＢに
おいて、オーバライトビットを備えたことによって、ペ
ージサイズの異なる領域を重ね合わせることができると
ともに、同一ページのプログラム上に重ね合わされた、
異なるプログラムを、優先ビットによって選択すること
によって、異なるページに対してＴＬＢの入れ替え（更
新）を行なう必要なしに、読み出された物理アドレス
の、出力後の処理を異ならせる動作を高速に行なうこと
ができる。また、同一ＴＬＢ上の同一ページのプログラ
ム上で、別のプログラムのエントリを入れ替えることに
よって、ページサイズを増やすことなく、またプログラ
ムＩＤを増やすことなしに、同一ページのプログラムに
おいて、異なる機能を実行させることができる。

【００１６】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるアドレス変換装置
の構成を示す図、図２は、本実施例の場合のＰＴＥの構
成を示す図、図３は、本実施例におけるＴＬＢの各行の
構成を示す図、図４は、４エントリの場合のＴＬＢの構
成を示す図、図５は、４エントリの場合のマルチヒット
例外検出回路の構成例を示す図、図６は、８エントリの
場合のマルチヒット例外検出回路の構成例を示す図、図
７，図８は、本発明のアドレス変換装置における動作の
流れを示すフローチャート、図９は、本実施例における
アドレス変換を概念的に説明する図、図１０は、本実施
例においてアドレス変換を行なうプログラムを例示する
図、図１１，図１２は、アドレス変換の具体例を示す
図、図１３は、本実施例におけるアドレス変換の効果を
説明するための図である。

【００１７】この例のアドレス変換装置は、図１に示す
ように、ＭＭＵ１内に設けられた、仮想アドレスバス２
と、仮想アドレスレジスタ３と、ＴＬＢ４と、物理アド
レスレジスタ５と、物理アドレスバス６とから概略構成
されている。ＭＭＵ１は、メインメモリへのアクセスを
管理，制御し、異常な状態を検出して例外処理を行い、
アドレス変換を行なう等の機能を有している。仮想アド
レスバス２を通じて、仮想アドレスとプログラムＩＤ
（番号）とを入力する。仮想アドレスレジスタ３は、仮
想アドレスバス２から入力された情報を一旦、保持す
る。ＴＬＢ４は、仮想アドレスレジスタ３からの仮想ア
ドレスを物理アドレスに変換する。物理アドレスレジス
タ５は、ＴＬＢ４から出力された物理アドレスを一旦、
保持する。物理アドレスバス６は、物理アドレスレジス
タ５に保持された物理アドレスを出力する。

【００１８】以下、図１を参照して、この例におけるＴ
ＬＢ４の内容について説明する。ＴＬＢ４は、ページマ
スクビット１１によって定まるページサイズのページ内
の各行に、仮想アドレステーブル１２を形成する仮想ア
ドレスと、物理アドレステーブル１３を形成する、仮想
アドレスに対応する物理アドレスと、出力される物理ア
ドレスに対するキャッシュアルゴリズムを指定するキャ
ッシュビット１４と、同一ページ内において重ね合わせ
が行われていることを示すオーバライトビット１５と、
重ね合わされた両アドレスのうちの出力されるべきアド
レスを示す優先ビット１６と、その他の種々の付加ビッ
ト１７とが格納されている。そして、ＴＬＢ４は、各行
に仮想アドレス比較器２１を備えて、仮想アドレスレジ
スタ３における入力仮想アドレスと、仮想アドレステー
ブル１２内のいずれかの仮想アドレスとが一致したと
き、対応する物理アドレスを物理アドレスレジスタ５に
出力するとともに、その行のキャッシュビット１４によ
って、出力物理アドレスに対するキャッシュアルゴリズ
ムを指定する、キャッシュアルゴリズムビット２２を出
力する。マルチヒット例外判定回路２３は、ＴＬＢ４内
の２以上の仮想アドレスの比較一致（ヒット）によって
マルチヒット検出信号が発生し、オーバライトビットの
検出によってオーバライトビット検出信号が発生しない
とき、マルチヒット例外処理を行なうための、マルチヒ
ット例外検出信号を出力する。

【００１９】この例においては、ＴＬＢ４に格納される
各情報は、プロセッサが、図２に示すＰＴＥ３１から、
必要に応じてコピーする。ＰＴＥ３１の各行には、図２
に示すように、プログラムＮｏ（ＩＤ）３２，仮想アド
レス３３，物理アドレス３４の各ビットと，キャッシュ
ビット３５，オーバライトビット３６，優先ビット３
７，各種の付加ビット３８が、それぞれ格納されてい
る。付加ビット３８としては、例えば、ＴＬＢ４におけ
るページサイズを指定するためのページマスクビット，
出力物理アドレスの有効／無効を示すバリッドビット，
ＴＬＢ４の書き込み可否を示すダーティビット等があ
る。

【００２０】次に、図３を参照して、この例におけるＴ
ＬＢの各行（エントリ）の構成を説明する。ＴＬＢのあ
る行４１において、４２〜５０は、それぞれ、仮想アド
レスビット，プログラムＩＤビット，ページマスクビッ
ト，優先ビット，物理アドレスビット，キャッシュビッ
ト，オーバライトビット，バリッドビット，ダーティビ
ットを、保持するためのレジスタである。仮想アドレス
比較器５１は、ページマスクビット４４によって示され
るページ内において、仮想アドレスレジスタ３からの仮
想アドレス入力とプログラムＩＤ入力と、それぞれのレ
ジスタに保持されている仮想アドレスビットと、プログ
ラムＩＤビットとの一致を検出して、出力ヒット信号を
発生する。アンド回路５２は、出力ヒット信号と優先ビ
ットとの発生を検出した信号を発生し、ゲート回路５
３，５４，５５，５６は、アンド回路５２の検出信号出
力に応じて、物理アドレスビットによって物理アドレス
出力を発生し、キャッシュビットによってキャッシュビ
ット出力を発生し、バリッドビットによってバリッドビ
ット出力を発生し、ダーティビットによってダーティビ
ット出力を発生する。さらに、アンド回路５７は、出力
ヒット信号とオーバライトビットとの発生を検出して出
力オーバライト信号を発生する。このように、ＴＬＢ４
は、仮想アドレスから物理アドレスに変換する、連想記
憶構造のバッファメモリである。

【００２１】以下、図４を参照して、４エントリの場合
のＴＬＢの構成，動作を説明する。仮想アドレス入力バ
スとプログラムＩＤ入力バスからの入力に応じて、ＴＬ
Ｂの各行６１〜６４が動作して、それぞれ出力ヒット信
号１と出力オーバライト信号１，出力ヒット信号２と出
力オーバライト信号２，出力ヒット信号３と出力オーバ
ライト信号３，出力ヒット信号４と出力オーバライト信
号４を出力し、また、物理アドレス出力バス，キャッシ
ュビット出力バス，バリッドビット出力バス，ダーティ
ビット出力バスにそれぞれの出力を発生する。ここで、
キャッシュビット出力は、物理アドレス出力に対するキ
ャッシュアルゴリズムを指定するものであり、バリッド
ビット出力は、物理アドレス出力の有効／無効を示す情
報であり、ダーティビット出力は、ＴＬＢの書き替え可
否を示す情報である。マルチヒット例外判定回路６５で
は、アンド回路６６〜６９において、各行の出力ヒット
信号が発生し、出力オーバライト信号が発生しないこと
を検出した信号に対して、マルチヒット例外検出回路７
０で、２つ以上の出力信号が発生したことを検出したと
き、マルチヒット例外検出信号を発生する。マルチヒッ
ト例外検出信号の発生は、重ね合わせを許容されない出
力ヒット信号が２つ以上発生したことを示し、マルチヒ
ット例外検出信号の発生によって、プログラムは強制終
了される。

【００２２】次に、図５を参照して、４エントリの場合
のマルチヒット例外検出回路の構成，動作を説明する。
マルチヒット例外検出回路は、図５（ａ）に示すよう
に、２つ以上の出力ヒット信号が発生したとき、マルチ
ヒット例外の発生を示す、マルチヒット例外検出信号を
発生する。図５（ｂ）は、４エントリの場合のマルチヒ
ット例外検出回路の構成例を示したものである。図示の
ように、オア回路ＯＲ１，ＯＲ２と、ノア回路ＮＯＲ１
と、ナンド回路ＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３と
によって構成され、出力ヒット信号１，出力ヒット信号
２，出力ヒット信号３，出力ヒット信号４のうち、２つ
以上の信号が "１”になったとき、マルチヒット例外検
出信号として "１”を出力する。

【００２３】図６は、８エントリの場合のマルチヒット
例外検出回路の構成例を示したものである。図示のよう
に、オア回路ＯＲ１，ＯＲ２，ＯＲ３，ＯＲ４，ＯＲ
５，ＯＲ６と、ノア回路ＮＯＲ１，ＮＯＲ２，ＮＯＲ
３，ＮＯＲ４と、アンド回路ＡＮＤ１，ＡＮＤ２，ＡＮ
Ｄ３，ＡＮＤ４と、ナンド回路ＮＡＮＤ１，ＮＡＮＤ
２，ＮＡＮＤ３とによって構成され、出力ヒット信号
１，出力ヒット信号２，出力ヒット信号３，出力ヒット
信号４，出力ヒット信号５，出力ヒット信号６，出力ヒ
ット信号７，出力ヒット信号８のうち、２つ以上の信号
が "１”になったとき、マルチヒット例外検出信号とし
て "１”を出力する。

【００２４】次に、図７，図８を参照して、この例のア
ドレス変換装置におけるアドレス変換の動作の流れを説
明する。例えば、図１，図３に示すＴＬＢにおいて、仮
想アドレスとプログラムＩＤとが入力されたとき、仮想
アドレスの一致を検出して（ステップＳ１）、仮想アド
レスが一致したときは、次のステップへ進み、仮想アド
レスが一致するものがないときは、例外（１）の処理が
行なわれる（ステップＳ２）。例外（１）の処理におい
ては、ＴＬＢの内容が不適当なので、ＰＴＥを再検索し
て、所要の情報をＴＬＢに再登録して、再び仮想アドレ
スの一致を検出する。次に、プログラムＩＤの一致を検
出して（ステップＳ３）、プログラムＩＤが一致したと
きは、次のステップへ進み、プログラムＩＤが一致しな
いときは、仮想アドレスが一致してプログラムＩＤが一
致しないことは異常なので、エラーとみなして、例外
（２）の処理が行なわれる（ステップＳ４）。例外
（２）の処理においては、プログラムが強制終了され
る。

【００２５】次に、バリッドビットが "１”であるか否
かをみて（ステップＳ５）、 "１”のときは、次のステ
ップへ進み、 "１”でないときは、プログラムが無効な
ので、例外（３）の処理が行なわれる（ステップＳ
６）。例外（３）の処理においては、プログラムが強制
終了される。次に、ダーティビットが "１”であるか否
かをみて（ステップＳ７）、 "１”のときは、次のステ
ップへ進み、 "１”でないときは、ＴＬＢ４が書き込み
不可でないので、ＴＬＢの書き込みを行なうか否かをみ
て（ステップＳ８）、書き込みを行なったときは、例外
（４）の処理が行なわれる。例外（４）の処理において
は、ＴＬＢが書き込みされて内容が変化したので、プロ
グラムが強制終了される。一方、書き込みを行なわない
ときは、ＴＬＢの内容は変化しないので、書き込み不可
の場合（ダーティビットが "１”の場合）と同じ処理が
行なわれる。

【００２６】次に、２つ以上のエントリにおいて仮想ア
ドレスがヒットしたか否かをみて（ステップＳ１０）、
２つ以上のエントリでヒットしたときは、次のオーバラ
イトビットのチェックのステップへ進み、２つ以上のエ
ントリでヒットしなかったときは、オーバライトビット
のチェックを行なうことなしに、以降のステップへ進
む。２つ以上のエントリでヒットしたとき、オーバライ
トビットが "１”であるか否かをみて（ステップＳ１
１）、 "１”のときは、次のステップへ進み、 "１”で
ないときは、マルチヒット例外の処理を行なう（ステッ
プＳ１２）。マルチヒット例外の処理においては、２つ
以上のエントリでヒットしたのに、重ね合わせが許容さ
れていないので、エラーとみなして、プログラムが強制
終了される。

【００２７】次に、優先ビットが "１”であるか否かを
みて（ステップＳ１３）、 "１”のときは、入力仮想ア
ドレスに対応する物理アドレスと、付加されているキャ
ッシュビットとを出力し（ステップＳ１４）、優先ビッ
トが "１”でないときは、物理アドレスとキャッシュビ
ットを出力しない（ステップＳ１５）。なお、この場合
は、重ね合わされている他方のプログラムに、優先ビッ
トが立っている同一アドレスがあるので、そのプログラ
ムの変換時に、所要の物理アドレスが出力される。な
お、以上の処理において、仮想アドレス及びプログラム
ＩＤの一致の判定と、バリッドビット，ダーティビッ
ト，オーバライトビット及び優先ビットの判定とは、図
１に示されたＴＬＢ４の各行の構成において行なわれ、
２つ以上のエントリにおけるヒットの判定は、図１に示
されたマルチビット例外判定回路２３において行なわれ
る。

【００２８】次に、図９，図１０，図１１，図１２を参
照して、この例のアドレス変換の具体例を説明する。図
９に示すように、例えばＰＴＥ上に設けられる仮想アド
レス空間７１には、３２ビットアドレスとして、アドレ
ス０ｘ００００００００〜０ｘ００００ＦＦＦＦからな
る、ページサイズ６４ＫＢの領域に、プログラムＩＤ：
７を有する、プログラム１が格納されている。また、こ
のうち、アドレス０ｘ００００５０００〜０ｘ００００
５ＦＦＦからなる、ページサイズ４ＫＢの領域に重ね合
わせて、プログラムＩＤ：７を有する、プログラム２が
格納されている。この仮想アドレス空間のプログラムを
ＴＬＢ７３に格納する際には、６４ＫＢのプログラム１
の領域に対して、４ＫＢのプログラム２の領域を重ね合
わせる。ＴＬＢ７３に格納された、仮想アドレス空間の
仮想アドレスを、ＴＬＢ７３によって変換して得られ
た、物理アドレスを格納するために、メインメモリにお
ける物理アドレス空間７２には、アドレス０ｘ００００
００〜０ｘＦＦＦＦＦＦからなる、ページサイズ１６Ｍ
Ｂの領域に、プログラム１のために、アドレス０ｘ１２
００００〜０ｘ１２ＦＦＦＦからなる６４ＫＢの領域が
確保され、プログラム２のために、アドレス０ｘ００１
０００〜０ｘ００１ＦＦＦからなる４ＫＢの領域が確保
されている必要がある。

【００２９】図１０には、アドレス変換を行なうべきプ
ログラム１とプログラム２の内容が示されている。プロ
グラム１とプログラム２は、それぞれ、仮想アドレス空
間，物理アドレス空間，プログラムＩＤ，オーバライト
ビット，優先ビットとして、図示の値を有するものとす
る。

【００３０】図１１においては、プログラム１に対する
アドレス変換の具体例が示されている。いま、仮想アド
レス入力８１が、図示のように、１６ビットからなるＴ
ＬＢ比較部分と、１６ビットからなるオフセット部分と
からなり、ＴＬＢデータ８２が、図示のように、２０ビ
ットからなる仮想アドレスと、１２ビットからなるマス
ク部分と、８ビットからなるプログラムＩＤ（ＰＩＤ）
部分と、２０ビットからなる物理アドレス部分とからな
るものとすると、入力仮想アドレスが０ｘ０００００１
００だった場合には、入力仮想アドレスにおける、マス
ク値に "１”が立っている部分をマスクした値として定
まる仮想アドレス値（仮想ＴＬＢ値）が、ＴＬＢデータ
８２の仮想アドレスと一致した（ヒットした）ので、こ
の仮想アドレスに対応する物理アドレス（物理ＴＬＢ
値）が読み出され、これに入力オフセット値を加算する
ことによって、出力すべき物理アドレス値が図示のよう
に定まる。

【００３１】図１２においては、プログラム１に対する
アドレス変換の他の具体例が示されている。いま、入力
仮想アドレスが、０ｘ００００５１００だった場合に
は、プログラムＩＤ：７のプログラム１から仮想ＴＬＢ
値が求められて、ＴＬＢデータ８２の仮想アドレスと一
致した（ヒットした）が、この場合は、優先ビットが "
０”なので、プログラム１からは、物理アドレスが出力
されない。一方、この場合は、プログラムＩＤ：７のプ
ログラム２における同じ仮想アドレスがヒットするが、
この仮想アドレスでは、優先ビットが "１”になってい
るので、対応する物理アドレスが出力されることにな
る。

【００３２】図１３は、この例による仮想アドレス変換
の効果を説明するものである。図１３（ａ）は、ＴＬＢ
からプログラム（１）８５と、プログラム（１）内にお
ける、キャッシュビットが "１”になっているプログラ
ム（２）８６とが、出力される状態を示し、この場合
は、出力されるプログラム（２）は、図示されないキャ
ッシュメモリに入力されて、キャッシュ処理を行なわれ
る。また、図１３（ｂ）は、ＴＬＢからプログラム
（１）８５と、プログラム（１）内に重ね合わされてい
る、キャッシュビットが "０”になっているプログラム
（２）８７とが、出力される状態を示し、この場合は、
出力されるプログラム（２）は、図示されないキャッシ
ュメモリに入力されず、キャッシュ処理を行なわれな
い。このように、ＴＬＢから同一内容の、キャッシュ処
理を行なうべきプログラムと、キャッシュ処理を行なわ
ないプログラムとを、優先ビットの指定に応じて、任意
に切り替えて出力することができるので、両プログラム
の処理結果を比較することによって、同一プログラム上
で、キャッシュに起因するバグを早期に、かつ容易に発
見することができる。なお、上記の例では、プログラム
（１）に重ね合わせるプログラム（２）の内容は変わら
ないものとしたが、ＴＬＢの別の行に仮想アドレスと物
理アドレスとが格納された他のプログラムをプログラム
（２）の代わりにプログラム（１）に重ね合わせてもよ
いし、他のプログラムを複数用意して、それらを切り替
えてもよい。

【００３３】◇第２実施例 図１４は、この発明の第２実施例であるアドレス変換装
置におけるエントリの入れ替えを説明する図である。上
述の第１実施例においては、最初、ＰＴＥからコピーさ
れたＴＬＢの内容は、当該ＴＬＢの処理を終了するまで
変わらないものとしたが、同一のプログラム上におい
て、エントリを入れ替えるだけで、異なる機能を実行さ
せるようにすることもできる。この場合における、ＴＬ
Ｂを含むアドレス変換装置の構成は、図１及び図３に示
された、第１実施例の場合と同様でよい。いま、図１４
（ａ）に示すように、はじめ、ＰＴＥからのコピーによ
って、ＴＬＢに、プログラム（１）９１上にプログラム
（２）９２がコピーされた状態として、プログラムを読
み出すことによって、プログラム（１）に対して、プロ
グラム（２）のサブルーチンを実行する。次に、再びＰ
ＴＥからのコピーによって、プログラム（２）の領域を
プログラム（３）に入れ替えることによって、ＴＬＢ
に、プログラム（１）９１上にプログラム（３）９３が
コピーされた状態として、プログラムを読み出すことに
よって、プログラム（１）に対して、プログラム（３）
のサブルーチンを実行する。これによって、例えばプロ
グラム（２）のサブルーチンにバグがあるか否かの判定
を行なうことができる。

【００３４】このように、この例のアドレス変換装置に
よれば、ＴＬＢのページサイズを増やすことなく、また
プログラムＩＤを増やすことなしに、例えばサブルーチ
ンのデバッグを、容易に行なうことができる。また、こ
の例によれば、プログラム（２）の物理アドレスを、プ
ログラム（１）とは別に確保する必要がないので、メイ
ンメモリの消費量を増やすことがない。

【００３５】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ＴＬＢ上
において重ね合わせるプログラムは、実施例に示された
ように、プログラムを２段に重ね合わせる場合に限ら
ず、例えば３段以上、重ね合わせることも可能である。
この場合は、前述のオーバライトビット及び優先ビット
を多ビット構成にすればよい。また、同じ仮想アドレス
に対して、異なる物理アドレスを対応させるようにする
こともできる。この場合は、ＴＬＢを、同一仮想アドレ
スに対して物理アドレスを異にする２ページから構成し
て、仮想アドレスの最下位ビットによって、奇数ページ
と偶数ページとを選択して、異なる物理アドレスを読み
出すようにすればよい。

【００３６】

【発明の効果】以上説明したように、この発明のアドレ
ス変換装置及びアドレス変換方法によれば、メインメモ
リの消費量を増やすことなしに、同一ページのプログラ
ム内に、出力後の処理が異なるプログラムを混在させ、
又は、同一ページのプログラム上において、ＴＬＢに格
納されているデータを入れ替えるだけで、異なる機能を
実行させることができる。すなわち、ＴＬＢにおいて、
オーバライトビットを備えたことによって、ページサイ
ズの異なる領域を重ね合わせることができるとともに、
同一ページのプログラム上に重ね合わされた、異なるプ
ログラムを、優先ビットによって選択することによっ
て、異なるページに対してＴＬＢの入れ替え（更新）を
行なう必要なしに、読み出された物理アドレスの、出力
後の処理を異ならせる動作を高速に行なうことができる
ので、例えば、同一プログラムに対するキャッシュアル
ゴリズムを異ならせることによって、キャッシュに起因
するバグを、早期にかつ容易に発見することが可能にな
る。また、ＴＬＢ上のプログラムのエントリを入れ替え
ることによって、ページサイズを増やすことなく、また
プログラムＩＤを増やすことなしに、同一ページのプロ
グラムにおいて、異なる機能を実行させることができる
ので、例えばサブルーチンのデバッグ等の処理を、容易
に、かつ高速に行なうことができるようになる。

【図面の簡単な説明】

【図１】この発明の第１実施例であるアドレス変換装置
の構成を示す図である。

【図２】本実施例の場合のＰＴＥの構成を示す図であ
る。

【図３】本実施例におけるＴＬＢの各行の構成を示す図
である。

【図４】４エントリの場合のＴＬＢの構成を示す図であ
る。

【図５】４エントリの場合のマルチヒット例外検出回路
の構成例を示す図である。

【図６】８エントリの場合のマルチヒット例外検出回路
の構成例を示す図である。

【図７】本実施例のアドレス変換装置における動作の流
れを示すフローチャート（１）である。

【図８】本実施例のアドレス変換装置における動作の流
れを示すフローチャート（２）である。

【図９】本実施例におけるアドレス変換を概念的に説明
する図である。

【図１０】本実施例においてアドレス変換を行なうプロ
グラムを例示する図である。

【図１１】アドレス変換の具体例を示す図（１）であ
る。

【図１２】アドレス変換の具体例を示す図（２）であ
る。

【図１３】本実施例におけるアドレス変換の効果を説明
するための図である。

【図１４】この発明の第２実施例であるアドレス変換装
置におけるエントリの入れ替えを説明する図である。

【図１５】ＭＭＵにおけるアドレス変換をイメージ的に
説明するものである。

【図１６】従来のＰＴＥの内容を説明する図である。

【図１７】従来のＴＬＢの構成の概略を示す図である。

【符号の説明】

１ メモリ管理ユニット（ＭＭＵ） ２ 仮想アドレスバス ３ 仮想アドレスレジスタ ４ アドレス変換テーブル（ＴＬＢ） ５ 物理アドレスレジスタ ６ 物理アドレスバス １２ 仮想アドレステーブル １３ 物理アドレステーブル １４ キャッシュビット １５ オーバライトビット １６ 優先ビット ２２ キャッシュアルゴリズムビット ２３ マルチヒット例外判定回路 ３１ ページテーブルエントリ（ＰＴＥ）

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 プログラムの仮想アドレスと物理アドレ
   スとの対を１つの行に格納し、これらの対を格納した行
   を複数有して、入力仮想アドレスに応じて対応する物理
   アドレスを出力するアドレス変換テーブル（以下、ＴＬ
   Ｂと略す）を備え、 前記ＴＬＢにおける第１の行に、第１のプログラムの仮
   想アドレスと物理アドレスとの対を格納しており、前記
   ＴＬＢの第２の行に、前記第１のプログラムの一部領域
   である第２のプログラムと同一の仮想アドレスを有する
   第３のプログラムの仮想アドレスと物理アドレスとを格
   納しており、前記第１の行と第２の行とに付加されてい
   る優先ビットに応じて前記第２のプログラム又は第３の
   プログラムを選択して、入力仮想アドレスに対応する物
   理アドレスを出力するように構成されていることを特徴
   とするアドレス変換装置。
2. 【請求項２】 前記第３のプログラムの物理アドレス
   が、前記第２のプログラムの物理アドレスと異なってい
   ることを特徴とする請求項１記載のアドレス変換装置。
3. 【請求項３】 前記第３のプログラムの物理アドレス
   が、前記第２のプログラムの物理アドレスと一致してい
   ることを特徴とする請求項１記載のアドレス変換装置。
4. 【請求項４】 前記第２のプログラムと第３のプログラ
   ムとが、仮想アドレス上で重ね合わされていることを示
   すオーバライトビットが、前記第１の行と第２の行とに
   付与されていて、該オーバライトビットの検出によって
   前記ＴＬＢに対するマルチヒットを許容されるように構
   成されていることを特徴とする請求項１記載のアドレス
   変換装置。
5. 【請求項５】 前記ＴＬＢの２以上の行において、仮想
   アドレスの入力がそれぞれ一致したことを示す出力ヒッ
   ト信号が発生し、前記オーバライトビットの検出を示す
   出力オーバライト信号が発生しないとき、プログラムの
   強制終了を指示するマルチヒット例外検出信号を発生す
   るマルチヒット例外判定回路を備えたことを特徴とする
   請求項４記載のアドレス変換装置。
6. 【請求項６】 前記第２のプログラムと第３のプログラ
   ムとが、それぞれ異なるキャッシュアルゴリズムを有す
   るように、キャッシュアルゴリズムを指定するキャッシ
   ュビットを、前記第１の行と第２の行とに付与されてい
   ることを特徴とする請求項１乃至５のいずれか１に記載
   のアドレス変換装置。
7. 【請求項７】 プログラムの仮想アドレスと物理アドレ
   スとの対を１つの行に格納し、これらの対を格納した行
   を複数有して、入力仮想アドレスに応じて対応する物理
   アドレスを出力するＴＬＢであって、該ＴＬＢにおける
   第１の行に、第１のプログラムの仮想アドレスと物理ア
   ドレスとの対を格納しており、前記ＴＬＢの第２の行
   に、前記第１のプログラムの一部領域である第２のプロ
   グラムと同一の仮想アドレスを有する第３のプログラム
   の仮想アドレスと物理アドレスとを格納しており、前記
   第１の行と前記第２の行とに優先ビットが付加されてい
   るＴＬＢにおけるアドレス変換方法であって、 前記同一の仮想アドレスである入力仮想アドレスが入力
   された場合に、前記第１の行と前記第２の行とに付加さ
   れている前記優先ビットに応じて前記第２のプログラム
   又は第３のプログラムを選択して、前記入力仮想アドレ
   スに対応する物理アドレスを出力することを特徴とする
   アドレス変換方法。