JPH0315211B2 - - Google Patents

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JPH0315211B2
JPH0315211B2 JP59238702A JP23870284A JPH0315211B2 JP H0315211 B2 JPH0315211 B2 JP H0315211B2 JP 59238702 A JP59238702 A JP 59238702A JP 23870284 A JP23870284 A JP 23870284A JP H0315211 B2 JPH0315211 B2 JP H0315211B2
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JP
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bits
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lock
tlb
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/145—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being virtual, e.g. for virtual blocks or segments before a translation mechanism

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は仮想記憶データ処理システムのための
アドレス変換装置に関する。
〔従来技術〕
論理レコードのアクセスを制御する際、データ
バツフアのエントリにロツクビツトを用いること
がよく知られている。ロツクビツトは論理レコー
ドに関連して変換索引緩衝機構（TLB）に適時
記憶される。したがつてTLBはそうしたロツク
ビツト用の空間を必ず含んでいる。
複数のアドレス空間の仮想ページアドレスを主
記憶装置の実ページフレームアドレスに同時に変
換することのできるバツフアエントリを有するシ
ステムにおいて、TLBのシノニムエントリを防
ぐためにプロセツサに特別な制御を用いることに
関する記載が米国特許第4096573号にある。
これと同様なものには米国特許第4136385号が
ある。
米国特許第4145738号に記載される複数の仮想
アドレス空間を有するシステムにおいては、主記
憶装置をアクセスするために仮想アドレスを実ア
ドレスに変換ししその結果をTLBに記憶するこ
とによつて、そのシステムが単一の仮想アドレス
空間を有するようになつている。
米国特許第4347565号は、仮想記憶機能を有す
る仮想計算機システムにおけるソフトウエアシミ
ユレーシヨンのためのアドレス制御システムにつ
いて記載するものである。シミユレータプログラ
ムがシミユレートすべきプログラムの命令をシミ
ユレートする場合は、シミユレートすべきプログ
ラムにおけるオペランドアドレスのアドレス変換
はTLBを用いてなされる。
米国特許第4332010号には、仮想アドレス指定
を利用するデータ処理システムにおけるキヤツシ
ユデイレクトリ用の高速シノニム検知および処理
機構が記載されている。キヤツシユデイレクトリ
は、要求された論理アドレスの変換可能な部分か
ら得られるキヤツシユアドレスのビツト数に基づ
いてクラスのグループに分けられる。キヤツシユ
アドレスは論理アドレスの変換不能の部分から得
られ、これを用いて各グループの１つのクラスが
同時に選択される。選択されたクラスのエントリ
は動的索引アドレス変換器で変換された１以上の
絶対アドレスと並列的に比較される。各クラスエ
ントリに対し１絶対アドレス当り１つの比較信号
がシノニム検知回路へ経路指定される。
アドレス変換、およびキーを用いるレジスタの
アクセスを記載するものに米国特許第4037214号
および第4170039号がある。
1981年３月23日付の米国特許出願第246788号に
はキヤツシユプロセツサデイレクトリにおいて４
つのラインエントリを表わす４つのロツクビツト
を備えるロツクビツトアレイが示されている。こ
こでは、全てのロツクビツトを同時にリセツトで
きるようにロツクビツトアレイはキヤツシユプロ
セツサアレイから分離されている。
以上に示した従来例における共通の問題を次に
説明する。
〔発明が解決しようとする問題点〕
１論理レコード当り128バイトおよび１ページ
当り32個の論理レコードを有する4Kページ用の
TLBを例にとつて説明する。上記のアーキテク
チヤにおいて128バイトの１論理レコードのアク
セスを制御するには通常はTLBの各エントリに
32個のロツクビツトが必要である（すなわち１ペ
ージの各論理レコードにつき１個のロツクビツト
が必要）。こうしたロツクビツトは記憶保護キー
と共に、主にデータベースタイプのレコードに対
して用いられる。したがつてロツクビツトを必要
とするページの割合は10％よりも小さい。言い換
えれば、TLBのエントリのうちわずか10％しか
ロツクビツトを使用しない（ロツクビツト用の空
間のうち90％は遊んでいることになる）。アクセ
スの制御にロツクビツトを使用するか否かは選択
されたセグメントレジスタの１つの“Ｓ”ビツト
で決定される。Ｓビツトが０ならば、こうしたロ
ツクビツトは無視され、Ｓビツトが１ならば、ロ
ツクビツトを用いてそのページの各論理レコード
のアクセスを制御する。つまりＳビツトが１であ
る時間は10％より小さい。もしこれら32個のロツ
クビツトが各TLBエントリと共に物理的に記憶
されるとすると、これによりTLBのサイズは75
％以上も大きなものになつてしまう。このことは
アレイの動作を遅くするだけでなく、ほとんどの
場合、余分なチツプが必要となるのでそのために
実装の際に余分の手間がかかることにもなる。
したがつて本発明の目的は、データバツフアに
必要なロツクビツトの数を減じたアドレス変換装
置を提供することにある。
〔問題点を解決するための手段〕
本発明のアドレス変換装置は、複数のアドレス
およびこれに関連する複数の実アドレスを有する
TLBと、 複数の仮想アドレスのサブグループおよびこれ
らの各々に関連するロツクビツトフイールドを有
するロツクビツトアレイと、 TLBをアクセスして所与の仮想アドレスに関
連する実アドレスを出力する手段と、 ロツクビツトアレイをアクセスして、所与の仮
想アドレスがロツクビツトアレイに存する仮想ア
ドレスのサブグループに含まれるときは、所与の
仮想アドレスに関連するロツクビツトフイールド
を出力する手段と、 を具備することを特徴とする。
以上のように本発明ではTLBのエントリ数よ
り少ないエントリ数のロツクビツトをTLBとは
別の領域に設けることによつて前記問題点を解決
する。
〔実施例〕
図を参照して本実施例を説明する。図は本発明
に従つてTLB１０およびロツクビツトアレイ
（以下LBAという）１２を含むアドレス変換装置
を示すものである。実施例ではTLB１０は25ビ
ツト幅の仮想アドレス部１０−２および１０−
６、ならびにこれら２つの仮想アドレス部にそれ
ぞれ対応する15ビツト幅の実アドレス部１０−４
および１０−８を有する。各仮想アドレス部およ
び各実アドレス部は128行から成つている。
LBA１２は29ビツト幅の仮想アドレス部１２
−２および１２−６、ならびにこれら２つの仮想
アドレス部に対応する32ビツト幅のロツクビツト
部１２−４および１２−８を有する。LBA１２
の行数は８である。
セグメントレジスタ１４は前述のＳビツト（０
または１）およびセグメント識別フイールド（15
ビツト）を有する。32ビツトのCPUアドレスレ
ジスタ１６はNvフイールド（17ビツト）を有す
る。Nvは仮想ビツトの数を表わす。セグメント
レジスタ１４およびCPUアドレスレジスタ１６
の内容は通常の方法でオペレーテイングシステム
からロードされてくる。セグメントレジスタ１４
のＳビツトが０にせよ、CPUアドレスレジスタ
１６のNvフイールドの下位７ビツト（４ビツト
＋３ビツト）はライン１８で組み合わされて
TLB１０に供給され、通常の方法でTLB１０の
１つの行を選択する。Nvフイールドの上位10ビ
ツトおよびセグメントレジスタ１４のセグメント
識別フイールド（15ビツト）はライン２０で組み
合わされて比較回路２２および２４に印加され
る。ライン２０上の25ビツトは比較回路２２で、
仮想アドレス部１０−２からの仮想アドレス
VAaと比較される。これが一致すれば比較回路
２２からのフラグ（Fa）信号が発生されそれが
ゲート２６へ印加される。同様に、ライン２０上
の25ビツトは比較回路２４で、仮想アドレス部１
０−６からの仮想アドレスVAbと比較される。
これが一致すれば比較回路２４からフラグ（Fb）
信号が発生され、それがゲート２６へ印加され
る。ゲート２６では、Fa信号が印加されたとき
は実アドレス部１０−４からの実アドレスRAa
をキヤツシユデイレクトリへゲートし、Fb信号
が印加されたときは実アドレス部１０−８からの
実アドレスRAbをキヤツシユデイレクトリへゲ
ートする。Ｓビツトが０にせよ１にせよ、ここま
での説明はセグメントレジスタ１４、CPUアド
レスレジスタ１６、およびTLB１０に関しては
通常のアクセスのオペレーシヨンである。
本発明では、Ｓビツトが１の場合は、LBA１
２を用いたロツクビツトの変換オペレーシヨン
が、TLBのアクセスと並行して遂行される。以
下これを説明する。Ｓビツトが１の場合は、Nv
フイールドの下位３ビツトはライン２８を介して
LBA１２に印加されて、８つの行のうちの１つ
が選択される。LBA１２のエントリは少ないの
で、Nvフイールドの前記３ビツトの次の下位４
ビツトはCPUアドレスレジスタ１６から送るか
わりに、TLB１０の仮想アドレス部でみつかる
25ビツトの仮想アドレスと共に、LBA１２の仮
想アドレス部に入つている。したがつてLBA１
２の各仮想アドレス部の仮想アドレスの幅は25＋
４＝29ビツトであり、Ｓビツトが１のときに通常
の２つのタイプの比較オペレーシヨンが遂行され
て正しいロツクビツトが選択される。ライン３０
上のセグメント識別フイールド（15ビツト）はラ
イン３２上のNvフイールドの上位10ビツトおよ
びライン３３上のNvフイールドの前記下位４ビ
ツトと組み合わされる。こうしてライン３６で組
み合わせられた29ビツト（15＋10＋４）の情報は
比較回路３８および比較回路４０へ印加される。
比較回路３８で、この情報と仮想アドレス部１２
−２からの仮想アドレスVA′a（29ビツト）が一致
すれば、そこからＦ１ａ信号が発生され、ゲート
４２はロツクビツト部１２−４からのロツクビツ
トLBaをゲートアウトする。比較回路４０で、前
記情報と仮想アドレス部１２−６からの仮想アド
レスVA′b（29ビツト）が一致すれば、そこから
F1b信号が発生され、ゲート４２はロツクビツト
部１２−８からのロツクビツトLBbをゲートアウ
トする。
LBA１２のエントリはTLB１０のエントリよ
りも少ないので、LBA１２に含まれる仮想アド
レスはTLB１０に保持される25ビツトの他にNv
フイールドの前記下位４ビツトを含む。こうして
Ｓビツトが１のときは比較回路３８および４０で
29ビツトの情報の比較が行われ、適切なロツクビ
ツトが選択される。その場合、たとえばTLB１
０の仮想アドレス部１０−２の仮想アドレスが一
致したとき、LBA１２では仮想アドレス部１２
−６仮想アドレスが一致することもある。
Ｓビツトが０のときはLBA１２は探索されな
いので、TLB１０を介するアドレス変換経路の
アクセスタイムはLBA１２の影響を受けない。
Ｓビツトが１のときはロツクビツトはTLB１０
並行して探索され、かつLBA１２のサイズは
TLB１０に比べて十分に小さいので、LBA１２
の方が速く探索できる。したがつてゲート２６か
ら該当するページの実アドレスが得られるよりも
前に、ゲート４２からロツクビツトが得られる。
〔発明の効果〕
以上説明したように本発明によれば、従来のア
ドレス変換に比べて少数のロツクビツトしか使用
せずしかもTLBとLBAの探索は同時に遂行され
るので、アドレス変換装置全体に必要な物理的空
間は少なくてすみ、かつその探索時間も短い。
【図面の簡単な説明】
図は本発明に従つたアドレス変換装置の実施例
の構成を示すブロツク図である。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の仮想アドレスおよびこれに関連する複
    数の実アドレスを有するTLBと、 前記複数の仮想アドレスのサブグループおよび
    該サブグループの各仮想アドレスに関連するロツ
    クビツトフイールドを有するを有するロツクビツ
    トアレイと、 前記TLBをアクセスして所与の仮想アドレス
    に関連する実アドレスを出力する手段と、 前記ロツクビツトアレイをアクセスして、前記
    所与の仮想アドレスが前記ロツクビツトアレイに
    存する前記仮想アドレスのサブグループに含まれ
    るときは、前記所与の仮想アドレスに関連するロ
    ツクビツトフイールドを出力する手段と、 を具備することを特徴とするアドレス変換装置。
JP59238702A 1983-12-12 1984-11-14 アドレス変換装置 Granted JPS60128545A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US560479 1983-12-12
US06/560,479 US4589092A (en) 1983-12-12 1983-12-12 Data buffer having separate lock bit storage array

Publications (2)

Publication Number Publication Date
JPS60128545A JPS60128545A (ja) 1985-07-09
JPH0315211B2 true JPH0315211B2 (ja) 1991-02-28

Family

ID=24237988

Family Applications (1)

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JP59238702A Granted JPS60128545A (ja) 1983-12-12 1984-11-14 アドレス変換装置

Country Status (4)

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US (1) US4589092A (ja)
EP (1) EP0144763B1 (ja)
JP (1) JPS60128545A (ja)
DE (1) DE3482511D1 (ja)

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