JPH0546481A - アドレス変換バツフア機構 - Google Patents

Abstract

(57)【要約】 【目的】小容量ＴＬＢ（アドレス変換バッファ）と大容
量ＴＬＢとにより、複数のアドレス変換リクエストを並
列に処理でき、しかも小容量ＴＬＢの実質的な容量が大
容量ＴＬＢの容量と等しくなるようにできることであ
る。 【構成】リクエスト＃ｉ，＃ｊが発生すると、リクエス
ト＃ｉの仮想アドレスにより小容量ＴＬＢ１０がアクセ
スされ、これと並行してリクエスト＃２の仮想アドレス
により大容量ＴＬＢ２０がアクセスされる。ここで、い
ずれもヒットすると、小容量ＴＬＢ１０，大容量ＴＬＢ
２０の各ヒットエントリの情報中の物理アドレスが同時
に出力される。一方、リクエスト＃ｊのみヒットする
と、次のサイクルにおいてリクエスト＃ｉの仮想アドレ
スにより大容量ＴＬＢ２０がアクセスされ、ヒットした
ならば、そのヒットエントリの情報をアップロード用パ
ス３３を介して小容量ＴＬＢ１０に登録するアップロー
ド処理が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、仮想記憶方式の計算
機システムに設けられ、仮想アドレスを高速に実アドレ
スに変換するためのアドレス変換バッファ機構に関す
る。

【０００２】

【従来の技術】仮想アドレスを実アドレス（物理アドレ
ス）に変換するアドレス変換は、仮想記憶方式の計算機
システムを実現するための必須の技術となっている。こ
のようなアドレス変換を高速に行うための機構として、
仮想タグ（仮想アドレスタグ）と物理アドレス（実アド
レス）の対を含むアドレス変換情報が登録されるエント
リを複数持つアドレス変換バッファ（ＴＬＢ：Translat
ion Lookaside Buffer）が知られている。

【０００３】従来、アドレス変換バッファは１つ設けら
れるか、用途別（例えば命令アドレス変換用とオペラン
ドアドレス変換用）にそれぞれ１つ設けられるのが一般
的であった。このような従来の構成では、（同種のリク
エストについては）同時に１つのアドレス変換リクエス
トしか受付けることができず、アドレス変換対象は１つ
に限定されていた。このことが、複数命令の並列実行な
ど処理の並列化が進むにつれて、仮想記憶方式の計算機
における並列処理のネックとなってきた。

【０００４】

【発明が解決しようとする課題】上記したように従来
は、仮想アドレスを実アドレスに変換するのにアドレス
変換バッファを１つ設けるのが一般的であり、同時に１
つのアドレス変換リクエストしか受付けられないという
問題があった。この問題を解決するために、同一構造の
アドレス変換バッファを複数設けることが考えられる
が、バッファ容量（メモリ容量）の著しい増大を招くた
め、有効な解決手段とはなり得なかった。

【０００５】この発明は上記事情に鑑みてなされたもの
でその目的は、小容量のアドレス変換バッファと大容量
のアドレス変換バッファとにより、複数のアドレス変換
リクエストを並列に処理でき、しかも小容量のアドレス
変換バッファの実質的な容量が大容量アドレス変換バッ
ファの容量と等しくなるようにできるアドレス変換バッ
ファ機構を提供することにある。

【０００６】

【課題を解決するための手段】この発明は、少なくとも
１つの小容量の第１のアドレス変換バッファ（小容量Ｔ
ＬＢ）と、この第１のアドレス変換バッファ（小容量Ｔ
ＬＢ）より大容量の第２のアドレス変換バッファ（大容
量ＴＬＢ）とを設けて並列動作させ、複数のアドレス変
換リクエストを並列に処理するようにすると共に、最新
のアドレス変換リクエストアドレスに対応するアドレス
変換情報（エントリ情報）が小容量ＴＬＢおよび大容量
ＴＬＢのいずれにも存在するように制御するようにした
ことを特徴とするものである。

【０００７】この発明はまた、単一のアドレス変換リク
エストに対しては大容量ＴＬＢでアドレス変換が行わ
れ、ヒット時には、そのヒットエントリのアドレス変換
情報が小容量ＴＬＢに登録されるように制御することも
特徴とする。

【０００８】この発明は更に、小容量ＴＬＢおよび大容
量ＴＬＢで異なるアドレス変換リクエストを並列に処理
した結果、小容量ＴＬＢでのみミスヒットとなった場合
には、そのミスヒットとなったアドレス変換リクエスト
に対して大容量ＴＬＢでアドレス変換が行われ、ヒット
時には、そのヒットエントリのアドレス変換情報が小容
量ＴＬＢに登録されるように制御し、小容量ＴＬＢおよ
び大容量ＴＬＢのそれぞれでミスヒットとなった場合に
は、ミスヒットとなった各アドレス変換リクエストに対
応するアドレス変換情報がそれぞれ求められて、小容量
ＴＬＢおよび大容量ＴＬＢのいずれにも登録されるよう
に制御することも特徴とする。

【０００９】

【作用】上記したアドレス変換バッファ機構（ＴＬＢ機
構）の構成において、小容量ＴＬＢおよび大容量ＴＬＢ
は並列に動作し、複数のアドレス変換リクエストを並列
に処理するため、仮想記憶方式の計算機システムにおけ
る命令の並列実行など、処理の並列化が実現できる。

【００１０】また、単一のアドレス変換リクエストの場
合には、大容量ＴＬＢでアドレス変換が行われるので高
ヒット率が期待でき、しかもヒット時には、そのヒット
エントリのアドレス変換情報が小容量ＴＬＢに登録され
るので、次に複数のアドレス変換リクエストを小容量Ｔ
ＬＢおよび大容量ＴＬＢで並列に処理する場合に、小容
量ＴＬＢで処理されるリクエストの仮想アドレス（仮想
ページアドレス）が同一であれば（このような場合が発
生する確率は極めて高い）、小容量ＴＬＢでもヒットす
る。

【００１１】また、小容量ＴＬＢおよび大容量ＴＬＢで
異なるアドレス変換リクエストを並列に処理した結果、
小容量ＴＬＢでのみミスヒットとなった場合には、その
ミスヒットとなったアドレス変換リクエストに対して大
容量ＴＬＢでもアドレス変換が行われ、ヒット時には、
上記の単一アドレス変換リクエストの場合と同様に、そ
のヒットエントリの情報、即ち最も最近に参照されたア
ドレス変換情報が小容量ＴＬＢに登録される。一方、小
容量ＴＬＢおよび大容量ＴＬＢのそれぞれでミスヒット
となった場合には、ミスヒットとなった各アドレス変換
リクエストに対応するアドレス変換情報がアドレス計算
等によりそれぞれ求められ、小容量ＴＬＢおよび大容量
ＴＬＢのいずれにも登録される。

【００１２】このように本発明のアドレス変換バッファ
機構によれば、小容量ＴＬＢには常に最新のアドレス変
換情報（エントリ情報）が保持され、小容量ＴＬＢに登
録されているアドレス変換情報は大容量ＴＬＢにも必ず
登録されているため、小容量ＴＬＢの実質的な容量は大
容量ＴＬＢの容量と等しくなり、小容量ＴＬＢと大容量
ＴＬＢを並列動作させて複数のアドレス変換リクエスト
を並列に処理した場合に、小容量ＴＬＢ側でも大容量Ｔ
ＬＢと同等のヒット率を得ることができる。

【００１３】

【実施例】図１はこの発明の一実施例に係るアドレス変
換バッファ機構（ＴＬＢ機構）の構成を示すブロック図
である。図１において、１０は仮想アドレス（仮想ペー
ジアドレス）を高速に物理アドレス（物理ページアドレ
ス）に変換するための小容量のＴＬＢ（以下、小容量Ｔ
ＬＢと称する）である。小容量ＴＬＢ１０の各エントリ
には、タグ（仮想タグ）および物理アドレス（物理ペー
ジアドレス）の対を含むアドレス変換情報（エントリ情
報）が保持されるようになっている。

【００１４】２０は小容量ＴＬＢ１０より容量が大きい
ＴＬＢ（以下、大容量ＴＬＢと称する）である。大容量
ＴＬＢ２０は小容量ＴＬＢ１０と同様のエントリ構造と
なっている。この大容量ＴＬＢ２０および上記小容量Ｔ
ＬＢ１０は、説明の便宜上、ダイレクトマッピング方式
を適用しているものとする。

【００１５】１１，１２は通常はアドレス変換リクエス
ト＃ｉ，＃ｊ中の仮想アドレスをラッチし、リクエスト
＃ｉ，＃ｊに対するＴＬＢミスヒットに伴うリプレース
処理時にはリプレース用物理アドレスをラッチするため
の、小容量ＴＬＢ１０に対応して設けられたレジスタで
ある。２１，２２はレジスタ１１，１２と同様の大容量
ＴＬＢ２０に対応して設けられたレジスタである。レジ
スタ１１，１２，２１，２２は、通常状態では毎サイク
ルラッチ動作を行うように制御される。

【００１６】１３，２３はリクエスト＃ｉがＴＬＢミス
ヒットとなった場合に、そのリクエスト＃ｉに対応する
レジスタ１１，２１に保持されていた仮想アドレス（ミ
スヒットアドレス）をラッチするためのレジスタであ
る。１４，２４はリクエスト＃ｊがＴＬＢミスヒットと
なった場合に、そのリクエスト＃ｊに対応するレジスタ
１２，２２に保持されていた仮想アドレス（ミスヒット
アドレス）をラッチするためのレジスタである。

【００１７】１５はレジスタ１１またはレジスタ１３の
保持内容のいずれか一方を選択するセレクタ、１６はレ
ジスタ１２またはレジスタ１４の保持内容のいずれか一
方を選択するセレクタである。セレクタ１５，１６は通
常はレジスタ１１，１２側を選択し、ＴＬＢミスヒット
に伴うリプレース処理時のみレジスタ１３，１４側を選
択する。２５はレジスタ２１またはレジスタ２３の保持
内容のいずれか一方を選択するセレクタ、２６はレジス
タ２２またはレジスタ２４の保持内容のいずれか一方を
選択するセレクタである。セレクタ２５，２６は通常は
レジスタ２１，２２側を選択し、ＴＬＢミスヒットに伴
うリプレース処理時のみレジスタ２３，２４側を選択す
る。

【００１８】１７はセレクタ１５またはセレクタ１６の
出力を小容量ＴＬＢ１０に選択出力するためのセレク
タ、１８はリプレース処理時に、レジスタ１１，１２の
示す各リプレース用物理アドレスのいずれか一方を小容
量ＴＬＢ１０に選択出力するためのセレクタである。２
７はセレクタ２５またはセレクタ２６の出力を大容量Ｔ
ＬＢ２０に選択出力するためのセレクタ、２８はレジス
タ２１，２２の示す各リプレース用物理アドレスのいず
れか一方を大容量ＴＬＢ２０に選択出力するためのセレ
クタである。

【００１９】３１はセレクタ１７により選択されたリク
エスト（の仮想アドレス）が小容量ＴＬＢ１０にヒット
したか否かをチェックするためのヒットチェック回路、
３２はセレクタ２７により選択されたリクエスト（の仮
想アドレス）が大容量ＴＬＢ２０にヒットしたか否かを
チェックするためのヒットチェック回路である。

【００２０】３３は同一のリクエスト（の仮想アドレ
ス）に対して小容量ＴＬＢ１０ではミスヒットとなり、
大容量ＴＬＢ２０ではヒットとなった場合に、大容量Ｔ
ＬＢ２０のヒットエントリの情報（アドレス変換情報）
を小容量ＴＬＢ１０にロード（アップロード）するため
の転送ライン（以下、アップロード用パスと称する）、
３４は図１のアドレス変換バッファ機構全体を制御する
制御部である。制御部３４はアップロードの制御、セレ
クタ１５〜１８，２５〜２８の制御等を行い、小容量Ｔ
ＬＢ１０に保持されているアドレス変換情報は必ず大容
量ＴＬＢ２０にも存在するように制御するようになって
いる。

【００２１】次に、図１の構成の動作を、（１）単一の
アドレス変換リクエストの場合と、（２）複数のアドレ
ス変換リクエストの場合について順に説明する。 （１）単一のアドレス変換リクエストの場合 まず、単一のアドレス変換リクエストの場合の動作を、
図２のタイミングチャートを参照して説明する。

【００２２】今、単一のアドレス変換リクエスト＃１
（ｉ＝１）が受付けられ、リクエスト＃１中の仮想アド
レスがサイクルＴ0 の終了時にレジスタ１１，２１にラ
ッチされたものとする。この場合、次のサイクルＴ1 に
おいて、以下に述べるように大容量ＴＬＢ２０でのみア
ドレス変換が行われる（単一リクエストの場合）。

【００２３】まず、レジスタ２１にラッチされたリクエ
スト＃１の仮想アドレスはセレクタ２５によって選択さ
れ、更にセレクタ２７によって選択されて大容量ＴＬＢ
２０に供給される。大容量ＴＬＢ２０は、セレクタ２７
によって選択された仮想アドレス（ここではリクエスト
＃１の仮想アドレス）の所定フィールドの指定するエン
トリアドレス（ＴＬＢアドレス）によってアクセスされ
る。これにより、大容量ＴＬＢ２０の指定エントリの情
報（アドレス変換情報）が読出される。このエントリ情
報中のタグ（仮想タグ）は、セレクタ２７によって選択
された仮想アドレス中のタグ相当部分と共にヒットチェ
ック回路３２に供給され、アドレス比較による周知のヒ
ットチェックが行われる。

【００２４】ここで、ヒットが検出された場合には、大
容量ＴＬＢ２０から読出された指定エントリの情報（ヒ
ットエントリ情報）中の物理アドレス（物理ページアド
レス）がリクエスト＃１の仮想アドレスに対するアドレ
ス変換結果として出力される。なお、ヒットチェックに
際しては、指定エントリの情報が有効か否かを示すＶ
（バリッド）ビットの状態や、主記憶保護のための保護
情報も調べられるが、これらは一般によく知られてお
り、しかも本発明に直接関係しないため、説明を省略す
る。

【００２５】さて、単一リクエスト＃１がサイクルＴ1
において大容量ＴＬＢ２０にヒットした場合、同じサイ
クルＴ1 において、そのヒットエントリの情報を小容量
ＴＬＢ１０に登録するためのアップロード処理が、制御
部３４の制御によって次のように行われる。

【００２６】まず、レジスタ２１にラッチされると同時
にレジスタ１１にもラッチされたリクエスト＃１の仮想
アドレスが、セレクタ１５により選択され、更にセレク
タ１７によって選択されて小容量ＴＬＢ１０に供給され
る。また、小容量ＴＬＢ１０には、リクエスト＃１（の
仮想アドレス）に対する大容量ＴＬＢ２０のヒットエン
トリの情報がアップロード用パス３０を介して書込みデ
ータ（登録データ）として供給される。このとき、小容
量ＴＬＢ１０は制御部３４によって書込み可状態に設定
される。

【００２７】これにより、セレクタ１７によって選択さ
れた仮想アドレス（リクエスト＃１の仮想アドレス）の
所定フィールドの指定する小容量ＴＬＢ１０内エントリ
には、同じ仮想アドレスに対してヒットした大容量ＴＬ
Ｂ２０のエントリの情報が書込まれる（登録される）。

【００２８】なお、単一リクエストに対して大容量ＴＬ
Ｂ２０でミスヒットとなった場合には、小容量ＴＬＢ１
０および大容量ＴＬＢ２０の両方に対する登録処理（リ
プレース処理）が行われるが、これについては、複数リ
クエストに対して小容量ＴＬＢ１０および大容量ＴＬＢ
２０のいずれでもミスヒットとなった場合と同様であ
り、この動作は後述するので、ここでの説明は省略す
る。

【００２９】（２）複数のアドレス変換リクエストの場
合 次に、複数のアドレス変換リクエストの場合の動作を、
図３乃至図５のタイミングチャートを参照して説明す
る。

【００３０】今、複数（２つ）のアドレス変換リクエス
ト＃１，＃２（ｉ＝１，ｊ＝２）が受付けられ、そのリ
クエスト＃１の仮想アドレスがレジスタ１１，２１に、
リクエスト＃２の仮想アドレスがレジスタ１２，２２
に、いずれもサイクルＴ0 の終了時にラッチされたもの
とする。この場合、次のサイクルＴ1 では、例えばレジ
スタ１１にラッチされたリクエスト＃１の仮想アドレス
がセレクタ１５，１７によって選択され、同アドレスを
もとに小容量ＴＬＢ１０がアクセスされる。同様に、レ
ジスタ２２にラッチされたリクエスト＃２の仮想アドレ
スがセレクタ２６，２７によって選択され、同アドレス
をもとに大容量ＴＬＢ２０がアクセスされる。

【００３１】この結果、小容量ＴＬＢ１０側では、リク
エスト＃１（の仮想アドレス）が小容量ＴＬＢ１０にヒ
ットしたか否かがヒットチェック回路３１によってチェ
ックされ、大容量ＴＬＢ２０側では、リクエスト＃２
（の仮想アドレス）が大容量ＴＬＢ２０にヒットしたか
否かがヒットチェック回路３２によってチェックされ
る。

【００３２】もし、図３に示すように、リクエスト＃１
が小容量ＴＬＢ１０にヒットし、リクエスト＃２が大容
量ＴＬＢ２０にヒットした場合には、同じサイクルＴ1
において小容量ＴＬＢ１０，大容量ＴＬＢ２０によるア
ドレス変換が行われ、小容量ＴＬＢ１０，大容量ＴＬＢ
２０の各ヒットエントリの情報中の物理アドレスがアド
レス変換結果として出力される。

【００３３】そして次のサイクルＴ2 では、リクエスト
＃２に対する大容量ＴＬＢ２０のヒットエントリの情報
を、小容量ＴＬＢ１０に登録するアップロード処理が行
われる。この処理は、レジスタ１２にラッチされている
リクエスト＃２の仮想アドレスが、セレクタ１６，１７
によって選択されて小容量ＴＬＢ１０に出力される点を
除き、前記した単一リクエストのヒット時のアップロー
ド処理と同様である。

【００３４】これに対し、図４に示すように、サイクル
Ｔ1 においてリクエスト＃１が小容量ＴＬＢ１０にミス
ヒットし、リクエスト＃２が大容量ＴＬＢ２０にヒット
した場合、即ちリクエスト＃１，＃２のうちのリクエス
ト＃２だけがヒットした場合には、ミスヒットしたリク
エスト＃１について、前記した単一リクエストの場合と
同様の処理が次のサイクルＴ2 で行われる。

【００３５】まずサイクルＴ2 では、レジスタ２１にラ
ッチされていたリクエスト＃１の仮想アドレスがセレク
タ２５，２７によって選択され、同アドレスをもとに大
容量ＴＬＢ２０がアクセスされる。この結果、リクエス
ト＃１（の仮想アドレス）が大容量ＴＬＢ２０にヒット
したか否かがヒットチェック回路３２によってチェック
される。

【００３６】もし、図４に示すようにヒットしたなら
ば、同じサイクルＴ2 において大容量ＴＬＢ２０による
アドレス変換が行われ、大容量ＴＬＢ２０のヒットエン
トリの情報中の物理アドレスがアドレス変換結果として
出力される。同時に、リクエスト＃１に対する大容量Ｔ
ＬＢ２０のヒットエントリの情報が、前記した単一リク
エストのヒット時のアップロード処理の場合と同様にし
て、小容量ＴＬＢ１０に登録される（アップロード処理
が行われる）。

【００３７】この結果、例えばサイクルＴ3 の終了時
に、複数のリクエスト＃５，６を受付け、しかもリクエ
スト＃５がリクエスト＃１と同一アドレス（同一仮想ペ
ージアドレス）に対するものである場合には、このアド
レスについてのエントリ情報がサイクルＴ2 において小
容量ＴＬＢ１０に登録されていることから、サイクルＴ
4 では、リクエスト＃５は図４に示すように小容量ＴＬ
Ｂ１０にヒットする。即ち、リクエスト＃５に対するア
ドレス変換は１サイクルで実行される。

【００３８】次に、リクエスト＃１，＃２の両方が、図
５に示すようにサイクルＴ1 においてミスヒットとなっ
た場合について説明する。リクエスト＃１，＃２がサイ
クルＴ1 においてそれぞれ小容量ＴＬＢ１０，大容量Ｔ
ＬＢ２０にミスヒットすると、レジスタ１１，２１にラ
ッチされていたミスヒットリクエスト＃１の仮想アドレ
スがレジスタ１３，２３に、レジスタ１２，２２にラッ
チされていたミスヒットリクエスト＃２の仮想アドレス
がレジスタ１４，２４に、いずれもサイクルＴ1 の終了
時にラッチされる。

【００３９】さて、リクエスト＃１，＃２のいずれもが
ミスヒットとなった場合、小容量ＴＬＢ１０にてミスヒ
ットが検出されたリクエスト＃１については、リクエス
ト＃１だけがミスヒットとなった図４の場合と同様にし
て、次のサイクルＴ2 において大容量ＴＬＢ２０にヒッ
トしているか否かがチェックされる。ここで、ヒットが
検出された場合には、大容量ＴＬＢ２０から小容量ＴＬ
Ｂ１０へヒットエントリ情報をアップロードする処理が
行われる。

【００４０】これに対し、リクエスト＃１が図５に示す
ように大容量ＴＬＢ２０でもミスヒットとなった場合に
は、即ちリクエスト＃１，＃２に対応するエントリ情報
が小容量ＴＬＢ１０および大容量ＴＬＢ２０のいずれに
も登録されていない場合には、以下に述べる処理が行わ
れる。

【００４１】まず、主記憶上に置かれているページテー
ブル等を参照しながら、例えばリクエスト＃１の仮想ア
ドレスをアドレス計算等により物理アドレスに変換する
処理が行われる。やがて、サイクルＴn-1 においてリク
エスト＃１の物理アドレスが求められると、この物理ア
ドレスが同サイクルサイクルＴn-1 の終了時にレジスタ
１１，２１にラッチされ、図５に示すように、後続のサ
イクルＴn において、リクエスト＃１の仮想アドレスの
所定フィールドにより示される仮想タグ（仮想アドレス
タグ）と求めた物理アドレスとの対を含むエントリ情報
を小容量ＴＬＢ１０および大容量ＴＬＢ２０に登録する
処理（リプレース処理）が行われる。

【００４２】即ちサイクルＴn では、レジスタ１３にラ
ッチされているリクエスト＃１の仮想アドレスがセレク
タ１５，１７により小容量ＴＬＢ１０に選択出力され、
同アドレスをもとに小容量ＴＬＢ１０がライトアクセス
される。同時に、レジスタ２３にラッチされている同じ
リクエスト＃１の仮想アドレスがセレクタ２５，２７に
より大容量ＴＬＢ２０に選択出力され、同アドレスをも
とに大容量ＴＬＢ２０がライトアクセスされる。このと
き、レジスタ１１，２１にラッチされているリクエスト
＃１の物理アドレス（リプレース用物理アドレス）がセ
レクタ１８，２８によりＴＬＢ１０，２０に選択出力さ
れる。

【００４３】この結果、セレクタ１７により選択された
リクエスト＃１の仮想アドレスによって指定される小容
量ＴＬＢ１０のエントリに、この仮想アドレスの所定フ
ィールドにより示される仮想タグ（仮想アドレスタグ）
とセレクタ１８により選択されたリクエスト＃１の物理
アドレスとの対を含むエントリ情報が登録される。同時
に、セレクタ２７により選択されたリクエスト＃１の仮
想アドレスによって指定される大容量ＴＬＢ２０のエン
トリに、この仮想アドレスの所定フィールドにより示さ
れる仮想タグ（仮想アドレスタグ）とセレクタ２８によ
り選択されたリクエスト＃１の物理アドレスとの対を含
むエントリ情報が登録される。

【００４４】同様に、サイクルＴm-1 においてリクエス
ト＃２の物理アドレスが求められると、この物理アドレ
スが同サイクルサイクルＴm-1 の終了時にレジスタ１
２，２２にラッチされ、図５に示すように、後続のサイ
クルＴm において、リクエスト＃２の仮想アドレスの所
定フィールドにより示される仮想タグ（仮想アドレスタ
グ）と求めた物理アドレスとの対を含むエントリ情報を
小容量ＴＬＢ１０および大容量ＴＬＢ２０に登録する処
理（リプレース処理）が行われる。

【００４５】即ちサイクルＴm では、レジスタ１４にラ
ッチされているリクエスト＃２の仮想アドレスがセレク
タ１６，１７により小容量ＴＬＢ１０に選択出力され、
同アドレスをもとに小容量ＴＬＢ１０がライトアクセス
される。同時に、レジスタ２４にラッチされている同じ
リクエスト＃２の仮想アドレスがセレクタ２６，２７に
より大容量ＴＬＢ２０に選択出力され、同アドレスをも
とに大容量ＴＬＢ２０がライトアクセスされる。このと
き、レジスタ１２，２２にラッチされているリクエスト
＃２の物理アドレス（リプレース用物理アドレス）がセ
レクタ１８，２８によりＴＬＢ１０，２０に選択出力さ
れる。

【００４６】この結果、セレクタ１７により選択された
リクエスト＃２の仮想アドレスによって指定される小容
量ＴＬＢ１０のエントリに、この仮想アドレスの所定フ
ィールドにより示される仮想タグ（仮想アドレスタグ）
とセレクタ１８により選択されたリクエスト＃２の物理
アドレスとの対を含むエントリ情報が登録される。同時
に、セレクタ２７により選択されたリクエスト＃２の仮
想アドレスによって指定される大容量ＴＬＢ２０のエン
トリに、この仮想アドレスの所定フィールドにより示さ
れる仮想タグ（仮想アドレスタグ）とセレクタ２８によ
り選択されたリクエスト＃２の物理アドレスとの対を含
むエントリ情報が登録される。

【００４７】以上のリプレース処理の結果、その後、例
えばサイクルＴk-1の終了時に、再度同一のリクエスト
＃１，２を受付けた場合には、次のサイクルＴk では、
リクエスト＃１，＃２は図５に示すように小容量ＴＬＢ
１０，大容量ＴＬＢ２０にヒットする。

【００４８】なお、前記実施例では、小容量ＴＬＢ１０
および大容量ＴＬＢ２０がダイレクトマッピング方式を
適用している場合について説明したが、本発明はマッピ
ング方式に限定されるものではなく、例えばセットアソ
シアティブ方式、フルアソシアティブ方式のＴＬＢ構成
にも応用できる。

【００４９】また、前記実施例では、小容量ＴＬＢ１０
が１つの場合について説明したが、小容量ＴＬＢ１０を
２つ以上設けることにより、３つ以上のアドレス変換リ
クエストを並列に処理することも可能である。

【００５０】

【発明の効果】以上詳述したようにこの発明によれば、
少なくとも１つの小容量ＴＬＢ（第１のアドレス変換バ
ッファ）と大容量ＴＬＢ（第２のアドレス変換バッフ
ァ）とを設けて並列に動作させるようにしたので、複数
のアドレス変換リクエストを並列に処理することがで
き、仮想記憶方式の計算機システムにおいて命令の並列
化などの処理を行うことが可能となる。

【００５１】また、この発明によれば、小容量ＴＬＢに
ミスヒットしても、対応するアドレス変換情報がエント
リ大容量ＴＬＢ２０に存在するならば、同情報が小容量
ＴＬＢに登録（アップロード）されるなど、最新のアド
レス変換リクエストに対応するアドレス変換情報が常に
小容量ＴＬＢにも存在するように制御されるため、１回
目は小容量ＴＬＢにミスヒットしても、次に複数のアド
レス変換リクエストを小容量ＴＬＢおよび大容量ＴＬＢ
で並列に処理する場合に、小容量ＴＬＢで処理されるリ
クエストの仮想アドレス（仮想ページアドレス）が同一
であれば（このような場合が発生する確率は極めて高
い）、小容量ＴＬＢでもヒットし、複数のアドレス変換
リクエストの処理が遅れることなく並列に行える。見方
を変えると、この発明によれば、小容量ＴＬＢには常に
最新のアドレス変換情報が保持され、小容量ＴＬＢに登
録されているアドレス変換情報は大容量ＴＬＢにも必ず
登録されているため、小容量ＴＬＢの実質的な容量は大
容量ＴＬＢの容量と等しくなり、小容量ＴＬＢと大容量
ＴＬＢを並列動作させて複数のアドレス変換リクエスト
を並列に処理した場合に、小容量ＴＬ側でも、大容量Ｔ
ＬＢと同等のヒット率を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るアドレス変換バッフ
ァ機構の構成を示すブロック図。

【図２】同実施例における単一リクエスト（に対するヒ
ット）時の動作を説明するためのタイミングチャート。

【図３】同実施例における複数リクエスト（に対するヒ
ット）時の動作を説明するためのタイミングチャート。

【図４】同実施例における複数リクエスト（に対する一
方のみのヒット）時の動作を説明するためのタイミング
チャート。

【図５】同実施例における複数リクエスト（に対するミ
スヒット）時の動作を説明するためのタイミングチャー
ト。

【符号の説明】

１０…小容量ＴＬＢ（第１のアドレス変換バッファ）、
１１〜１４，２１〜２４…レジスタ、１５〜１８，２５
〜２８…セレクタ、２０…大容量ＴＬＢ（第２のアドレ
ス変換バッファ）、３１，３２…ヒットチェック回路、
３２…アップロード用パス、３４…制御部。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 仮想アドレスを高速に実アドレスに変換
   するための少なくとも１つの小容量の第１のアドレス変
   換バッファと、 この第１のアドレス変換バッファより大容量の第２のア
   ドレス変換バッファと、 最新のアドレス変換リクエストアドレスに対応するアド
   レス変換情報が上記第１および第２のアドレス変換バッ
   ファのいずれにも存在するように制御する制御手段と、 を具備し、上記第１および第２のアドレス変換バッファ
   を並列に動作させて、複数のアドレス変換リクエストを
   並列に処理するようにしたことを特徴とするアドレス変
   換バッファ機構。
2. 【請求項２】 単一のアドレス変換リクエストに対して
   は、上記第２のアドレス変換バッファでアドレス変換を
   行わせ、ヒット時には、そのヒットエントリのアドレス
   変換情報を上記第１のアドレス変換バッファに登録する
   ことを特徴とする請求項１記載のアドレス変換バッファ
   機構。
3. 【請求項３】 上記第１および第２のアドレス変換バッ
   ファで異なるアドレス変換リクエストを並列に処理した
   結果、上記第１のアドレス変換バッファでのみミスヒッ
   トとなった場合には、そのミスヒットとなったアドレス
   変換リクエストに対して上記第２のアドレス変換バッフ
   ァでアドレス変換を行わせ、ヒット時には、そのヒット
   エントリのアドレス変換情報を上記第１のアドレス変換
   バッファに登録することを特徴とする請求項２記載のア
   ドレス変換バッファ機構。
4. 【請求項４】 上記第１および第２のアドレス変換バッ
   ファで異なるアドレス変換リクエストを並列に処理した
   結果、上記第１および第２のアドレス変換バッファのそ
   れぞれでミスヒットとなった場合には、ミスヒットとな
   った各アドレス変換リクエストに対応するアドレス変換
   情報をそれぞれ生成して、上記第１および第２のアドレ
   ス変換バッファのいずれにも登録することを特徴とする
   請求項３記載のアドレス変換バッファ機構。