JPH0535592A - キヤツシユメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】小容量仮想キャッシュの持つ高速アクセス性能
と大容量物理キャッシュの持つ高ヒット率とを最大限に
活用でき、更にキャッシュエントリの無効化処理が簡単
な構成で高速に行えるようにすることである。 【構成】演算制御部１からのロードリクエストに従う小
容量仮想キャッシュ３のミスヒット時には物理キャッシ
ュ５がアクセスされ、ここでヒットすると、そのエント
リのデータが、演算制御部１に選択出力されると共に、
仮想キャッシュ３内エントリに登録される。また、ヒッ
トエントリに付されたポインタの指す仮想キャッシュ３
内エントリが無効化されると共にヒットエントリのポイ
ンタが更新される。一方、他プロセッサによる主記憶更
新要求が物理キャッシュ５にヒットした場合には、その
ヒットエントリおよび同エントリに付されたポインタの
指す仮想キャッシュ３内エントリが無効化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、仮想記憶方式を適用
するマルチプロセッサ構成の情報処理装置の各プロセッ
サに設けられるキャッシュメモリ装置に関する。

【０００２】

【従来の技術】一般に計算機等の情報処理装置では、主
記憶アクセスの高速化のために、主記憶の一部のデータ
の写しが置かれるキャッシュメモリ装置が設けられてい
る。

【０００３】一方、ＬＳＩ技術の進歩やアーキテクチャ
の改良によって、情報処理装置の演算制御部はますます
高速化しており、主記憶装置との動作速度差が広がって
きている。

【０００４】このため、演算制御部と主記憶装置との間
に位置するバッファ装置としてのキャッシュメモリ装置
を効果的に実現することにより、演算制御部の性能を最
大限に引出すことが重要となってきている。

【０００５】さて、近年の情報処理装置は仮想記憶方式
を適用するのが一般的である。したがって、キャッシュ
メモリ装置に、物理アドレスでキャッシュをアクセスす
る物理キャッシュ方式を採用した場合には、演算制御部
からの仮想アドレスによるリクエストで直接キャッシュ
をアクセスすることはできない。この場合、演算制御部
からのリクエストに伴う仮想アドレスを、例えばＲＡＭ
で構成されるＴＬＢ（Translation Look-aside Buffer
）と称されるアドレス変換バッファによって物理アド
レスに変換し、その物理アドレスでキャッシュ（物理キ
ャッシュ）をアクセスする。

【０００６】このように、物理キャッシュアクセスのた
めには、少なくとも２回ＲＡＭ（ＴＬＢと物理キャッシ
ュ）を引くことになるため、高速のマシンサイクルの実
現が困難である。

【０００７】一方、仮想アドレスでキャッシュをアクセ
スする仮想キャッシュ方式も知られている。この仮想キ
ャッシュ方式では、キャッシュ（仮想キャッシュ）をＴ
ＬＢによるアドレス変換なしで仮想アドレスにより直接
アクセスすることができる。このため、物理キャッシュ
方式と比較して、より高速のマシンサイクルで動作させ
ることが可能となる。

【０００８】しかし、仮想キャッシュを適用する場合に
は、異なる複数の仮想アドレスが同一の物理アドレスに
マッピングされることにより生じる問題、いわゆるシノ
ニム（キャッシュ一致化）問題がある。この問題を解決
するためには、以下に述べるように、物理アドレスを仮
想アドレス（複数存在）に対応付ける逆変換バッファ
（ＩＴＢ：Inverse Translation Buffer）等のかなりの
ハードウェアが必要になるという欠点があった。

【０００９】周知のように、マルチプロセッサ構成の情
報処理装置では、各プロセッサ毎にキャッシュメモリ装
置が設けられる。このようなキャッシュメモリ装置で
は、他プロセッサからのライトアドレス（ライト物理ア
ドレス）指定により主記憶更新が行われた場合には、自
身のキャッシュにヒットしているか否かを調べ、ヒット
しているならば（キャッシュと主記憶との内容を一致さ
せるために）そのエントリを無効化する必要がある。と
ころが、仮想キャッシュでは、他プロセッサによる主記
憶更新時に上記のヒットの有無を調べるには、他プロセ
ッサからのライト物理アドレスを仮想アドレスに変換し
なければならず時間を要すると共に、変換（アドレス逆
変換）のためのＩＴＢ等のハードウェアが必要であっ
た。

【００１０】

【発明が解決しようとする課題】上記したように仮想記
憶方式を適用する情報処理装置に設けられる従来のキャ
ッシュメモリ装置では、仮想アドレスを物理アドレスに
変換した後、その物理アドレスでキャッシュアクセスを
行う物理キャッシュ方式、または仮想アドレスによりア
ドレス変換なしに直接キャッシュアクセスが行える仮想
キャッシュ方式のいずれかが採用されていた。

【００１１】しかし、物理キャッシュ方式では、仮想ア
ドレスを物理アドレスに変換するアドレス変換処理が必
要となるため、高速アクセスができないという問題があ
った。これに対して仮想キャッシュ方式では、仮想アド
レスにより直接キャッシュアクセスが行えるため高速ア
クセスが可能となるものの、異なる複数の仮想アドレス
が同一の物理アドレスにマッピングされることにより生
じるシノニム（キャッシュ一致化）問題があった。即
ち、他プロセッサによる主記憶更新時に、そのライトア
ドレス（物理アドレス）を逆変換バッファ（ＩＴＢ）等
により幾つかの仮想アドレスに変換し、その仮想アドレ
スによって仮想キャッシュの対応エントリを無効化しな
ければならないという問題があった。

【００１２】この発明は上記事情に鑑みてなされたもの
でその目的は、小容量仮想キャッシュの持つ高速アクセ
ス性能と大容量物理キャッシュの持つ高ヒット率とを最
大限に活用できると共に、キャッシュエントリの無効化
処理が逆変換バッファ（ＩＴＢ）等の複雑なハードウェ
アを必要とせずに、しかも高速で行えるキャッシュメモ
リ装置を提供することにある。

【００１３】

【課題を解決するための手段】この発明のキャッシュメ
モリ装置は、仮想記憶方式を適用するマルチプロセッサ
構成の情報処理装置の各プロセッサに備えられるもの
で、仮想アドレスによりアクセス可能な小容量の仮想キ
ャッシュと仮想アドレスをアドレス変換して得られた物
理アドレスによりアクセス可能な大容量の物理キャッシ
ュであって、各エントリ毎にそのエントリのデータを保
持している仮想キャッシュ内エントリを指定するポイン
タを保持するためのポインタ部を持つ物理キャッシュと
を設けて並行動作させると共に、仮想キャッシュには物
理キャッシュに保持されているデータの一部だけが保持
されるように制御する制御手段と、これら両キャッシュ
から読出されるデータのいずれか一方を選択してアクセ
ス要求元に出力するための選択回路とを設け、物理キャ
ッシュ内エントリを無効化する際には、そのエントリに
対応するポインタ部に保持されているポインタの指定す
る仮想キャッシュ内エントリも無効化するようにしたこ
とを特徴とするものである。

【００１４】この発明はまた、読出しアクセス要求に対
し、少なくとも、物理キャッシュだけがヒットした場合
には、そのヒットエントリからの読出しデータを仮想キ
ャッシュに登録すると共に、そのヒットエントリに対応
するポインタ部に保持されているポインタの指定する仮
想キャッシュ内エントリを無効化し、更に同ポインタを
仮想キャッシュのデータ登録先エントリを指すように更
新するように制御し、物理キャッシュがミスヒットした
ためにブロックリードを行ってそのブロックデータを同
キャッシュに登録する際には、同キャッシュ内のデータ
登録先エントリに対応するポインタ部に保持されている
ポインタの指定する仮想キャッシュ内エントリを無効化
すると共に、同ポインタを仮想キャッシュ内のデータ登
録先とするエントリを指すように更新し、このエントリ
にも上記ブロックデータを登録するように制御すること
も特徴とする。

【００１５】この発明はまた、書込みアクセス要求に対
して物理キャッシュがヒットした場合には、そのヒット
エントリに対応するポインタ部に保持されているポイン
タの指定する仮想キャッシュ内エントリが無効化される
ように制御し、他プロセッサからの主記憶更新要求に対
して物理キャッシュがヒットした場合には、そのヒット
エントリ、および同エントリに対応するポインタ部に保
持されているポインタの指定する仮想キャッシュ内エン
トリが無効化されるように制御することも特徴とする。

【００１６】この発明は更に、上記選択回路により通常
は仮想キャッシュ側が選択され、仮想キャッシュがミス
ヒットした場合には物理キャッシュ側が選択される構成
としたことも特徴とする。

【００１７】

【作用】上記したキャッシュメモリ装置の構成におい
て、小容量仮想キャッシュと大容量物理キャッシュと
は、演算制御部からのアクセス要求に対して並行に動作
する。但し、仮想キャッシュが演算制御部から渡される
仮想アドレスにより直接にアクセスされるのに対し、物
理キャッシュはＴＬＢ等によるアドレス変換の後にアク
セスされる。これら両キャッシュからの読出しデータは
選択回路に導かれる。

【００１８】選択回路は、通常は小容量仮想キャッシュ
側の読出しデータを選択しており、この小容量仮想キャ
ッシュがミスヒットした場合だけ大容量物理キャッシュ
側の読出しデータを選択する。したがって、小容量仮想
キャッシュがヒットしている限りは、高速アクセスが可
能となり、物理キャッシュだけの構成に比べてアクセス
性能が向上する。

【００１９】ところで、大容量物理キャッシュは当然の
ことながらヒット率が高い。このため、小容量仮想キャ
ッシュがミスヒットしても、大容量物理キャッシュがヒ
ットする確率は極めて高い。

【００２０】小容量仮想キャッシュがミスヒットし、大
容量物理キャッシュがヒットした場合には、そのヒット
エントリからの読出しデータ（ヒットデータ）が制御手
段の制御によって小容量仮想キャッシュ内エントリ（例
えばミスヒットエントリ）に速やかに登録（アップロー
ド）される。この際、大容量物理キャッシュ内ヒットエ
ントリに対応するポインタ部に保持されているポインタ
の指定する仮想キャッシュ内エントリが無効化され、更
に同ポインタが仮想キャッシュのデータ登録先（アップ
ロード先）エントリを指すように更新される。

【００２１】上記したように、小容量仮想キャッシュが
ミスヒットしても、大容量物理キャッシュでヒットすれ
ば、そのヒットデータがアップロード処理によって小容
量仮想キャッシュに速やかに登録される。このため、次
の同一アドレス（ブロックアドレス、ラインアドレス）
でのアクセス要求に対しては小容量仮想キャッシュでも
ヒットし、高速アクセスが可能となる。

【００２２】また、大容量物理キャッシュでミスヒット
となった場合（このとき、小容量仮想キャッシュでもミ
スヒットとなる）には、主記憶からのブロックリードが
発生するが、そのブロックデータは大容量物理キャッシ
ュ内エントリだけでなく小容量仮想キャッシュ内エント
リにも登録される。このため、次の同一アドレスでのア
クセス要求に対しては小容量仮想キャッシュでもヒット
し、やはり高速アクセスが可能となる。

【００２３】さて、プロリードに伴うブロックデータ登
録に際しては、大容量物理キャッシュのデータ登録先エ
ントリに対応するポインタ部に保持されているポインタ
の指定する仮想キャッシュ内エントリが無効化され、更
に同ポインタが仮想キャッシュのデータ登録先エントリ
を指すように更新される。

【００２４】このように、上記したキャッシュメモリ装
置の構成によれば、小容量仮想キャッシュには大容量物
理キャッシュが保持するデータの一部だけが必ず保持さ
れる。即ち、小容量仮想キャッシュ中に目的データが保
持されていれば（小容量仮想キャッシュでヒットすれ
ば）、大容量物理キャッシュ中にもそのデータは必ず存
在する。したがって本キャッシュメモリ装置では、小容
量仮想キャッシュの高速アクセス性能を持ちながら、そ
の実質的な容量を大容量仮想キャッシュの容量と等しく
することができる。

【００２５】また、上記したように小容量仮想キャッシ
ュのエントリのデータは必ず大容量物理キャッシュ中に
存在するため、他プロセッサによる主記憶更新時には、
他プロセッサからのライトアドレス（物理アドレス）を
そのまま用いて物理キャッシュをアクセスしてヒットチ
ェックを行うだけでよい。しかも、物理キャッシュに
は、各エントリ毎にそのエントリのデータを保持してい
る仮想キャッシュ内エントリを指定するポインタを保持
するためのポインタ部が付加されているため、他プロセ
ッサによる主記憶更新に対して物理キャッシュでヒット
が検出された場合には、そのヒットエントリと対応する
仮想キャッシュ内エントリが、そのヒットエントリに対
応するポインタ部に保持されているポインタにより指定
されているので、この仮想キャッシュ内エントリを高速
に無効化でき、しかも逆変換バッファ（ＩＴＢ）等のハ
ードウェアが不要となる。

【００２６】さて、キャッシュアクセスの高速化を図る
のに、キャッシュを高速ＲＡＭで構成し、更に同キャッ
シュを演算制御部と同一のＬＳＩチップ（プロセッサを
構成するＬＳＩチップ）上に配置することが考えられ
る。しかし、プロセッサを構成するＬＳＩチップ上に更
にキャッシュをも配置するには、その容量を小さくしな
ければならず、小容量キャッシュ（高速小容量キャッシ
ュ）構成をとらざるを得ない。この場合、キャッシュヒ
ット時には確かに高速化が図れるが、小容量であるため
にヒット率が低く、したがってミスヒットが多発して主
記憶からのブロックリードが頻繁に発生し、高速化が阻
害される。

【００２７】ところが、上記した本発明の構成では、特
に高速性を要求される仮想キャッシュは小容量でよいた
め、この高速小容量仮想キャッシュを演算制御部と同一
のＬＳＩチップに配置し、大容量物理キャッシュを同チ
ップから独立に設けることが可能となる。こうした場
合、小容量仮想キャッシュの一層の高速化を図りなが
ら、その実質的なキャッシュ容量の一層の大容量化をも
図ることが可能となる。

【００２８】

【実施例】図１はこの発明の一実施例に係るキャッシュ
メモリ装置の構成を示すブロック図である。

【００２９】図１のキャッシュメモリ装置は仮想記憶方
式を適用するマルチプロセッサ構成の情報処理装置（マ
ルチプロセッサシステム）の各プロセッサ毎に設けられ
るもので、自プロセッサの演算制御部と主記憶装置（の
主記憶制御部）との間に位置するものである。

【００３０】図中、１は本キャッシュメモリ装置を利用
する演算制御部、２は演算制御部１から与えられるロー
ドリクエスト（主記憶読出し要求）またはストアリクエ
スト（主記憶書込み要求）を保持するためのリクエスト
レジスタである。このリクエスト中には、リクエストの
有無を示すＲビットと、リクエストアドレス（リクエス
ト仮想アドレス）ＶＡとが含まれる。

【００３１】３はリクエストレジスタ２中のリクエスト
仮想アドレス（ＶＡ）等によってアクセスされる小容量
の仮想キャッシュ（小容量仮想キャッシュ）である。こ
の小容量仮想キャッシュ３はダイレクトマッピング方式
を適用しているものとする。

【００３２】４はリクエストレジスタ２中のリクエスト
仮想アドレス（ＶＡ）を高速に物理アドレスに変換する
ためのＴＬＢ（Translation Look-aside Buffer ）、５
はＴＬＢ４によって変換された物理アドレス等によって
アクセスされる大容量の物理キャッシュ（大容量物理キ
ャッシュ）である。この大容量物理キャッシュ５は小容
量仮想キャッシュ３と同様にダイレクトマッピング方式
を適用しているものとする。大容量物理キャッシュ５の
各エントリには、そのエントリのデータを保持している
小容量仮想キャッシュ３内エントリを指定するポインタ
が付加されるようになっている。

【００３３】６はリクエストレジスタ２では処理できな
かったロードリクエスト（ブロックロードリクエストと
呼ぶ）を含むリクエスト情報を保持するための例えば２
エントリからなるブロックリードリクエストバッファ
（以下、ＢＲＲバッファと称する）である。ＢＲＲバッ
ファ６の各エントリ（エントリ０，１）に保持されるリ
クエスト情報は、リクエストの有無を示すＶｉビット、
ロード仮想アドレス（ロードリクエスト仮想アドレス）
ＶＡｉ、ロード物理アドレス（ロードリクエスト物理ア
ドレス）ＰＡｉ、およびポインタＰＴｉを持つ。

【００３４】７はＢＲＲバッファ６へのブロックリード
リクエスト格納を制御するブロックリードリクエスト受
付け制御回路（以下、ＢＲＲ受付け制御回路と称す
る）、８はＢＲＲバッファ６中のリクエストの処理を制
御するブロックリードリクエスト制御回路（以下、ＢＲ
Ｒ制御回路と称する）、９は主記憶インタフェース回路
である。主記憶インタフェース回路９は、本キャッシュ
メモリ装置と図示せぬ主記憶装置（の主記憶制御部）と
の間のデータ等の受渡し制御を司るものである。

【００３５】１１は他プロセッサからの主記憶更新要求
時に、そのアドレス（ライトアドレス）により大容量物
理キャッシュ５のヒットチェックを行って無効化すべき
キャッシュエントリを決定する無効化制御回路である。

【００３６】１２は無効化制御回路１１によって決定さ
れた無効化すべきキャッシュエントリを指定するアドレ
ス情報（無効化物理アドレス）を保持するための無効化
アドレスレジスタ（ＩＰＡ１）、１３は無効化アドレス
レジスタ１２の出力を次のサイクルで保持するためのた
めの無効化アドレスレジスタ（ＩＰＡ２）である。１４
は無効化される大容量物理キャッシュ５内エントリに付
されていたポインタを、無効化アドレスレジスタ１３と
同じタイミングで保持するための無効化エントリポイン
タレジスタ（ＩＰＴ２）である。

【００３７】１５は小容量仮想キャッシュ３からの読出
しデータまたは大容量物理キャッシュ５からの読出しデ
ータのいずれか一方をロードデータとして演算制御部１
に選択出力するためのセレクタである。セレクタ１５
は、通常状態では小容量仮想キャッシュ３側を選択し、
小容量仮想キャッシュ３がミスヒットとなった場合には
大容量物理キャッシュ５側を選択する。１６は大容量物
理キャッシュ５からの読出しデータ（ロードデータ）ま
たは主記憶インタフェース回路９を介して転送される主
記憶装置からのブロックリードデータ（ブロックデー
タ）のいずれか一方を選択するためのセレクタである。
セレクタ１６は通常状態ではロードデータを選択し、ブ
ロックリード時にはブロックデータを選択する。

【００３８】６１はリクエストレジスタ２中のリクエス
ト仮想アドレス（ＶＡ）を小容量仮想キャッシュ３およ
びＴＬＢ４に供給するための信号線、６２は小容量仮想
キャッシュ３にミスヒットしてＢＲＲバッファ６に保持
されたたロードリクエスト仮想アドレス（ＶＡｉ）を、
アップロード時等における小容量仮想キャッシュ３のア
ドレス指定用に、ＢＲＲ制御回路８から供給するための
信号線である。なお、アップロードとは、大容量物理キ
ャッシュ５のヒットデータを小容量仮想キャッシュ３に
ロードする処理をいう。

【００３９】６３はセレクタ１６の出力を小容量仮想キ
ャッシュ３および大容量物理キャッシュ５に供給するた
めの信号線、６４はロードリクエスト時に大容量物理キ
ャッシュ５の参照エントリから取出されてＢＲＲバッフ
ァ６に保持されたたポインタＰＴｉを、アップロード時
等における小容量仮想キャッシュ３内の無効化対象エン
トリ指定用に、ＢＲＲ制御回路８から供給するための信
号線である。６５は無効化エントリポインタレジスタ
（ＩＰＴ２）１４の出力を小容量仮想キャッシュ３に供
給するための信号線である。

【００４０】６６はＴＬＢ４によってアドレス変換され
てＢＲＲバッファ６に保持された物理アドレスＰＡｉ
を、大容量物理キャッシュ５のアドレス指定用に、ＢＲ
Ｒ制御回路８から供給するための信号線、６７は無効化
アドレスレジスタ（ＩＰＡ１）１２の出力を大容量物理
キャッシュ５および無効化アドレスレジスタ（ＩＰＡ
２）１３に供給するための信号線である。

【００４１】６８はＴＬＢ４によってアドレス変換され
てＢＲＲバッファ６に保持された物理アドレスＰＡｉ
を、大容量物理キャッシュ５の（ポインタ部５３のポイ
ンタ更新のための）エントリ指定用に、ＢＲＲ制御回路
８から供給するための信号線、６９はＢＲＲバッファ６
に保持されたロード仮想アドレスＶＡｉ（で指定される
小容量仮想キャッシュ３のエントリを示すポインタ）
を、対応する大容量物理キャッシュ５内エントリのポイ
ンタ更新用に、ＢＲＲ制御回路８から供給するための信
号線である。７０は無効化アドレスレジスタ（ＩＰＡ
２）１３の出力を、大容量物理キャッシュ５内の無効化
対象エントリ指定用に供給するための信号線である。

【００４２】７１は小容量仮想キャッシュ３から読出さ
れるデータをセレクタ１５に供給するための信号線、７
２はＴＬＢ４から読出される物理アドレスをＢＲＲ受付
け制御回路７に供給するための信号線である。７３は大
容量物理キャッシュ５から読出されるデータ（ロードデ
ータ）をセレクタ１５，１６に供給するための信号線、
７４は同キャッシュ５から読出されるポインタをＢＲＲ
受付け制御回路７および無効化エントリポインタレジス
タ（ＩＰＲＴ２）１４に供給するための信号線である。

【００４３】図２は小容量仮想キャッシュ３の構成を示
すブロック図である。小容量仮想キャッシュ３は、各エ
ントリにディレクトリ情報（仮想アドレスタグ）を保持
するためのディレクトリ部（仮想アドレスタグ部）３
１、データ（ブロックデータ）を保持するためのデータ
部３２、および該当エントリが有効であるか否かを示す
有効（バリッド）ビットを保持するための有効ビット部
（以下、Ｖビット部と称する）３３を有する。ディレク
トリ部３１およびデータ部３２は例えば共通のＲＡＭに
より構成され、Ｖビット部３３は別のＲＡＭにより構成
される。

【００４４】小容量仮想キャッシュ３は更に、信号線６
１，６２を介して供給されるアドレスのいずれか一つを
ディレクトリ部３１およびデータ部３２のエントリ指定
用に選択するセレクタ３４、および信号線６１，６２，
６４，６５を介して供給されるアドレスのいずれか一つ
をＶビット部３３のエントリ指定用に選択するセレクタ
３５を有する。

【００４５】図３はＴＬＢ４の構成を示すブロック図で
ある。ＴＬＢ４は、各エントリに仮想アドレスタグを保
持するための仮想アドレスタグ部４１、その仮想アドレ
スタグに対応する物理アドレスタグを保持するための物
理アドレスタグ部４２を有する。仮想アドレスタグ部４
１および物理アドレスタグ部４２は例えばＲＡＭにより
構成される。ＴＬＢ４は更に、信号線６１上のアドレス
（仮想アドレス）から仮想アドレスタグ部４１および物
理アドレスタグ部４２をアクセスするためのエントリア
ドレス（ＴＬＢアドレス）を例えばハッシュ法により生
成するためのＴＬＢアドレス生成回路（以下、ハッシュ
回路と称する）４３を有する。

【００４６】図４は大容量物理キャッシュ５の構成を示
すブロック図である。大容量物理キャッシュ５は、各エ
ントリにディレクトリ情報（物理アドレスタグ）を保持
するためのディレクトリ部（物理アドレスタグ部）５
１、データ（ブロックデータ）を保持するためのデータ
部５２、および同データ部５２の該当エントリのデータ
を保持している小容量仮想キャッシュ３内エントリを指
定するポインタを保持するためのポインタ部５３を有す
る。大容量物理キャッシュ５はまた、同キャッシュ５
（のディレクトリ部５１、データ部５２およびポインタ
部５３）の各エントリが有効であるか否かを示すための
Ｖビット部５４を有する。ディレクトリ部５１、データ
部５２およびポインタ部５３は例えば共通のＲＡＭによ
り構成され、Ｖビット部５４は別のＲＡＭにより構成さ
れる。

【００４７】大容量物理キャッシュ５は更に、信号線６
６〜６８を介して供給されるアドレスのいずれか一つを
ディレクトリ部５１、データ部５２およびポインタ部５
３のエントリ指定用に選択するセレクタ５５、および信
号線６６，６８，７０を介して供給されるアドレスのい
ずれか一つをＶビット部５４のエントリ指定用に選択す
るセレクタ５６を有する。

【００４８】なお、図では、小容量仮想キャッシュ３、
ＴＬＢ４および大容量物理キャッシュ５に設けられ、そ
れぞれのヒットチェックを行うヒットチェック回路は省
略されている。

【００４９】また本実施例では、小容量仮想キャッシュ
３および大容量物理キャッシュ５に保持されるデータ
は、命令（命令データ）およびオペランド（オペランド
データ）など種類によらないものとするが、仮想キャッ
シュと物理キャッシュのそれぞれについて、命令キャッ
シュとオペランドキャッシュのように、用途別に用意す
ることも可能である。次に、本実施例装置の基本的な動
作を、演算制御部からの主記憶読出し要求（ロードリク
エスト）の場合を例に説明する。

【００５０】（１）第１サイクル まず、演算制御部からロードリクエストが発行される
と、そのロードリクエスト（Ｒ＋ＶＡ）がリクエストレ
ジスタ２に保持される。

【００５１】（２）第２サイクル リクエストレジスタ２にロードリクエストが保持される
と、同リクエスト中のロードリクエストアドレス（ロー
ドリクエスト仮想アドレス）ＶＡが信号線６１を介して
小容量仮想キャッシュ３に供給されてセレクタ３４，３
５により選択され、同アドレスＶＡの所定フィールド
（ここでは、ＶＡ中の仮想ページアドレスの下位ｐビッ
トとページ内オフセットの上位ｒビットからなるｐ＋ｒ
ビット）で指定される小容量仮想キャッシュ３の（ディ
レクトリ部３１、データ部３２およびＶビット部３３
の）エントリがリードアクセス（参照）される。

【００５２】そして、リードアクセスされた小容量仮想
キャッシュ３内エントリの示す仮想アドレスタグ（ディ
レクトリ部３１の内容）とロードリクエスト仮想アドレ
ス（ロード仮想アドレス）ＶＡの所定フィールド（仮想
アドレスタグ相当部分）とが、図示せぬヒットチェック
回路によって比較され、ヒットチェックが行われる。

【００５３】一方、信号線６１上のロード仮想アドレス
ＶＡはＴＬＢ４のハッシュ回路４３にも供給されて、同
ハッシュ回路４３によりＴＬＢ４のエントリアドレスが
生成され、同アドレスＶＡで指定されるＴＬＢ４の（仮
想アドレスタグ部４１および物理アドレスタグ部４２
の）エントリが（小容量仮想キャッシュ３のアクセスと
並行して）リードアクセスされる。

【００５４】そして、リードアクセスされたＴＬＢ４内
エントリの示す仮想アドレスタグ（仮想アドレスタグ部
４１の内容）とロード仮想アドレスＶＡの所定フィール
ド（仮想アドレスタグ相当部分）とが、図示せぬヒット
チェック回路によって比較され、ヒットチェックが行わ
れる。

【００５５】ＴＬＢ４でのヒットチェックの結果ヒット
が検出された場合には、信号線６１からのロード仮想ア
ドレスＶＡが、リードアクセスされたＴＬＢ４内エント
リの示す物理アドレスタグ（物理アドレスタグ部４２の
内容）を持つ物理アドレスに変換される。

【００５６】この変換後の物理アドレスは信号線７２を
介してＢＲＲ受付け制御回路７に供給され、本サイクル
（第２サイクル）終了時に、同制御回路７によりロード
物理アドレスＰＡｉとしてＢＲＲバッファ６に保持され
る。同時に、リクエストレジスタ２に保持されているロ
ードリクエスト中のＲビット，ロード仮想アドレスＶＡ
も、Ｖｉ，ＶＡｉとして、上記のＰＡｉと対になるよう
にＢＲＲバッファ６に保持される。

【００５７】なお、ＴＬＢ４にミスヒットした場合に
は、周知のように主記憶に置かれているアドレス変換テ
ーブルを用いたアドレス変換が必要となるが、本発明に
直接関係しないので説明を省略する。

【００５８】さて、小容量仮想キャッシュ３がリードア
クセスされた場合、同キャッシュ３のデータ部３２の該
当エントリの保持データは信号線７１上に読出される。
セレクタ１５は、小容量仮想キャッシュ３でキャッシュ
ヒットが検出された場合には、信号線７１上のデータ、
即ち小容量仮想キャッシュ３（のデータ部３２）のヒッ
トデータを選択する。このセレクタ１５によって選択さ
れた信号線７１上のヒットデータは、ロードリクエスト
に対するロードデータとしてロードリクエスト元の演算
制御部１に渡される。

【００５９】この時点で、ロードリクエスト処理は完了
するので、次の第３サイクルでの大容量物理キャッシュ
５のアクセスは必要ない。また、本サイクル（第２サイ
クル）で演算制御部から次のロードリクエストが発行さ
れているならば、同リクエストが本サイクルの終了時に
リクエストレジスタ２に保持される。

【００６０】（３）第３サイクル もし、先の第２サイクルで小容量仮想キャッシュ３がミ
スヒットとなった場合には、ＢＲＲバッファ６に保持さ
れたロード物理アドレスＰＡｉがＢＲＲ制御回路８によ
って取出され、信号線６６を介して大容量物理キャッシ
ュ５に供給される。この信号線６６上のロード物理アド
レスＰＡｉは大容量物理キャッシュ５内のセレクタ５
５，５６により選択され、同アドレスＰＡｉの所定フィ
ールド（ここでは、ＰＡｉ中の物理ページアドレスの下
位ｑビットとページ内オフセットの上位ｒビットからな
るｑ＋ｒビット、但しｑ＞ｐ）で指定される大容量物理
キャッシュ５の（ディレクトリ部５１、データ部５２、
ポインタ部５３およびＶビット部５４の）エントリがリ
ードアクセス（参照）される。

【００６１】そして、リードアクセスされた大容量物理
キャッシュ５内エントリの示す物理アドレスタグ（ディ
レクトリ部５１の内容）とロード物理アドレスＰＡｉの
所定フィールド（物理アドレスタグ相当部分）とが、図
示せぬヒットチェック回路によって比較され、ヒットチ
ェックが行われる。

【００６２】さて、大容量物理キャッシュ５がリードア
クセスされた場合、同キャッシュ５のデータ部３２の該
当エントリに保持されているデータは信号線７３上に読
出され、ポインタ部５３の該当エントリに保持されてい
るポインタは信号線７４上に読出される。

【００６３】信号線７４上に読出された大容量物理キャ
ッシュ５（のポインタ部５３）からのポインタはＢＲＲ
受付け制御回路７に供給され、本サイクル（第３サイク
ル）の終了時に、ＰＴｉとして、先のＶｉ，ＶＡｉ，Ｐ
Ａｉと対になるようにＢＲＲバッファ６に保持される。

【００６４】一方、信号線７３上に読出された大容量物
理キャッシュ５（のデータ部５２）からのデータはセレ
クタ１５，１６に供給される。セレクタ１５は小容量仮
想キャッシュ３でミスヒットが検出された場合に、セレ
クタ１６は大容量物理キャッシュ５でミスヒットが検出
されない通常状態において、いずれも信号線７３上のデ
ータ、即ち大容量物理キャッシュ５（のデータ部５２）
からの読出しデータを選択する。したがって、小容量仮
想キャッシュ３でミスヒットとなり、大容量物理キャッ
シュ５でヒットとなった場合には、セレクタ１５，１６
により、いずれも大容量物理キャッシュ５からの読出し
データ、即ち大容量物理キャッシュ５のヒットデータが
選択される。

【００６５】セレクタ１５によって選択された信号線７
３上のヒットデータは、ロードリクエストに対するロー
ドデータとしてロードリクエスト元の演算制御部１に供
給される。また、セレクタ１６によって選択された同じ
信号線７３上のヒットデータは、信号線６３を介して小
容量仮想キャッシュ３に供給される。同時に、（本サイ
クルにおいて大容量物理キャッシュ５にヒットした）ロ
ード物理アドレスＰＡｉと対をなしてＢＲＲバッファ６
に保持されているロード仮想アドレスＶＡｉが、ＢＲＲ
制御回路８によって信号線６２上に取出され、小容量仮
想キャッシュ３に供給される。

【００６６】小容量仮想キャッシュ３では、信号線６２
を介して供給されたロード仮想アドレスＶＡｉが、ＢＲ
Ｒ制御回路８の制御のもとでセレクタ３４，３５により
選択され、同アドレスＶＡｉの所定フィールドで指定さ
れる小容量仮想キャッシュ３の（ディレクトリ部３１、
データ部３２およびＶビット部３３の）エントリがライ
トアクセスされる。

【００６７】これにより、小容量仮想キャッシュ３のデ
ータ部３２の指定エントリには、セレクタ１６によって
信号線６３上に選択出力されたデータ、即ち（ＶＡｉと
対をなすＰＡｉによる）大容量物理キャッシュ５のヒッ
トデータが書込まれる（ロード）される。同時に、小容
量仮想キャッシュ３のディレクトリ部３１の指定エント
リには、（セレクタ３４の選択対象となった）信号線６
２上のロード仮想アドレスＶＡｉの所定フィールド（仮
想アドレスタグ相当部分）が書込まれ、小容量仮想キャ
ッシュ３のＶビット部３３の指定エントリには、アクテ
ィブなＶビットが書込まれる。なお、このＶビットはＢ
ＲＲ制御回路８から供給されるものとする。以上の大容
量物理キャッシュ５から小容量仮想キャッシュ３へのロ
ード処理を、アップロード処理と呼ぶ。

【００６８】これに対して、大容量物理キャッシュ５で
もミスヒットとなった場合には、大容量物理キャッシュ
５から小容量仮想キャッシュ３へのアップロード処理は
行われず、次のサイクル（第４サイクル）以降でブロッ
クリードリクエストを伴うブロックリード処理が行われ
る。

【００６９】（４）第４サイクル さて、先の第３サイクルでアップロード処理が行われた
場合、本サイクル（第４サイクル）では、アップロード
時のロード仮想アドレスＶＡｉおよびロード物理アドレ
スＰＡｉと対をなしてＢＲＲバッファ６に保持されてい
るポインタＰＴｉ（即ちＰＡｉの指定する大容量物理キ
ャッシュ５のポインタ部５３のヒットエントリから読出
されたポインタ）が、ＢＲＲ制御回路８によって信号線
６４上に取出され、小容量仮想キャッシュ３に供給され
る。

【００７０】同時に、ポインタＰＴｉと対をなすロード
仮想アドレスＶＡｉ中の小容量仮想キャッシュ３内エン
トリ指定部分（ＶＡｉ中の仮想ページアドレスの下位ｐ
ビットとページ内オフセットの上位ｒビットからなるｐ
＋ｒビット）が信号線６９上に、同じくロード物理アド
レスＰＡｉが信号線６８上に、それぞれＢＲＲ制御回路
８によってＢＲＲバッファ６から取出され、大容量物理
キャッシュ５に供給される。

【００７１】小容量仮想キャッシュ３では、信号線６４
を介して供給されたポインタＰＴｉが、ＢＲＲ制御回路
８の制御のもとでセレクタ３５により選択され、同ポイ
ンタＰＴｉの指定する小容量仮想キャッシュ３のＶビッ
ト部３３のエントリがライトアクセスされる。

【００７２】これにより、Ｖビット部３３の指定エント
リにインアクティブなＶビットが書込まれ、ＰＴｉ（即
ち小容量仮想キャッシュ３へアップロードデータを供給
した大容量物理キャッシュ５内ヒットエントリに付され
ていたポインタ）によって指定される小容量仮想キャッ
シュ３内エントリ（即ち、そのヒットエントリと同じデ
ータを保持していた小容量仮想キャッシュ３内エント
リ）が無効化される。なお、上記のＶビットはＢＲＲ制
御回路８から供給されるものとする。

【００７３】これと並行して、大容量物理キャッシュ５
では、信号線６８を介して供給されたロード物理アドレ
スＰＡｉが、ＢＲＲ制御回路８の制御のもとでセレクタ
５５により選択され、同アドレスＰＡｉの所定フィール
ドで指定される大容量物理キャッシュ５のエントリがラ
イトアクセスされる。

【００７４】これにより、大容量物理キャッシュ５のポ
インタ部５３の指定エントリ（ヒットエントリ）には、
信号線６９を介して供給されるロード仮想アドレスＶＡ
ｉ中の小容量仮想キャッシュ３内エントリ指定部分（即
ち、ＶＡｉ中の仮想ページアドレスの下位ｐビットとペ
ージ内オフセットの上位ｒビットからなるｐ＋ｒビッ
ト）が、アップロード先の小容量仮想キャッシュ３内エ
ントリを指定するポインタとして書込まれる。即ち、大
容量物理キャッシュ５のヒットエントリのポインタが、
アップロード先の小容量仮想キャッシュ３内エントリを
指すように更新される。

【００７５】ここで、大容量物理キャッシュ５内のディ
レクトリ部５１、データ部５２およびポインタ部５３は
共通のＲＡＭにより構成されているため、ディレクトリ
部５１およびデータ部５２もポインタ部５３と同時にラ
イトアクセスされる。したがって、ポインタ部５３への
ポインタ書込み時には、ディレクトリ部５１およびデー
タ部５２の対応エントリの各内容と同一の情報を、それ
ぞれディレクトリ部５１およびデータ部５２に供給する
必要がある。勿論、ディレクトリ部５１、データ部５２
およびポインタ部５３をそれぞれ独立のＲＡＭで構成す
るな場合には、ポインタ部５３だけを書込み可状態とす
ればよい。

【００７６】以上のアップロード処理の結果、最も最近
に参照されたデータを含むブロックが、高速アクセス可
能な小容量仮想キャッシュ３に保持される。この結果、
次に同じブロックアドレス（ラインアドレス）のロード
リクエストが出された場合には、要求データを高速にア
クセスできる。しかも、このようなロードリクエストが
続けて出される確率は高いので、即ちアップロードされ
たブロック（最も最近に参照されたデータを含むブロッ
ク）中のデータが続けて参照される確率は高いので、ア
ップロードの効果は極めて大きい。

【００７７】以上に述べた演算制御部１からのロードリ
クエストに対してアップロード処理が行われた場合の一
連の動作を、図５のタイミングチャートに整理して示
す。図中のＴi は、上記の説明における第ｉサイクルに
相当する。

【００７８】なお本実施例では、説明を簡略化するため
に、小容量仮想キャッシュ３および大容量物理キャッシ
ュ５がダイレクトマッピング方式を適用しているものと
して説明しているが、セットアソシアティブ方式を適用
している場合には、ＶＡｉによって指定される各セット
（ｗａｙ）の同一ラインのエントリのうちの１エント
リ、例えば最も以前に参照されたエントリを対象にアッ
プロード処理を行えばよい。この場合、大容量物理キャ
ッシュ５のポインタ部５３の各エントリには、対応する
データ部５２内エントリの保持データと同一のデータが
保持されている小容量仮想キャッシュ３内エントリと、
そのエントリが属するセット（ｗａｙ）とを指定するポ
インタを保持する必要がある。

【００７９】また本実施例では、ロードリクエストに対
して（小容量仮想キャッシュ３および大容量物理キャッ
シュ５のうちの）大容量物理キャッシュ５だけがヒット
した場合に上記のアップロード処理が行われるものとし
て説明しているが、制御を簡略化するために、大容量物
理キャッシュ５がヒットしたならば、たとえ小容量仮想
キャッシュ３でヒットしていてもアップロード処理が行
われる構成とすることも可能である。

【００８０】次に、演算制御部１からのロードリクエス
トに対して、大容量物理キャッシュ５においてミスヒッ
トとなり、ブロックリード処理が行われる場合の動作
を、上記第４サイクルから説明する。

【００８１】大容量物理キャッシュ５がミスヒットした
ことが第３サイクルで検出された場合（このとき、小容
量仮想キャッシュ３は第２サイクルでミスヒットしてい
る）には、次の第４サイクルでは、ブロックデータの登
録先とする大容量物理キャッシュ５内エントリ（即ち、
大容量物理キャッシュ５内の置換え対象エントリ）に保
持されているポインタの指定する小容量仮想キャッシュ
３内エントリを無効化する処理が次のように行われる。

【００８２】まず、ダイレクトマッピング方式を適用す
る本実施例では、大容量物理キャッシュ５内の置換え対
象エントリは、ミスヒットとなった大容量物理キャッシ
ュ５内の唯一のエントリに一致する。そこで本実施例で
は、アップロード時のロード仮想アドレスＶＡｉおよび
ロード物理アドレスＰＡｉと対をなしてＢＲＲバッファ
６に保持されているポインタＰＴｉ（ＰＡｉの所定フィ
ールドで指定される大容量物理キャッシュ５のミスヒッ
トエントリから読出されたポインタ）が、ＢＲＲ制御回
路８によって信号線６４上に取出され、小容量仮想キャ
ッシュ３に供給される。

【００８３】小容量仮想キャッシュ３では、信号線６４
を介して供給されたポインタＰＴｉが、ＢＲＲ制御回路
８の制御のもとでセレクタ３５により選択され、同ポイ
ンタＰＴｉの指定する小容量仮想キャッシュ３のＶビッ
ト部３３のエントリがライトアクセスされる。

【００８４】これにより、Ｖビット部３３の指定エント
リにインアクティブなＶビットが書込まれ、ＰＴｉ（即
ち大容量物理キャッシュ５内置換対象エントリに付され
ていたポインタ）によって指定される小容量仮想キャッ
シュ３内エントリが無効化される。

【００８５】一方、ＢＲＲ制御回路８は、以上のＰＴｉ
を用いた無効化処理と並行して、このＰＴｉと対をなす
ロード物理アドレスＰＡｉをＢＲＲバッファ６から取出
し、同ＰＡｉを含むブロックリードリクエストを発行す
る。このブロックリードリクエストは主記憶インタフェ
ース回路９を介して主記憶制御部（図示せず）に転送さ
れる。

【００８６】主記憶制御部は、（キャッシュメモリ装置
の）ＢＲＲ制御回路８からのブロックリードリクエスト
に応じて主記憶装置をアクセスし、要求されたブロック
データを読出す。このブロックデータは、主記憶インタ
フェース回路９を介してキャッシュメモリ装置のセレク
タ１６に転送される。

【００８７】ＢＲＲ制御回路８は、第（ｎ−１）サイク
ルにおいて主記憶制御部から主記憶インタフェース回路
９を介してブロックデータが返されると、次の第ｎサイ
クルにおいて同データを選択するようにセレクタ１６を
制御する。これにより、主記憶制御部から転送されたブ
ロックデータは、セレクタ１６によって信号線６３上に
選択出力され、小容量仮想キャッシュ３および大容量物
理キャッシュ５に供給される。

【００８８】また第ｎサイクルにおいて、ＢＲＲ制御回
路８は、大容量物理キャッシュ５にミスヒットしたロー
ド物理アドレスＰＡｉと対をなしてＢＲＲバッファ６に
保持されているロード仮想アドレスＶＡｉを信号線６２
上に取出し、小容量仮想キャッシュ３に供給する。また
ＢＲＲ制御回路８は、上記ロード物理アドレスＰＡｉを
信号線６８上に、このＰＡｉと対をなすロード仮想アド
レスＶＡｉ中の小容量仮想キャッシュ３内エントリ指定
部分（ＶＡｉ中の仮想ページアドレスの下位ｐビットと
ページ内オフセットの上位ｒビットからなるｐ＋ｒビッ
ト）を信号線６９上に、いずれもＢＲＲバッファ６から
取出し、大容量物理キャッシュ５に供給する。

【００８９】そしてＢＲＲ制御回路８は、小容量仮想キ
ャッシュ３のＶビット部３３と大容量物理キャッシュ５
のＶビット部５４に、アクティブなＶビットを供給し、
小容量仮想キャッシュ３のディレクトリ部３１、データ
部３２およびＶビット部３３と、大容量物理キャッシュ
５のディレクトリ部５１、データ部５２、ポインタ部５
３およびＶビット部５４を書込み可状態とする。

【００９０】しかして小容量仮想キャッシュ３では、信
号線６２を介して供給されたロード仮想アドレスＶＡｉ
が、ＢＲＲ制御回路８の制御のもとでセレクタ３４，３
５により選択され、同アドレスＶＡｉの所定フィールド
で指定される小容量仮想キャッシュ３の（ディレクトリ
部３１、データ部３２およびＶビット部３３の）エント
リがライトアクセスされる。

【００９１】これにより、小容量仮想キャッシュ３のデ
ータ部３２の指定エントリには、セレクタ１６によって
信号線６３上に選択出力されたデータ、即ち主記憶制御
部からのブロックデータが書込まれる。同時に、小容量
仮想キャッシュ３のディレクトリ部３１の指定エントリ
には、（セレクタ３４の選択対象となった）信号線６２
上のロード仮想アドレスＶＡｉの所定フィールド（仮想
アドレスタグ相当部分）が書込まれ、小容量仮想キャッ
シュ３のＶビット部３３の指定エントリには、アクティ
ブなＶビットが書込まれる。

【００９２】一方、大容量物理キャッシュ５では、信号
線６８を介して供給されたロード物理アドレスＰＡｉ
が、ＢＲＲ制御回路８の制御のもとでセレクタ５５，５
６により選択され、同アドレスＰＡｉの所定フィールド
で指定される大容量物理キャッシュ５の（ディレクトリ
部５１、データ部５２、ポインタ部５３およびＶビット
部５４の）エントリがライトアクセスされる。

【００９３】これにより、大容量物理キャッシュ５のデ
ータ部５２の指定エントリには、セレクタ１６によって
信号線６３上に選択出力された主記憶制御部からのブロ
ックデータが書込まれる。同時に、大容量物理キャッシ
ュ５のディレクトリ部５１の指定エントリには、（セレ
クタ５５の選択対象となった）信号線６８上のロード物
理アドレスＰＡｉの所定フィールド（物理アドレスタグ
相当部分）が書込まれる。また、大容量物理キャッシュ
５のポインタ部５３の指定エントリには、信号線６９を
介して供給されたＶＡｉ中の小容量仮想キャッシュ３内
エントリ指定部分が、小容量仮想キャッシュ３における
ブロックデータ登録先エントリ（置換え対象エントリ）
を示す新ポインタとして書込まれる。また、大容量物理
キャッシュ５のＶビット部５４の指定エントリには、ア
クティブなＶビットが書込まれる。

【００９４】以上に述べたブロックリード処理の一連の
動作を、図６のタイミングチャートに整理して示す。図
中のＴi が上記説明における第ｉサイクルに相当する点
は図５と同様である。

【００９５】なお、小容量仮想キャッシュ３および大容
量物理キャッシュ５がセットアソシアティブ方式を適用
している場合には、大容量物理キャッシュ５について
は、ＰＡｉ（の指定フィールド）によって指定される各
セット（ｗａｙ）の同一ラインのエントリのうちの１エ
ントリ、例えば最も以前に参照されたエントリを置換え
対象エントリとして、ブロックデータの登録処理を行え
ばよい。同様に、小容量仮想キャッシュ３については、
ＶＡｉ（の所定フィールド）によって指定される各セッ
ト（ｗａｙ）の同一ラインのエントリのうちの１エント
リ、例えば最も以前に参照されたエントリを置換え対象
エントリとして、ブロックデータの登録処理を行えばよ
い。

【００９６】次に、他プロセッサからの主記憶更新時に
おける主記憶とキャッシュとの一致化のためのエントリ
無効化処理について説明する。まず、図１のキャッシュ
メモリ装置の無効化制御回路１１は、他プロセッサから
主記憶装置（の主記憶制御部）に出される主記憶更新要
求を監視している。もし、他プロセッサから主記憶更新
要求が出された場合には、無効化制御回路１１は他プロ
セッサからの主記憶ライトアドレス（物理アドレス）が
大容量物理キャッシュ５にヒットしているか否か（即ち
主記憶ライトアドレスの指定するデータが大容量物理キ
ャッシュ５の対応エントリに存在するか否か）を調べ
る。これは、ＴＬＢ４によって変換された物理アドレス
を用いた大容量物理キャッシュ５内エントリの参照時と
同様に、例えば主記憶ライトアドレスを信号線６６に送
出してセレクタ５５，５６により選択させることで実現
できる。

【００９７】無効化制御回路１１は、他プロセッサから
の主記憶ライトアドレスが大容量物理キャッシュ５にヒ
ットしたことを検出した場合、以下に述べる無効化処理
（キャッシュ一致化処理）を３サイクルで実行する。

【００９８】（１）第１サイクル 無効化制御回路１１は上記のキャッシュヒットを検出す
ると、ヒットした主記憶ライトアドレスを無効化物理ア
ドレスとして、そのサイクル（第１サイクル）の終了時
に無効化アドレスレジスタ（ＩＰＡ１）１２に保持す
る。

【００９９】（２）第２サイクル 第２サイクルでは、無効化アドレスレジスタ１２に保持
された無効化物理アドレス（ＩＰＡ１）が信号線６７を
介して大容量物理キャッシュ５に供給され、セレクタ５
５，５６により選択される。これにより、無効化物理ア
ドレス（ＩＰＡ１）の所定フィールドで指定される大容
量物理キャッシュ５の（ディレクトリ部５１、データ部
５２、ポインタ部５３およびＶビット部５４の）エント
リがリードアクセスされる。

【０１００】大容量物理キャッシュ５がリードアクセス
されると、同キャッシュ５のポインタ部５３の該当エン
トリに保持されているポインタが信号線７４上に読出さ
れ、無効化制御回路１１の制御により本サイクル（第２
サイクル）の終了時に、無効化エントリポインタレジス
タ（ＩＰＴ２）１４に保持される。同時に、無効化アド
レスレジスタ１２に保持されている無効化物理アドレス
（ＩＰＡ１）が無効化アドレスレジスタ（ＩＰＡ２）１
３に移動保持される。

【０１０１】（３）第３サイクル 第３サイクルでは、無効化エントリポインタレジスタ１
４に保持されているポインタ（ＩＰＴ２）が信号線６５
を介して小容量仮想キャッシュ３に供給され、セレクタ
３５により選択される。そして、このポインタ（ＩＰＴ
２）で指定される小容量仮想キャッシュ３のＶビット部
３３のエントリが、無効化制御回路１１の制御のもとで
ライトアクセスされ、同エントリにインアクティブなＶ
ビットが書込まれる。これにより、他プロセッサからの
主記憶ライトアドレスによってヒットした大容量物理キ
ャッシュ５内エントリと同じデータを保持していた小容
量仮想キャッシュ３内エントリが無効化される。

【０１０２】一方、無効化アドレスレジスタ１３に保持
されている無効化物理アドレス（ＩＰＡ２）は信号線７
０を介して大容量物理キャッシュ５に供給され、セレク
タ５６によって選択される。そして、この無効化物理ア
ドレス（ＩＰＡ２）で指定される大容量物理キャッシュ
５のＶビット部５４のエントリが、無効化制御回路１１
の制御のもとでライトアクセスされ、同エントリにイン
アクティブなＶビットが書込まれる。これにより、他プ
ロセッサからの主記憶ライトアドレスによってヒットし
た大容量物理キャッシュ５内エントリが無効化される。

【０１０３】このように本実施例では、他プロセッサか
らの主記憶更新要求を検出すると、その要求に伴う他プ
ロセッサからの主記憶ライトアドレス（物理アドレス）
によって大容量物理キャッシュ５のヒットチェックを行
い、同キャッシュ５がヒットしていた場合には、そのヒ
ットエントリを無効化するようにしている。また、その
ヒットエントリに保持されているポインタをもとに、同
ポインタの指定する小容量仮想キャッシュ３内エントリ
も自動的に無効化するようにしている。

【０１０４】以上の無効化方式によれば、他プロセッサ
からの主記憶ライトアドレスをＩＴＢ等により仮想アド
レスに逆変換して小容量仮想キャッシュ３のヒットチェ
ックを行う必要がなく、極めて簡単に且つ高速に無効化
処理が行える。

【０１０５】以上に述べた無効化処理の一連の動作を、
図７のタイミングチャートに整理して示す。図中のＴi
が上記説明における第ｉサイクルに相当する点は図５，
図６と同様である。

【０１０６】なお、本実施例では、小容量仮想キャッシ
ュ３がダイレクトマッピング方式を適用しているものと
して説明しているが、セットアソシアティブ方式を適用
している場合にも同様に無効化処理が行える。

【０１０７】最後に、演算制御部からの書込み要求（ス
トアリクエスト）時の動作を簡単に説明する。まず、小
容量仮想キャッシュ３および大容量物理キャッシュ５が
いずれもミスヒットとなった場合には、主記憶更新だけ
が行われる。

【０１０８】次に、大容量物理キャッシュ５がヒットし
た場合には、そのヒットエントリのデータ部が更新され
る。もし、主記憶更新方式としてライトスルー方式を適
用しているならば、主記憶も更新される。これに対して
ライトバック方式を適用しているならば、主記憶更新に
代えて、ヒットエントリの所定フィールドに主記憶更新
未完了フラグが立てられる。

【０１０９】このとき、小容量仮想キャッシュ３につい
ては、ヒット／ミスヒットに無関係に、大容量物理キャ
ッシュ５のヒットエントリに保持されているポインタの
指定する小容量仮想キャッシュ３内エントリが無効化さ
れる。

【０１１０】なお、前記実施例では、大容量物理キャッ
シュ５のポインタ部５３の各エントリに保持されるポイ
ンタが、小容量仮想キャッシュ３内エントリを直接示す
ものとして説明したが、これに限るものではない。例え
ば、小容量仮想キャッシュ３内エントリを指定するｐ＋
ｒビットのエントリアドレスの下位のｒビット（ページ
内オフセットの上位ｒビット）をポインタとして用い、
小容量仮想キャッシュ３内エントリを無効化する際に
は、このｒビットポインタの上位側に仮想アドレスＶＡ
ｉ中の仮想ページアドレスの下位ｒビットを連結して無
効化対象エントリを指定するようにしてもよい。この場
合、ポインタ部５３のサイズを小さくすることができ
る。

【０１１１】

【発明の効果】以上詳述したようにこの発明によれば、
小容量仮想キャッシュと大容量物理キャッシュとを設け
て並行動作させると共に、小容量仮想キャッシュには大
容量物理キャッシュに保持されているデータの一部だけ
が保持される構成としたので、小容量仮想キャッシュ中
に目的データが保持されていれば（小容量仮想キャッシ
ュでヒットすれば）、大容量物理キャッシュ中にもその
データは必ず存在することになり、小容量仮想キャッシ
ュで決まる高速アクセス性能を持ちながら、実質的なキ
ャッシュ容量を大容量物理キャッシュの容量と等しくす
ることができ、高速アクセスが行えて、ヒット率も高い
キャッシュメモリ装置が実現できる。

【０１１２】また、この発明によれば、小容量仮想キャ
ッシュのエントリのデータは必ず大容量物理キャッシュ
中に存在し、且つ大容量物理キャッシュのエントリに
は、そのエントリと同一のデータが保持されている小容
量仮想キャッシュのエントリを指すポインタが付されて
いることから、他プロセッサによる主記憶更新時には、
他プロセッサからのライトアドレス（物理アドレス）を
そのまま用いて物理キャッシュをアクセスしてヒットチ
ェックを行い、ヒットが検出されたならば、そのヒット
エントリを無効化すると共に、同エントリに付されてい
るポインタの指定する仮想キャッシュ内エントリを無効
化すればよく、高速化のために仮想キャッシュだけの構
成とする従来方式と異なり、他プロセッサからのライト
アドレスを仮想アドレスに逆変換して仮想キャッシュで
のヒットチェックを行う必要がないため、無効化処理
（キャッシュ一致化処理）が極めて高速に行え、しかも
逆変換バッファ（ＩＴＢ）等のハードウェアが不要とな
る。

【図面の簡単な説明】

【図１】この発明の一実施例に係るキャッシュメモリ装
置の構成を示すブロック図。

【図２】図１に示す小容量仮想キャッシュ３の構成を示
すブロック図。

【図３】図１に示すＴＬＢ４の構成を示すブロック図。

【図４】図１に示す大容量物理キャッシュ５の構成を示
すブロック図。

【図５】同実施例におけるアップロード処理を説明する
ためのタイミングチャート。

【図６】同実施例におけるブロックリード処理を説明す
るためのタイミングチャート。

【図７】同実施例における無効化処理を説明するための
タイミングチャート。

【符号の説明】

１…演算制御部、２…リクエストレジスタ、３…小容量
仮想キャッシュ、４…ＴＬＢ、５…大容量物理キャッシ
ュ、６…ＢＲＲバッファ（ブロックリードリクエストバ
ッファ）、８…ＢＲＲ制御回路（プロリードリクエスト
制御回路）、９…主記憶インタフェース回路、１１…無
効化制御回路、１２，１３…無効化アドレスレジスタ、
１４…無効化エントリポインタレジスタ、１５，１６，
３４，３５，５５，５６…セレクタ、３１，５１…ディ
レクトリ部、３２，５２…データ部、３３，５４…Ｖビ
ット部、５３…ポインタ部。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 仮想記憶方式を適用するマルチプロセッ
   サ構成の情報処理装置の各プロセッサに備えられるキャ
   ッシュメモリ装置において、 仮想アドレスによりアクセス可能な小容量の仮想キャッ
   シュと、 この仮想キャッシュと並行して動作し、仮想アドレスを
   アドレス変換して得られた物理アドレスによりアクセス
   可能な大容量の物理キャッシュであって、各エントリ毎
   にそのエントリのデータを保持している上記仮想キャッ
   シュ内エントリを指定するポインタを保持するためのポ
   インタ部を持つ物理キャッシュと、 この物理キャッシュに保持されているデータの一部だけ
   が、上記仮想キャッシュに保持されるように制御する制
   御手段であって、上記物理キャッシュ内エントリの無効
   化時には、そのエントリに対応する上記ポインタ部に保
   持されているポインタの指定する上記仮想キャッシュ内
   エントリも無効化されるように制御する制御手段と、 上記仮想キャッシュから読出されるデータまたは上記物
   理キャッシュから読出されるデータのいずれか一方を選
   択してアクセス要求元に出力するための選択回路と、 を具備することを特徴とするキャッシュメモリ装置。
2. 【請求項２】 上記制御手段は、読出しアクセス要求に
   対し、少なくとも、上記物理キャッシュだけがヒットし
   た場合には、そのヒットエントリからの読出しデータを
   上記仮想キャッシュに登録すると共に、そのヒットエン
   トリに対応する上記ポインタ部に保持されているポイン
   タの指定する上記仮想キャッシュ内エントリを無効化
   し、且つ同ポインタを上記仮想キャッシュのデータ登録
   先エントリを指すように更新することを特徴とする請求
   項１記載のキャッシュメモリ装置。
3. 【請求項３】 上記制御手段は、上記物理キャッシュが
   ミスヒットしたためにブロックリードを行ってそのブロ
   ックデータを同キャッシュに登録する際には、同キャッ
   シュ内のデータ登録先エントリに対応する上記ポインタ
   部に保持されているポインタの指定する上記仮想キャッ
   シュ内エントリを無効化すると共に、同ポインタを上記
   仮想キャッシュ内のデータ登録先とするエントリを指す
   ように更新し、このエントリにも上記ブロックデータを
   登録するようにしたことを特徴とする請求項２記載のキ
   ャッシュメモリ装置。
4. 【請求項４】 上記制御手段は、書込みアクセス要求に
   対して上記物理キャッシュがヒットした場合には、その
   ヒットエントリに対応する上記ポインタ部に保持されて
   いるポインタの指定する上記仮想キャッシュ内エントリ
   を無効化するようにしたことを特徴とする請求項３記載
   のキャッシュメモリ装置。
5. 【請求項５】 上記制御手段は、他プロセッサからの主
   記憶更新要求に対して上記物理キャッシュがヒットした
   場合には、そのヒットエントリ、および同エントリに対
   応する上記ポインタ部に保持されているポインタの指定
   する上記仮想キャッシュ内エントリを無効化するように
   したことを特徴とする請求項４記載のキャッシュメモリ
   装置。
6. 【請求項６】 上記選択回路は、通常は上記仮想キャッ
   シュ側を選択し、上記仮想キャッシュがミスヒットした
   場合には上記物理キャッシュ側を選択することを特徴と
   する請求項５記載のキャッシュメモリ装置。