JPH0535589A - キヤツシユメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】高速小容量キャッシュの持つヒット時の高速ア
クセス性能と低速大容量キャッシュの持つ高ヒット率と
が最大限に活用できるようにすることである。 【構成】演算制御部から仮想アドレスによるロードリク
エストが発行されると、高速小容量仮想キャッシュ２お
よびＴＬＢ４がアクセスされる。ここで仮想キャッシュ
２がヒットすると、そのヒットエントリのデータがセレ
クタ１１により選択されて演算制御部に渡される。一
方、仮想キャッシュ２のミスヒット時には、ＴＬＢ４を
用いて変換された物理アドレスにより低速大容量物理キ
ャッシュ７がアクセスされる。ここで物理キャッシュ７
がヒットすると、そのエントリのデータがセレクタ１１
により演算制御部に選択出力される。同時に、このデー
タはセレクタ１２によって選択され、制御部１０の制御
により、仮想キャッシュ２のミスヒットエントリに登録
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高速小容量キャッシ
ュと低速大容量キャッシュとを備えたキャッシュメモリ
装置に関する。

【０００２】

【従来の技術】一般に計算機等の情報処理装置では、主
記憶アクセスの高速化のために、主記憶の一部のデータ
の写しが置かれるキャッシュメモリ装置が設けられてい
る。

【０００３】一方、ＬＳＩ技術の進歩やアーキテクチャ
の改良によって、情報処理装置の演算制御部はますます
高速化しており、主記憶装置との動作速度差が広がって
きている。

【０００４】このため、演算制御部と主記憶装置との間
に位置するバッファ装置としてのキャッシュメモリ装置
を効果的に実現することにより、演算制御部の性能を最
大限に引出すことが重要となってきている。

【０００５】そこで近年は、キャッシュメモリ装置を高
速ＲＡＭ等で構成することで、高速アクセス化を図るよ
うにしている。しかし、高速ＲＡＭを用いた場合には高
価格となることから、通常は小容量キャッシュ（高速小
容量キャッシュ）構成をとらざるを得ない。この場合、
キャッシュヒット時には確かに高速化が図れるが、小容
量であるためにヒット率が低く、したがってミスヒット
が多発して主記憶装置からのブロックリードが頻繁に発
生し、高速化が阻害される問題があった。

【０００６】勿論、キャッシュメモリ装置を低速ＲＡＭ
等で構成することにより、大容量キャッシュ（低速大容
量キャッシュ）構成を実現し、ヒット率を高めることも
可能であるが、高速アクセスは図れない。

【０００７】

【発明が解決しようとする課題】上記したように従来の
キャッシュメモリ装置では、高速アクセスを可能とする
ために高速小容量キャッシュ構成をとるのが一般的であ
ったが、ヒット率が低いためにミスヒットが多発してブ
ロックリードが頻繁に発生し、高速化が阻害される問題
があった。また、ヒット率を高めるために低速大容量キ
ャッシュ構成とすることも知られていたが、ヒット時で
も高速アクセスが図れないという問題があった。

【０００８】この発明は上記事情に鑑みてなされたもの
でその目的は、高速小容量キャッシュの持つヒット時の
高速アクセス性能と低速大容量キャッシュの持つ高ヒッ
ト率とを最大限に活用でき、高速アクセス且つ大容量化
が図れるキャッシュメモリ装置を提供することにある。

【０００９】

【課題を解決するための手段】この発明のキャッシュメ
モリ装置は、高速小容量の第１のキャッシュと低速大容
量の第２のキャッシュとを設けて並行動作させると共
に、第１のキャッシュには第２のキャッシュに保持され
ているデータの一部だけが保持されるように制御する制
御手段と、これら両キャッシュから読出されるデータの
いずれか一方を選択してアクセス要求元に出力するため
の選択回路とを設けたことを特徴とするものである。

【００１０】この発明はまた、読出しアクセス要求に対
し、少なくとも、第２のキャッシュだけがヒットした場
合には、同キャッシュから読出されるデータが第１のキ
ャッシュに登録されるように制御し、第２のキャッシュ
がミスヒットしたために該当ブロックデータを同キャッ
シュに登録する場合には、このデータが第１のキャッシ
ュにも登録されるように制御することも特徴とする。

【００１１】この発明は更に、上記選択回路により通常
は第１のキャッシュ側が選択され、第１のキャッシュが
ミスヒットした場合には第２のキャッシュ側が選択され
る構成としたことも特徴とする。

【００１２】

【作用】上記したキャッシュメモリ装置の構成におい
て、高速小容量キャッシュ（第１のキャッシュ）と低速
大容量キャッシュ（第２のキャッシュ）とは、演算制御
部からのアクセス要求に対して並行に動作する。これら
両キャッシュからの読出しデータは選択回路に導かれ
る。

【００１３】選択回路は、通常は小容量キャッシュ（高
速小容量キャッシュ）側の読出しデータを選択してお
り、この小容量キャッシュがミスヒットした場合だけ大
容量キャッシュ側の読出しデータを選択する。したがっ
て、小容量キャッシュがヒットしている限りは、高速ア
クセスが可能となり、大容量キャッシュ（低速大容量キ
ャッシュ）だけの構成に比べてアクセス性能が向上す
る。

【００１４】ところで、大容量キャッシュは当然のこと
ながらヒット率が高い。このため、小容量キャッシュが
ミスヒットしても、大容量キャッシュがヒットする確率
は極めて高い。

【００１５】小容量キャッシュがミスヒットし、大容量
キャッシュがヒットした場合には、この大容量キャッシ
ュでのヒットデータが制御手段の制御によって高速大容
量キャッシュに速やかに登録（アップロード）される。
これに対し、従来のような小容量キャッシュだけの構成
であれば、同キャッシュがミスヒットとなった場合には
主記憶からのブロックリードが発生するために、高速処
理は困難となる。

【００１６】上記したように、小容量キャッシュがミス
ヒットしても、大容量キャッシュでヒットすれば、その
ヒットデータがアップロード処理によって小容量キャッ
シュに速やかに登録される。このため、次の同一アドレ
ス（ブロックアドレス、ラインアドレス）でのアクセス
要求に対しては小容量キャッシュでもヒットし、高速ア
クセスが可能となる。

【００１７】また、大容量キャッシュでミスヒットとな
った場合（このとき、小容量キャッシュでもミスヒット
となる）には、主記憶からのブロックリードが発生する
が、そのブロックデータは大容量キャッシュだけでなく
小容量キャッシュにも登録される。このため、次の同一
アドレスでのアクセス要求に対しては小容量キャッシュ
でもヒットし、やはり高速アクセスが可能となる。

【００１８】このように、上記したキャッシュメモリ装
置の構成によれば、小容量キャッシュには大容量キャッ
シュが保持するデータの一部だけが必ず保持される。即
ち、小容量キャッシュ中に目的データが保持されていれ
ば（小容量キャッシュでヒットすれば）、大容量キャッ
シュ中にもそのデータは必ず存在する。したがって本キ
ャッシュメモリ装置では、小容量キャッシュの高速アク
セス性能を持ちながら、その実質的な容量を大容量キャ
ッシュの容量と等しくすることができる。

【００１９】さて、キャッシュアクセスの高速化を図る
のに、キャッシュを高速ＲＡＭで構成するだけでなく、
このキャッシュを演算制御部と同一のＬＳＩチップ（プ
ロセッサを構成するＬＳＩチップ）上に配置することが
考えられる。しかし、プロセッサを構成するＬＳＩチッ
プ上に更にキャッシュをも配置するには、その容量を小
さくしなければならず、小容量キャッシュ（高速小容量
キャッシュ）構成をとらざるを得ない。この場合、キャ
ッシュヒット時には確かに高速化が図れるが、小容量で
あるためにヒット率が低く、したがってミスヒットが多
発して主記憶からのブロックリードが頻繁に発生し、高
速化が阻害される。

【００２０】ところが、上記した本発明の構成では、高
速キャッシュは小容量でよいため、この高速小容量キャ
ッシュを演算制御部と同一のＬＳＩチップに配置し、低
速大容量キャッシュを同チップから独立に設けることが
可能となる。こうした場合、小容量キャッシュの一層の
高速化を図りながら、その実質的なキャッシュ容量の一
層の大容量化をも図ることが可能となる。

【００２１】

【実施例】図１はこの発明の一実施例に係るキャッシュ
メモリ装置の構成を示すブロック図である。

【００２２】図１のキャッシュメモリ装置は仮想記憶方
式を適用する情報処理装置の演算制御部と主記憶装置
（の主記憶制御部）との間に位置するもので、１は演算
制御部（図示せず）から与えられるリクエストアドレス
（仮想アドレス）を保持するための仮想アドレスレジス
タ（以下、ＶＡＲと称する）である。

【００２３】２はＶＡＲ１に保持されているリクエスト
アドレスによってアクセスされる高速小容量の仮想キャ
ッシュ（小容量仮想キャッシュ）である。この小容量仮
想キャッシュ２は高速ＲＡＭ等により構成されるもの
で、例えばダイレクトマッピング方式を適用している。
小容量仮想キャッシュ２は、ディレクトリ部（仮想アド
レスタグ部）、データ部、および該当エントリが有効で
あるか否かを示す有効（バリッド）ビット部（Ｖビット
部）など周知の構成を有している。小容量仮想キャッシ
ュ２には、ＶＡＲ１に保持されたリクエストアドレスが
同キャッシュ２にヒットしたか否かをチェックするため
の、比較器により構成されるヒットチェック回路３が付
加されている。

【００２４】４はＶＡＲ１に保持されているリクエスト
アドレス（仮想アドレス）を高速に物理アドレスに変換
するためのＴＬＢ（Translation Look-aside Buffer ：
アドレス変換バッファ）である。ＴＬＢ４は、高速ＲＡ
Ｍ或いはレジスタ群により構成されており、仮想アドレ
ス（仮想アドレスタグ）と物理アドレスとの対を含むア
ドレス変換情報が登録される複数のエントリを有する。

【００２５】５はＶＡＲ１のリクエストアドレスからＴ
ＬＢ４をアクセスするためのエントリアドレス（ＴＬＢ
アドレス）を例えばハッシュ法により生成するためのＴ
ＬＢアドレス生成回路（以下、ハッシュ回路と称する）
である。

【００２６】６はＴＬＢ４から変換出力される物理アド
レスを保持するための物理アドレスレジスタ（以下、Ｐ
ＡＲと称する）、７はＰＡＲ６に保持されている物理ア
ドレスによってアクセスされる低速大容量の物理キャッ
シュ（大容量物理キャッシュ）である。

【００２７】大容量物理キャッシュ７は低速ＲＡＭ等に
より構成されており、小容量仮想キャッシュ２の２倍の
アクセスサイクルを必要とするものとする。大容量物理
キャッシュ７は小容量仮想キャッシュ２と同様にダイレ
クトマッピング方式を適用しており、ディレクトリ部
（物理アドレスタグ部）、データ部、およびＶビット部
など周知の構成を有している。大容量物理キャッシュ７
には、ＰＡＲ６に保持された物理アドレスが同キャッシ
ュ７にヒットしたか否かをチェックするための、比較器
により構成されるヒットチェック回路８が付加されてい
る。

【００２８】９はヒットチェック回路３のヒットチェッ
ク結果を保持するためのヒットチェック結果レジスタ
（以下、ＨＣＲＲと称する）、１０はＨＣＲＲ９の内容
およびヒットチェック回路８のヒットチェック結果等を
もとに、主とてして小容量仮想キャッシュ２または大容
量物理キャッシュ７の登録制御を行うための制御部であ
る。制御部１０はまた、主記憶装置（の主記憶制御部）
へのブロックリードリクエスト発行制御も行うようにな
っている。

【００２９】１１は小容量仮想キャッシュ２からの読出
しデータまたは大容量物理キャッシュ７からの読出しデ
ータのいずれか一方をロードデータとしてＨＣＲＲ９の
状態に応じて演算制御部に選択出力するためのセレクタ
である。セレクタ１１は、通常状態では小容量仮想キャ
ッシュ２側を選択し、ＨＣＲＲ９によりミスヒット状態
が示されている場合には大容量物理キャッシュ７側を選
択する。１２は大容量物理キャッシュ７からの読出しデ
ータまたは主記憶制御部を介して転送される主記憶装置
からのブロックリードデータ（ブロックデータ）のいず
れか一方を制御部１０からの制御により選択するための
セレクタである。セレクタ１２は通常状態では大容量物
理キャッシュ７側を選択し、ブロックリード時には主記
憶制御部側を選択する。

【００３０】なお本実施例では、小容量仮想キャッシュ
２および大容量物理キャッシュ７に保持されるデータ
は、命令（命令データ）およびオペランド（オペランド
データ）など種類によらないものとするが、仮想キャッ
シュと物理キャッシュのそれぞれについて、命令キャッ
シュとオペランドキャッシュのように、用途別に用意す
ることも可能である。次に、図１の構成の基本的な動作
を、演算制御部からの主記憶読出し要求（ロードリクエ
スト）の場合を例に説明する。

【００３１】（１）第１サイクル まず、演算制御部からロードリクエストが発行される
と、そのロードリクエストアドレス（仮想アドレス）が
ＶＡＲ１に保持される。

【００３２】（２）第２サイクル ＶＡＲ１にロードリクエストアドレスが保持されると、
同アドレスで決まる小容量仮想キャッシュ２のエントリ
がリードアクセス（参照）される。

【００３３】また、これと並行して、ハッシュ回路５に
よって生成されるＴＬＢアドレスにより指定されるＴＬ
Ｂ４内エントリがリードアクセス（参照）される。この
アクセスの結果、ＴＬＢ４にヒットした場合には、ＶＡ
Ｒ１に保持されているロードリクエストアドレス（仮想
アドレス）がそのエントリに登録されている物理アドレ
スに変換される。この物理アドレス（ここでは物理ロー
ドアドレス）はＰＡＲ６に保持される。

【００３４】なお、ＴＬＢ４にミスヒットした場合に
は、周知のように主記憶に置かれているアドレス変換テ
ーブルを用いたアドレス変換が必要となるが、本発明に
直接関係しないので説明を省略する。

【００３５】一方、小容量仮想キャッシュ２に付加され
ているヒットチェック回路３は、ＶＡＲ１に保持されて
いるロードリクエストアドレス（の所定フィールド）
と、上記リードアクセスされた小容量仮想キャッシュ２
内エントリのアドレスタグとを比較し、一致しているな
らばキャッシュヒットを示すヒットチェック結果を出力
する。このヒットチェック回路３のチェック結果はＨＣ
ＲＲ９に保持される。セレクタ１１は、ＨＣＲＲ９によ
りミスヒットが示されていない限り、小容量仮想キャッ
シュ２（のデータ部）からの読出しデータを選択出力す
る。

【００３６】したがって、ヒットチェック回路３でキャ
ッシュヒットが検出された場合には、ＶＡＲ１に保持さ
れているロードリクエストアドレスの指定によってアク
セスされた小容量仮想キャッシュ２内エントリのデータ
部のデータが選択され、要求されたロードデータとして
ロードリクエスト元の演算制御部に渡される。

【００３７】この時点で、ロードリクエスト処理は完了
するので、次の第３サイクルでの大容量物理キャッシュ
７のアクセスは必要ない。また、本サイクル（第２サイ
クル）で演算制御部から次のロードリクエストが発行さ
れているならば、そのロードリクエストアドレスが本サ
イクルの終了時にＶＡＲ１に保持される。

【００３８】（３）第３サイクル もし、先の第２サイクルで小容量仮想キャッシュ２がミ
スヒットとなった場合には、ＰＡＲ６に保持された（ア
ドレス変換後の）物理ロードアドレスで決まる大容量物
理キャッシュ７のエントリがリードアクセス（参照）さ
れる。このアクセスは、大容量物理キャッシュ７が低速
であることから、次の第４サイクルまで続けられる。

【００３９】（４）第４サイクル 第４サイクルでは、ＰＡＲ６に保持された物理ロードア
ドレスで決まる大容量物理キャッシュ７内エントリの内
容が読出される。大容量物理キャッシュ７に付加されて
いるヒットチェック回路８は、ＰＡＲ６に保持されてい
る物理ロードアドレス（の所定フィールド）と、大容量
物理キャッシュ７から読出されるエントリ内容中のアド
レスタグとを比較し、一致しているならばキャッシュヒ
ットを示すヒットチェック結果を出力する。セレクタ１
１は、ＨＣＲＲ９によりミスヒットが示されている場合
には大容量物理キャッシュ７（のデータ部）からの読出
しデータを選択出力する。

【００４０】したがって、先の第２サイクルにおいてヒ
ットチェック回路３でキャッシュミスが検出され、本サ
イクル（第４サイクル）においてヒットチェック回路８
でキャッシュヒットが検出された場合には、ＰＡＲ６に
保持されている物理ロードアドレスの指定によってリー
ドアクセスされた大容量物理キャッシュ７内エントリの
データ部のデータが選択され、要求されたロードデータ
としてロードリクエスト元の演算制御部に渡される。

【００４１】この場合、即ち大容量物理キャッシュ７か
ら演算制御部にロードデータの供給が行われる場合に
は、制御部１０の制御により後述するアップロード処理
が行われる。

【００４２】これに対し、小容量仮想キャッシュ２およ
び大容量物理キャッシュ７の両方がミスヒットとなった
場合には、制御部１０の制御により後述するブロックリ
ード処理が行われる。

【００４３】以上が演算制御部からのロードリクエスト
に対する図１のキャッシュメモリ装置の基本動作であ
る。したがって、演算制御部からロードリクエストＬＲ
Ｑ１，ＬＲＱ２が連続して発行される場合を例にとる
と、図１のキャッシュメモリ装置のロードリクエスト処
理は、図２のタイミングチャートに示すようになる。

【００４４】この図２では、ロードリクエストＬＲＱ１
については、同ＬＲＱ１がサイクルＴ0 で発行され、次
のサイクルＴ1 において小容量仮想キャッシュ２でミス
ヒットとなった様子が示されている。そして、更に後続
の２サイクルＴ2 ，Ｔ3 において大容量物理キャッシュ
７でヒットしたので、そのサイクルＴ3 において、即ち
ロードリクエストＬＲＱ１の発行サイクルより３サイク
ル後に、（大容量物理キャッシュ７からの）ロードデー
タが（演算制御部に）供給された様子が示されている。
また、このロードデータが、同じサイクルＴ3 において
小容量仮想キャッシュ２に登録（アップロード）された
様子も示されている。

【００４５】また図２では、ＬＲＱ１の次のロードリク
エストＬＲＱ２については、先行するＬＲＱ１がサイク
ルＴ1 で小容量仮想キャッシュ２にミスヒットしたため
に、このＬＲＱ１に対するロードデータが演算制御部に
返されるサイクルＴ3 の終了までの期間、演算制御部か
ら継続して発行されている様子が示されている。そし
て、次のサイクルＴ4 においてＬＲＱ２に応じて小容量
仮想キャッシュ２がアクセスされた結果ヒットとなり、
そのサイクルＴ4 においてＬＲＱ２に対するロードデー
タが（小容量仮想キャッシュ２から）供給された様子も
示されている。

【００４６】次に、アップロード処理の詳細について説
明する。制御部１０は、（ヒットチェック回路３のヒッ
トチェック結果が保持された）ＨＣＲＲ９の状態とヒッ
トチェック回路８のヒットチェック結果とを監視してい
る。

【００４７】もし、演算制御部からのロードリクエスト
に対して大容量物理キャッシュ７がヒットしたことがヒ
ットチェック回路８のヒットチェック結果によって示さ
れ、且つ（同じロードリクエストに対して）小容量仮想
キャッシュ２で既にミスヒットとなっていることがＨＣ
ＲＲ９の状態により示されている場合（図２のサイクル
Ｔ3 の状態がこの場合に相当）には、制御部１０はその
サイクル（図２の例ではＴ3 ）において小容量仮想キャ
ッシュ２を書込みイネーブル状態とする。そして制御部
１０は、ＶＡＲ１に保持されているロードリクエストア
ドレスの指定する小容量仮想キャッシュ２内エントリの
データ部に、セレクタ１２によって選択出力されるデー
タを書込むアップロード処理を行う。

【００４８】さてセレクタ１２は、通常は（大容量物理
キャッシュ７がミスヒットとならない状態では）大容量
物理キャッシュ７から読出されるデータ（ヒットデー
タ）を選択するように制御部１０によって制御される。

【００４９】したがって、上記のアップロード処理で
は、大容量物理キャッシュ７からのヒットデータ（した
がって演算制御部へのロードデータ）が、ＶＡＲ１の指
定する小容量仮想キャッシュ２内エントリのデータ部に
書込まれることになる。このとき、同エントリのアドレ
スタグ部にはＶＡＲ１に保持されているロードリクエス
トアドレス中のアドレスタグ相当部分が書込まれ、同エ
ントリのＶビット部には制御部１０から出力されるアク
ティブなＶビットが書込まれる。

【００５０】以上のアップロード処理の結果、最も最近
に参照されたデータを含むブロックが、高速アクセス
（本実施例では１サイクル）可能な小容量仮想キャッシ
ュ２に保持される。この結果、次に同じブロックアドレ
ス（ラインアドレス）のロードリクエストが出された場
合には、要求データを高速にアクセスできる。しかも、
このようなロードリクエストが続けて出される確率は高
いので、即ちアップロードされたブロック（最も最近に
参照されたデータを含むブロック）中のデータが続けて
参照される確率は高いので、アップロードの効果は極め
て大きい。

【００５１】なお本実施例では、説明を簡略化するため
に、小容量仮想キャッシュ２および大容量物理キャッシ
ュ７がダイレクトマッピング方式を適用しているものと
して説明しているが、セットアソシアティブ方式を適用
している場合には、ＶＡＲ１によって指定される各セッ
ト（ｗａｙ）の同一ラインのエントリのうち、例えば最
も以前に参照されたエントリを対象にアップロード処理
を行えばよい。

【００５２】また本実施例では、ロードリクエストに対
して（小容量仮想キャッシュ２および大容量物理キャッ
シュ７のうちの）大容量物理キャッシュ７だけがヒット
した場合に上記のアップロード処理が行われるものとし
て説明しているが、制御を簡略化するために、大容量物
理キャッシュ７がヒットしたならば、たとえ小容量仮想
キャッシュ２でヒットしていてもアップロード処理が行
われる構成とすることも可能である。

【００５３】次に、ブロックリード処理の詳細について
説明する。制御部１０は、演算制御部からのロードリク
エストに対して大容量物理キャッシュ７がミスヒットと
なったことがヒットチェック回路８のヒットチェック結
果によって示され、且つ（同じロードリクエストに対し
て）小容量仮想キャッシュ２で既にミスヒットとなって
いることがＨＣＲＲ９の状態により示されている場合に
は、ブロックリードリクエストを発行する。このブロッ
クリードリクエストは、ＰＡＲ６に保持されている物理
アドレス（物理ロードアドレス）と共に、主記憶装置と
キャッシュメモリ装置との間のデータ授受を司る主記憶
インタフェース回路を介して主記憶制御部（いずれも図
示せず）に転送される。

【００５４】主記憶制御部は、（キャッシュメモリ装置
の）制御部１０からのブロックリードリクエストに応じ
て主記憶装置をアクセスし、要求されたブロックデータ
を読出す。このブロックデータは、主記憶インタフェー
ス回路を介してキャッシュメモリ装置のセレクタ１２に
転送される。

【００５５】制御部１０は、主記憶制御部からブロック
データが転送されると、小容量仮想キャッシュ２および
大容量物理キャッシュ７をいずれも書込みイネーブル状
態とする。そして制御部１０は、ＶＡＲ１の指定する小
容量仮想キャッシュ２内エントリのデータ部と、ＰＡＲ
６の指定する大容量物理キャッシュ７内エントリのデー
タ部に、セレクタ１２によって選択出力されるデータを
書込む登録処理を行う。

【００５６】さてセレクタ１２は、ブロックリードリク
エスト時には、即ち演算制御部からのロードリクエスト
に対し小容量仮想キャッシュ２および大容量物理キャッ
シュ７がいずれもミスヒットとなった場合には、（大容
量物理キャッシュ７からの読出しデータではなく）主記
憶制御部から（主記憶インタフェース回路を介して）転
送されるブロックデータを選択するように制御部１０に
よって制御される。

【００５７】したがって、上記の登録処理では、主記憶
制御部からのブロックデータがＶＡＲ１の指定する小容
量仮想キャッシュ２内エントリのデータ部と、ＰＡＲ６
の指定する大容量物理キャッシュ７内エントリのデータ
部に書込まれることになる。このとき、同じ小容量仮想
キャッシュ２内エントリのアドレスタグ部にはＶＡＲ１
に保持されているロードリクエストアドレス中のアドレ
スタグ相当部分が書込まれ、同エントリのＶビット部に
は制御部１０から出力されるアクティブなＶビットが書
込まれる。同様に、同じ大容量物理キャッシュ７内エン
トリのアドレスタグ部にはＰＡＲ６に保持されている物
理アドレス中のアドレスタグ相当部分が書込まれ、同エ
ントリのＶビット部には制御部１０から出力されるアク
ティブなＶビットが書込まれる。

【００５８】最後に、演算制御部からの書込み要求（ス
トアリクエスト）時の動作を簡単に説明する。まず、小
容量仮想キャッシュ２および大容量物理キャッシュ７が
いずれもミスヒットとなった場合には、主記憶更新だけ
が行われる。

【００５９】次に、大容量物理キャッシュ７がヒットし
た場合には、そのヒットエントリのデータ部が更新され
る。もし、主記憶更新方式としてライトスルー方式を適
用しているならば、主記憶も更新される。これに対して
ライトバック方式を適用しているならば、主記憶更新に
代えて、ヒットエントリの所定フィールドに主記憶更新
未完了フラグが立てられる。

【００６０】このとき、小容量仮想キャッシュ２につい
ては、ヒット／ミスヒットに無関係に、大容量物理キャ
ッシュ７のヒットエントリに対応する全エントリを無効
化する（Ｖビットを偽値にする）無効化処理が行われ
る。これは、１つの物理アドレスに対応する仮想アドレ
スは一般には複数存在するためである。

【００６１】なお、前記実施例では、高速小容量キャッ
シュが仮想キャッシュで、低速大容量キャッシュが物理
キャッシュである場合について説明したが、これに限る
ものではなく、例えば高速小容量キャッシュおよび低速
大容量キャッシュがいずれも仮想キャッシュであっても
構わない。また高速小容量キャッシュおよび低速大容量
キャッシュがいずれも物理キャッシュであっても構わな
い。但し、このような物理キャッシュだけの構成のキャ
ッシュメモリ装置を仮想記憶方式の情報処理装置に適用
するならば、ＴＬＢによるアドレス変換を経てキャッシ
ュをアクセスする必要があるため、小容量キャッシュに
ヒットした場合でも前記実施例に比べて１サイクル遅く
なる。

【００６２】

【発明の効果】以上詳述したようにこの発明によれば、
高速小容量キャッシュ（第１のキャッシュ）と低速大容
量キャッシュ（第２のキャッシュ）とを設けて並行動作
させると共に、高速小容量キャッシュには低速大容量キ
ャッシュに保持されているデータの一部だけが保持され
る構成としたので、小容量キャッシュ中に目的データが
保持されていれば（小容量キャッシュでヒットすれ
ば）、大容量キャッシュ中にもそのデータは必ず存在す
ることになり、小容量キャッシュで決まる高速アクセス
性能を持ちながら、実質的なキャッシュ容量を大容量キ
ャッシュの容量と等しくすることができ、高速アクセス
が行えて、ヒット率も高いキャッシュメモリ装置が実現
できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るキャッシュメモリ装
置の構成を示すブロック図。

【図２】同実施例における動作を説明するためのタイミ
ングチャート。

【符号の説明】

１…ＶＡＲ（仮想アドレスレジスタ）、２…小容量仮想
キャッシュ（第１のキャッシュ）、３，８…ヒットチェ
ック回路、４…ＴＬＢ、６…ＰＡＲ（物理アドレスレジ
スタ）、７…大容量物理キャッシュ（第２のキャッシ
ュ）、９…ＨＣＲＲ（ヒットチェック結果レジスタ）、
１０…制御部、１１，１２…セレクタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 高速小容量の第１のキャッシュと、 この第１のキャッシュと並行して動作する低速大容量の
   第２のキャッシュと、 この第２のキャッシュに保持されているデータの一部だ
   けが上記第１のキャッシュに保持されるように制御する
   制御手段と、 上記第１のキャッシュから読出されるデータまたは上記
   第２のキャッシュから読出されるデータのいずれか一方
   を選択してアクセス要求元に出力するための選択回路
   と、 を具備することを特徴とするキャッシュメモリ装置。
2. 【請求項２】 上記制御手段は、読出しアクセス要求に
   対し、少なくとも、上記第２のキャッシュだけがヒット
   した場合には、同キャッシュから読出されるデータを上
   記第１のキャッシュに登録するようにしたことを特徴と
   する請求項１記載のキャッシュメモリ装置。
3. 【請求項３】 上記制御手段は、上記第２のキャッシュ
   がミスヒットしたためにブロックリードを行ってそのブ
   ロックデータを同キャッシュに登録する場合には、この
   データを上記第１のキャッシュにも登録するようにした
   ことを特徴とする請求項２記載のキャッシュメモリ装
   置。
4. 【請求項４】 上記選択回路は、通常は上記第１のキャ
   ッシュ側を選択し、上記第１のキャッシュがミスヒット
   した場合には上記第２のキャッシュ側を選択することを
   特徴とする請求項３記載のキャッシュメモリ装置。