JP2501353B2 - プリフェッチ制御方式 - Google Patents
プリフェッチ制御方式Info
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- JP2501353B2 JP2501353B2 JP1106066A JP10606689A JP2501353B2 JP 2501353 B2 JP2501353 B2 JP 2501353B2 JP 1106066 A JP1106066 A JP 1106066A JP 10606689 A JP10606689 A JP 10606689A JP 2501353 B2 JP2501353 B2 JP 2501353B2
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Description
【発明の詳細な説明】 ［概要］ 仮想記憶方式の情報処理装置で、主記憶装置（MSU）
へのアクセスに際し、該アクセスの仮想アドレスが変換
索引緩衝機構（TLB）中になく、かつキャッシュ中にも
該当アドレスのデータがない場合のプリフェッチ制御方
式に関し、 従来、該当する仮想アドレスがTLB中に存在しない場
合、まずMSUより該当アドレスの記憶キーを読み出しTLB
中に格納し、再度該TLBにアクセスして記憶キーを確認
した後に、ブロックフェッチ要求をしており、効率の低
下を招いていた問題の解決を目的とし、 記憶キーの読み出し要求と同時に、キャッシュメモリ
中に該当するデータがあるか否か確認する手段と、キャ
ッシュ中に該当するデータがない場合には、直ちにブロ
ックフェッチ要求を主記憶制御装置に発行する手段とを
設けて構成する。
へのアクセスに際し、該アクセスの仮想アドレスが変換
索引緩衝機構（TLB）中になく、かつキャッシュ中にも
該当アドレスのデータがない場合のプリフェッチ制御方
式に関し、 従来、該当する仮想アドレスがTLB中に存在しない場
合、まずMSUより該当アドレスの記憶キーを読み出しTLB
中に格納し、再度該TLBにアクセスして記憶キーを確認
した後に、ブロックフェッチ要求をしており、効率の低
下を招いていた問題の解決を目的とし、 記憶キーの読み出し要求と同時に、キャッシュメモリ
中に該当するデータがあるか否か確認する手段と、キャ
ッシュ中に該当するデータがない場合には、直ちにブロ
ックフェッチ要求を主記憶制御装置に発行する手段とを
設けて構成する。
［産業上の利用分野］ 本発明は、主記憶装置（MSU）中にページ単位の記憶
キーを有し、中央処理装置（CPU）中にキャッシュメモ
リを有する仮想記憶方式の情報処理装置に関し、特に、
主記憶装置（MSU）へのアクセスに際して、該アクセス
の仮想アドレスが変換索引緩衝機構（TLB）中に存在せ
ず、かつ該当するアドレスの内容がキャッシュメモリ中
に存在しない場合のプリフェッチ制御方式に関する。
キーを有し、中央処理装置（CPU）中にキャッシュメモ
リを有する仮想記憶方式の情報処理装置に関し、特に、
主記憶装置（MSU）へのアクセスに際して、該アクセス
の仮想アドレスが変換索引緩衝機構（TLB）中に存在せ
ず、かつ該当するアドレスの内容がキャッシュメモリ中
に存在しない場合のプリフェッチ制御方式に関する。
［従来の技術］ 情報処理装置で仮想記憶を扱う方式の一つに、セグメ
ントテーブルとページテーブルを用いて仮想アドレスに
２レベルの変換を行なう方式が良く知られている。ペー
ジの大きさは例えば4Kバイトであり、各々記憶キーを持
つ。メモリのアクセスの際、記憶キーの値に応じてアク
セスの可否が判定される。
ントテーブルとページテーブルを用いて仮想アドレスに
２レベルの変換を行なう方式が良く知られている。ペー
ジの大きさは例えば4Kバイトであり、各々記憶キーを持
つ。メモリのアクセスの際、記憶キーの値に応じてアク
セスの可否が判定される。
TLB（変換索引緩衝機構）は、第２図に示すようなエ
ントリーを複数個有している。
ントリーを複数個有している。
図中で、符号「Ｖ」はTLBの内容が有効か無効かを示
し、「LOG」は仮想アドレス、「REAL」は仮想アドレス
に対応する実アドレス、「KEY」はメモリアクセスの可
否を示す記憶キーを表わしている。
し、「LOG」は仮想アドレス、「REAL」は仮想アドレス
に対応する実アドレス、「KEY」はメモリアクセスの可
否を示す記憶キーを表わしている。
該TLBは、メモリアクセスの際、アクセスする仮想ア
ドレスとTLBエントリー中の仮想アドレス「LOG」が一致
し、かつＶ＝１であるエントリーが存在する場合、テー
ブルを用いた変換（DAT:動的アドレス変換）を用いず
に、高速に実アドレスと記憶キーを得ることを可能とす
る機構である。
ドレスとTLBエントリー中の仮想アドレス「LOG」が一致
し、かつＶ＝１であるエントリーが存在する場合、テー
ブルを用いた変換（DAT:動的アドレス変換）を用いず
に、高速に実アドレスと記憶キーを得ることを可能とす
る機構である。
キャッシュメモリ（緩衝記憶機構）は主記憶装置（MS
U）の内容の一部の写しを保持する高速なメモリであ
る。ある実アドレスの内容がキャッシュメモリ内に保持
されている場合、それが主記憶装置にある場合に比べ、
より高速なアクセスが可能である。
U）の内容の一部の写しを保持する高速なメモリであ
る。ある実アドレスの内容がキャッシュメモリ内に保持
されている場合、それが主記憶装置にある場合に比べ、
より高速なアクセスが可能である。
第３図は従来方式の機構例を示す図であり、51はDAT
回路（動的アドレス変換回路）、52はアドレス信号を選
択するアドレスセレクタ（SEL）、53は信号選択ゲー
ト、54〜56はレジスタを表わしている。
回路（動的アドレス変換回路）、52はアドレス信号を選
択するアドレスセレクタ（SEL）、53は信号選択ゲー
ト、54〜56はレジスタを表わしている。
また、図中の信号名及びその機能は以下の通りであ
る。
る。
CHE_MISS_ADR……キャッシュメモリ中に該当データが
無い場合に発行される実アドレス信号、 CHE_MISS_REQ……キャッシュメモリ中に該当データが
無い場合のデータ読み出し要求信号、 VIRT_ADR……DAT回路に入力される仮想アドレス信
号、 DAT−REQ……DAT回路に入力される動的アドレス変換
要求信号、 REAL_ADR……仮想アドレスをDAT回路により変換した
実アドレス信号、 MCU_ADR……主記憶制御装置（MCU）に送られる実アド
レス信号、 KEY_FC……記憶キー読み出し要求信号、 KEY_READ……主記憶制御装置（MCU）に送られるキー
読み出し要求信号、 BLOCK_FETCH……主記憶制御装置（MCU）に送られる主
記憶装置（MSU）中のブロック単位のデータフェッチ要
求信号（「ブロックフェッチ要求」ともいう）。
無い場合に発行される実アドレス信号、 CHE_MISS_REQ……キャッシュメモリ中に該当データが
無い場合のデータ読み出し要求信号、 VIRT_ADR……DAT回路に入力される仮想アドレス信
号、 DAT−REQ……DAT回路に入力される動的アドレス変換
要求信号、 REAL_ADR……仮想アドレスをDAT回路により変換した
実アドレス信号、 MCU_ADR……主記憶制御装置（MCU）に送られる実アド
レス信号、 KEY_FC……記憶キー読み出し要求信号、 KEY_READ……主記憶制御装置（MCU）に送られるキー
読み出し要求信号、 BLOCK_FETCH……主記憶制御装置（MCU）に送られる主
記憶装置（MSU）中のブロック単位のデータフェッチ要
求信号（「ブロックフェッチ要求」ともいう）。
すなわち、DAT回路51は、仮想アドレスから実アドレ
スを得る回路であり、ある仮想アドレスに対するアクセ
スを行なう時、仮想アドレスと一致するLOGを持ち、Ｖ
＝１であるエントリーがTLB内に存在する場合、DATの必
要はない。
スを得る回路であり、ある仮想アドレスに対するアクセ
スを行なう時、仮想アドレスと一致するLOGを持ち、Ｖ
＝１であるエントリーがTLB内に存在する場合、DATの必
要はない。
そのエントリーから得られた記憶キーによってメモリ
アクセスが禁止される場合、メモリアクセスは行なわれ
ない。禁止されない時は、まず、キャッシュメモリ内に
求めるアドレスの内容があればそこにアクセスが行わ
れ、メモリアクセスは終了する。
アクセスが禁止される場合、メモリアクセスは行なわれ
ない。禁止されない時は、まず、キャッシュメモリ内に
求めるアドレスの内容があればそこにアクセスが行わ
れ、メモリアクセスは終了する。
また、キャッシュメモリ内に求めるアドレスの内容が
ない場合、実アドレスであるCHE_MISS_ADRとCHE_MISS_R
EQ＝１が送られてくる。中央上部のアドレスセレクタ
（SER）52はCHE_MISS_REQ＝１である時、CHE_MISS_ADR
をMCU_ADRとすべく選択する。MCU_ADRとは、前述の如く
MCU（主記憶制御装置）に送るアドレスである。そし
て、選択されたアドレスはレジスタ54にラッチされて、
１サイクル後に、MCU_ADRとBLOCK_FETCH＝１が主記憶制
御装置（MCU）に送られ、ブロックフェッチが要求され
る。
ない場合、実アドレスであるCHE_MISS_ADRとCHE_MISS_R
EQ＝１が送られてくる。中央上部のアドレスセレクタ
（SER）52はCHE_MISS_REQ＝１である時、CHE_MISS_ADR
をMCU_ADRとすべく選択する。MCU_ADRとは、前述の如く
MCU（主記憶制御装置）に送るアドレスである。そし
て、選択されたアドレスはレジスタ54にラッチされて、
１サイクル後に、MCU_ADRとBLOCK_FETCH＝１が主記憶制
御装置（MCU）に送られ、ブロックフェッチが要求され
る。
また、仮想アドレスに対するエントリーがTLB内に存
在しない場合、DAT回路に仮想アドレスVIRT_ADRとDAT_R
EQ＝１が送られ、実アドレスREAL_ADRとKEY_FC＝１が出
力される。KEY_FC＝１である時、アドレスセレクタ（SE
L）52ではREAL_ADRが選択され、１サイクル後に、MCU_A
DRとKEY_READ＝１が主記憶制御装置（MCU）に送られ、
主記憶装置（MCU）からの記憶キー読み出しを要求す
る。
在しない場合、DAT回路に仮想アドレスVIRT_ADRとDAT_R
EQ＝１が送られ、実アドレスREAL_ADRとKEY_FC＝１が出
力される。KEY_FC＝１である時、アドレスセレクタ（SE
L）52ではREAL_ADRが選択され、１サイクル後に、MCU_A
DRとKEY_READ＝１が主記憶制御装置（MCU）に送られ、
主記憶装置（MCU）からの記憶キー読み出しを要求す
る。
MCUから記憶キーが読み出されるとTLB内に書き込まれ
る。この後、最初からアドレスがTLB内に存在する場合
と同種の動作が行なわれる。
る。この後、最初からアドレスがTLB内に存在する場合
と同種の動作が行なわれる。
すなわち、ここで記憶キーが読み出され、メモリアク
セスが認められることを確認した後、始めてブロックフ
ェッチの要求が送出される。
セスが認められることを確認した後、始めてブロックフ
ェッチの要求が送出される。
［発明が解決しようとする課題］ 以上、従来技術の項で説明した如く、主記憶装置（MS
U）へのアクセスの際に、該アクセスの仮想アドレスに
対するエントリーがTLB中に存在しない場合、まず主記
憶装置（MSU）から記憶キーを読み出しTLB中に格納した
後に、再度TLBにアクセスし記憶キーの内容を確認する
方法が取られている。
U）へのアクセスの際に、該アクセスの仮想アドレスに
対するエントリーがTLB中に存在しない場合、まず主記
憶装置（MSU）から記憶キーを読み出しTLB中に格納した
後に、再度TLBにアクセスし記憶キーの内容を確認する
方法が取られている。
このような方法では、記憶キー読み出し要求を主記憶
制御装置（MCU）に発行した後、TLB中に読み出した記憶
キーが返されるまでの待ち時間は無視し得ないものであ
り、より効率的な動作が望まれる。
制御装置（MCU）に発行した後、TLB中に読み出した記憶
キーが返されるまでの待ち時間は無視し得ないものであ
り、より効率的な動作が望まれる。
本発明は上記問題点に鑑みなされたものであり、主記
憶装置（MSU）へのアクセスの際に、該アクセスの仮想
アドレスがTLB中に存在せず、かつ該当アドレスのデー
タがキャッシュメモリ中に存在しない場合の、より効率
的なプリフェッチ制御方式を提供することを目的とす
る。
憶装置（MSU）へのアクセスの際に、該アクセスの仮想
アドレスがTLB中に存在せず、かつ該当アドレスのデー
タがキャッシュメモリ中に存在しない場合の、より効率
的なプリフェッチ制御方式を提供することを目的とす
る。
［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に
記載した手段により達成される。
記載した手段により達成される。
すなわち、本発明はキー制御保護に用いる記憶キーを
ページ単位に主記憶装置内に有し、主記憶装置の内容の
一部の写しを保持するキャッシュメモリを中央処理装置
内に有する、動的アドレス変換機構及び上記記憶キーを
含んだ変換索引緩衝機構を用いた仮想記憶方式の情報処
理装置であって、主記憶装置内のデータにアクセスする
際には上記変換索引緩衝機構中の記憶キーを参照してア
クセスの可否を決定する情報処理装置において、 主記憶装置のあるアドレスのデータにアクセスする際
に、該アクセスの仮想アドレスが上記変換索引緩衝機構
中にない場合には、上記仮想アドレスを動的アドレス変
換機構により実アドレスに変換し、該実アドレスにより
主記憶装置内の該当アドレスの記憶キーの読み出し要求
する際に、同時に上記キャッシュメモリ中に該当アドレ
スのデータがあるか否かを確認する手段と、上記確認に
よりキャッシュメモリ中に該当アドレスがない場合は直
ちにプリフェッチの為のブロックフェッチを主記憶制御
装置に要求する手段とを設け、主記憶制御装置に記憶キ
ー要求後、かつ、該要求に対して記憶キーが返され、そ
の記憶キーにより主記憶装置へのアクセスの可否を決定
する以前に、プリフェッチのためのブロックフェッチを
主記憶制御装置に要求するプリフェッチ制御方式であ
る。
ページ単位に主記憶装置内に有し、主記憶装置の内容の
一部の写しを保持するキャッシュメモリを中央処理装置
内に有する、動的アドレス変換機構及び上記記憶キーを
含んだ変換索引緩衝機構を用いた仮想記憶方式の情報処
理装置であって、主記憶装置内のデータにアクセスする
際には上記変換索引緩衝機構中の記憶キーを参照してア
クセスの可否を決定する情報処理装置において、 主記憶装置のあるアドレスのデータにアクセスする際
に、該アクセスの仮想アドレスが上記変換索引緩衝機構
中にない場合には、上記仮想アドレスを動的アドレス変
換機構により実アドレスに変換し、該実アドレスにより
主記憶装置内の該当アドレスの記憶キーの読み出し要求
する際に、同時に上記キャッシュメモリ中に該当アドレ
スのデータがあるか否かを確認する手段と、上記確認に
よりキャッシュメモリ中に該当アドレスがない場合は直
ちにプリフェッチの為のブロックフェッチを主記憶制御
装置に要求する手段とを設け、主記憶制御装置に記憶キ
ー要求後、かつ、該要求に対して記憶キーが返され、そ
の記憶キーにより主記憶装置へのアクセスの可否を決定
する以前に、プリフェッチのためのブロックフェッチを
主記憶制御装置に要求するプリフェッチ制御方式であ
る。
［作用］ 主記憶装置（MSU）中のデータにアクセスする際に、
該アクセスのアドレスがTLB内に存在しない場合、DATが
行なわれて仮想アドレスが実アドレスに変換され、その
実アドレスを含むページの記憶キー読み出し要求が発せ
られる。この時、キャッシュメモリの内容の確認を同時
に行ない、先の実アドレスの内容がキャッシュメモリ内
に存在しない場合、次のサイクルで主記憶制御装置（MC
U）にブロックフェッチ要求を送出し、記憶キーによる
メモリアクセスの可否の確認は後で行なうことで、より
短時間でメモリにアクセスすることを可能とする。
該アクセスのアドレスがTLB内に存在しない場合、DATが
行なわれて仮想アドレスが実アドレスに変換され、その
実アドレスを含むページの記憶キー読み出し要求が発せ
られる。この時、キャッシュメモリの内容の確認を同時
に行ない、先の実アドレスの内容がキャッシュメモリ内
に存在しない場合、次のサイクルで主記憶制御装置（MC
U）にブロックフェッチ要求を送出し、記憶キーによる
メモリアクセスの可否の確認は後で行なうことで、より
短時間でメモリにアクセスすることを可能とする。
［実施例］ 第１図は本発明の一実施例を示す図であり、１は仮想
アドレスから実アドレスを得る動的アドレス変換回路な
るDAT回路、２はアドレス信号を選択するアドレスセレ
クタ（SEL）、３は信号選択ゲート、４〜７はレジス
タ、８はキャッシュメモリ（CACHE）、９はアンド回
路、10はオア回路、11はレジスタを表わしている。
アドレスから実アドレスを得る動的アドレス変換回路な
るDAT回路、２はアドレス信号を選択するアドレスセレ
クタ（SEL）、３は信号選択ゲート、４〜７はレジス
タ、８はキャッシュメモリ（CACHE）、９はアンド回
路、10はオア回路、11はレジスタを表わしている。
また、図中の信号「CHE_MCH」はキャッシュメモリ（C
ACHE）８中に該当アドレスのデータがあるか否かの確認
信号であり、他の信号は第３図の場合と同様である。
ACHE）８中に該当アドレスのデータがあるか否かの確認
信号であり、他の信号は第３図の場合と同様である。
以下、本図に従いその動作を説明する。
まず、アドレスがTLB内に存在する場合は、従来方式
と全く同様の動作を行なう。記憶キーによってメモリア
クセスが禁止される場合、メモリアクセスは行なわな
い。禁止されないときは、まず、キャッシュメモリ内に
求めるアドレスの内容があればそこにアクセスが行わ
れ、メモリアクセスは終了する。また、キャッシュメモ
リ内にない場合は、実アドレスであるCHE_MISS_ADRとCH
E_MISS_REQ＝１が送られてくる。中央上部のアドレスセ
レクタ（SEL）２はCHE_MISS_REQ＝１である時、CHE_MIS
S_ADRをMCU_ADRとすべく選択する。そして、選択された
アドレスはレジスタ４でラッチされて、１サイクル後
に、MCU_ADRとBLOCK_FETCH＝１が主記憶制御装置（MC
U）に送られ、主記憶装置（MSU）からのブロックフェッ
チを要求する。
と全く同様の動作を行なう。記憶キーによってメモリア
クセスが禁止される場合、メモリアクセスは行なわな
い。禁止されないときは、まず、キャッシュメモリ内に
求めるアドレスの内容があればそこにアクセスが行わ
れ、メモリアクセスは終了する。また、キャッシュメモ
リ内にない場合は、実アドレスであるCHE_MISS_ADRとCH
E_MISS_REQ＝１が送られてくる。中央上部のアドレスセ
レクタ（SEL）２はCHE_MISS_REQ＝１である時、CHE_MIS
S_ADRをMCU_ADRとすべく選択する。そして、選択された
アドレスはレジスタ４でラッチされて、１サイクル後
に、MCU_ADRとBLOCK_FETCH＝１が主記憶制御装置（MC
U）に送られ、主記憶装置（MSU）からのブロックフェッ
チを要求する。
また、アドレスがTLB内に存在しない場合、DAT回路１
にVIRT_ADRとDAT_REQ＝１が送られ、REAL_ADRとKEY_FC
＝１が出力される。KEY_FC＝１に対して、アドレスセレ
クタ（SEL）２でREAL_ADRが選択され、１サイクル後
に、MCU_ADRとKEY_READ＝１が主記憶制御装置（MCU）に
送られ、記憶キー読み出しを要求する。この時同時にキ
ャッシュメモリ８がアドレスの内容を保持しているか否
か調べられる。保持している場合、CHE_MCH＝１とな
る。
にVIRT_ADRとDAT_REQ＝１が送られ、REAL_ADRとKEY_FC
＝１が出力される。KEY_FC＝１に対して、アドレスセレ
クタ（SEL）２でREAL_ADRが選択され、１サイクル後
に、MCU_ADRとKEY_READ＝１が主記憶制御装置（MCU）に
送られ、記憶キー読み出しを要求する。この時同時にキ
ャッシュメモリ８がアドレスの内容を保持しているか否
か調べられる。保持している場合、CHE_MCH＝１とな
る。
KEY_FC＝１となったサイクルの次のサイクルでは、KE
Y_READ＝１となる。アドレスセレクタ（SEL）２では、K
EY_READ＝１の時、REAL_ADRをレジスタ７でラッチした
信号、すなわち１サイクル前のREAL_ADRが選択される。
従って、キャッシュがアドレスの内容を保持していない
場合（CHE_MCH＝０）、図下方のアンド回路９、オア回
路10の出力は１になり、１サイクル後に、MCU_ADRとBLO
CK_FETCH＝１が主記憶制御装置（MCU）に送られ、主記
憶装置（MSU）からのブロックフェッチを要求する。
Y_READ＝１となる。アドレスセレクタ（SEL）２では、K
EY_READ＝１の時、REAL_ADRをレジスタ７でラッチした
信号、すなわち１サイクル前のREAL_ADRが選択される。
従って、キャッシュがアドレスの内容を保持していない
場合（CHE_MCH＝０）、図下方のアンド回路９、オア回
路10の出力は１になり、１サイクル後に、MCU_ADRとBLO
CK_FETCH＝１が主記憶制御装置（MCU）に送られ、主記
憶装置（MSU）からのブロックフェッチを要求する。
先に主記憶制御装置（MCU）に送出した記憶キー読み
出し要求に対して記憶キーが返された後、その記憶キー
によるメモリアクセスの可否を判断する。
出し要求に対して記憶キーが返された後、その記憶キー
によるメモリアクセスの可否を判断する。
［発明の効果］ 以上説明した如く、本発明によれば、記憶キーが読み
出される前にブロックフェッチの要求を発行すること
で、従来方式における主記憶装置（MSU）から記憶キー
が読み出されるまでの待ち時間を省き、より高速な動作
を達成する効果がある。
出される前にブロックフェッチの要求を発行すること
で、従来方式における主記憶装置（MSU）から記憶キー
が読み出されるまでの待ち時間を省き、より高速な動作
を達成する効果がある。
第１図は本発明の一実施例を示す図、第２図はTLBのエ
ントリー構造を示す図、第３図は従来方式の構成例を示
す図である。 １…DAT回路、２…アドレスセレクタ（SEL）、３…信号
選択ゲート、４〜７…レジスタ、８…キャッシュメモ
リ、９…アンド回路、10…オア回路、11…レジスタ
ントリー構造を示す図、第３図は従来方式の構成例を示
す図である。 １…DAT回路、２…アドレスセレクタ（SEL）、３…信号
選択ゲート、４〜７…レジスタ、８…キャッシュメモ
リ、９…アンド回路、10…オア回路、11…レジスタ
Claims (1)
- 【請求項１】キー制御保護に用いる記憶キーをページ単
位に主記憶装置内に有し、主記憶装置の内容の一部の写
しを保持するキャッシュメモリを中央処理装置内に有す
る、動的アドレス変換機構及び上記記憶キーを含んだ変
換索引緩衝機構を用いた仮想記憶方式の情報処理装置で
あって、主記憶装置内のデータにアクセスする際には上
記変換索引緩衝機構中の記憶キーを参照してアクセスの
可否を決定する情報処理装置において、 主記憶装置のあるアドレスのデータにアクセスする際
に、該アクセスの仮想アドレスが上記変換索引緩衝機構
中にない場合には、 上記仮想アドレスを動的アドレス変換機構により実アド
レスに変換し、該実アドレスにより主記憶装置内の該当
アドレスの記憶キーの読み出し要求する際に、同時に上
記キャッシュメモリ中に該当アドレスのデータがあるか
否かを確認する手段と、 上記確認によりキャッシュメモリ中に該当アドレスがな
い場合は、直ちにプリフェッチのためのブロックフェッ
チを主記憶制御装置に要求する手段とを設け、 主記憶制御装置に記憶キー要求後、かつ、該要求に対し
て記憶キーが返され、その記憶キーにより主記憶装置へ
のアクセスの可否を決定する以前に、プリフェッチのた
めのブロックフェッチを主記憶制御装置に要求すること
を特徴とするプリフェッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106066A JP2501353B2 (ja) | 1989-04-27 | 1989-04-27 | プリフェッチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106066A JP2501353B2 (ja) | 1989-04-27 | 1989-04-27 | プリフェッチ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285440A JPH02285440A (ja) | 1990-11-22 |
| JP2501353B2 true JP2501353B2 (ja) | 1996-05-29 |
Family
ID=14424232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106066A Expired - Fee Related JP2501353B2 (ja) | 1989-04-27 | 1989-04-27 | プリフェッチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501353B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4131789B2 (ja) | 2001-10-25 | 2008-08-13 | 富士通株式会社 | キャッシュ制御装置および方法 |
| JP4160589B2 (ja) | 2005-10-31 | 2008-10-01 | 富士通株式会社 | 演算処理装置，情報処理装置，及び演算処理装置のメモリアクセス方法 |
-
1989
- 1989-04-27 JP JP1106066A patent/JP2501353B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02285440A (ja) | 1990-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |