JPH03127146A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03127146A JPH03127146A JP1265734A JP26573489A JPH03127146A JP H03127146 A JPH03127146 A JP H03127146A JP 1265734 A JP1265734 A JP 1265734A JP 26573489 A JP26573489 A JP 26573489A JP H03127146 A JPH03127146 A JP H03127146A
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- JP
- Japan
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- data
- processor
- cache
- bit
- page descriptor
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 27
- 230000010365 information processing Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 230000006866 deterioration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特に各々がキャッシュメ
モリを有するがキャッシュ一致処理機能は有していない
マルチプロセッサシステムの共有データの取扱い方式に
関するものである。
モリを有するがキャッシュ一致処理機能は有していない
マルチプロセッサシステムの共有データの取扱い方式に
関するものである。
技術分野
情報処理システムの性能向上を図るべくマルチプロセッ
サ化とされることが多い。このときに問題となるのが、
プロセッサ各々に含まれているキャッシュメモリの一致
処理である。ベクトル計算機等では、スカラ処理部には
キャッシュを有しているが、ベクトル処理部はキャッシ
ュをバイパスして主記憶装置とデータの授受を行うよう
構成されているのが一般的であり、よってこのベクトル
計算機のマルチプロセッサではキャッシュ一致処理機構
が一般に設けられていないのである。
サ化とされることが多い。このときに問題となるのが、
プロセッサ各々に含まれているキャッシュメモリの一致
処理である。ベクトル計算機等では、スカラ処理部には
キャッシュを有しているが、ベクトル処理部はキャッシ
ュをバイパスして主記憶装置とデータの授受を行うよう
構成されているのが一般的であり、よってこのベクトル
計算機のマルチプロセッサではキャッシュ一致処理機構
が一般に設けられていないのである。
かかるキャッシュ一致処理機能を有していないマルチプ
ロセッサシステムでは、プロセッサ間で共有するデータ
をアクセスする前には必ずキャッシュメモリを無効化し
て主記憶装置のデータを参照する必要がある。
ロセッサシステムでは、プロセッサ間で共有するデータ
をアクセスする前には必ずキャッシュメモリを無効化し
て主記憶装置のデータを参照する必要がある。
キャッシュメモリを無効化する際、キャッシュメモリ上
に登録されている全てのデータ、すなわち共有データ以
外の他のプロセッサからアクセスされることがあり得な
いデータまでも無効化して１Ｖ３ 。
に登録されている全てのデータ、すなわち共有データ以
外の他のプロセッサからアクセスされることがあり得な
いデータまでも無効化して１Ｖ３ 。
しまうことになり、プロセッサみなりずシステム全体の
性能の低下を招来する。
性能の低下を招来する。
発明の目的
本発明はキャッシュメモリへのデータの登録制御を共有
データか否かでもって判断処理するようにして、システ
ム性能の低下を防止するようにした情報処理装置を提供
することを目的としている。
データか否かでもって判断処理するようにして、システ
ム性能の低下を防止するようにした情報処理装置を提供
することを目的としている。
発明の構成
本発明によれば、キャッシュメモリを夫々有する複数の
プロセッサと、これ等プロセッサに共通の主記憶装置と
、１のプロセッサによるデータ読出し要求時における対
応キャッシュメモリのミスヒツトに応答して参照される
アドレス変換テーブルとを含み、このアドレス変換テー
ブルにより変換されたアドレスによって前記主記憶装置
をアクセスするようにした情報処理装置であって、前記
アドレス変換テーブル内のページ記述子の制御↑１１報
に、対応データが前記プロセッサに対して共有データで
あるか否かを表示する共有データ情報を予め格納してお
き、この共有データ情報に応して前記主記憶装置からの
読出しデータの前記キャッシュメモリへの登録の可否を
制御するようにしたことを特徴とする情報処理装置が得
られる。
プロセッサと、これ等プロセッサに共通の主記憶装置と
、１のプロセッサによるデータ読出し要求時における対
応キャッシュメモリのミスヒツトに応答して参照される
アドレス変換テーブルとを含み、このアドレス変換テー
ブルにより変換されたアドレスによって前記主記憶装置
をアクセスするようにした情報処理装置であって、前記
アドレス変換テーブル内のページ記述子の制御↑１１報
に、対応データが前記プロセッサに対して共有データで
あるか否かを表示する共有データ情報を予め格納してお
き、この共有データ情報に応して前記主記憶装置からの
読出しデータの前記キャッシュメモリへの登録の可否を
制御するようにしたことを特徴とする情報処理装置が得
られる。
実施例
以下に図面を用いて本発明の実施例を詳細に説明する。
先ず、第２図を参照すると、図は本発明の実施例が適用
される情報処理装置のブロック図であり、プロセッサ１
及び２が主記憶装置８を互いに共有している。各プロセ
ッサはキャッシュメモリ３及び４を夫々内蔵しており、
対応キャッシュメモリに要求するデータが存在しない（
キャッシュミスヒツト）場合には、記憶制御装置５を介
して主記憶装置８ヘアクセスするようになっている。
される情報処理装置のブロック図であり、プロセッサ１
及び２が主記憶装置８を互いに共有している。各プロセ
ッサはキャッシュメモリ３及び４を夫々内蔵しており、
対応キャッシュメモリに要求するデータが存在しない（
キャッシュミスヒツト）場合には、記憶制御装置５を介
して主記憶装置８ヘアクセスするようになっている。
そのために、記憶制御装置５には、プロセッサ１及び２
に夫々対応したアドレス変換テーブル６及び７が設けら
れており、対応プロセッサからのデータ読出し要求時の
論理アドレスを主記憶装置８の絶対アドレスへ変換する
ものである。
に夫々対応したアドレス変換テーブル６及び７が設けら
れており、対応プロセッサからのデータ読出し要求時の
論理アドレスを主記憶装置８の絶対アドレスへ変換する
ものである。
このアドレス変換テーブル６及び７は第１図に示す如き
ページ記述子を含んでおり、このページ記述子はそのペ
ージの主記憶位置の絶対ページアドレスを示すページベ
ースと、そのページの属性等を表示する制御情報フィー
ルドとを含んでいる。
ページ記述子を含んでおり、このページ記述子はそのペ
ージの主記憶位置の絶対ページアドレスを示すページベ
ースと、そのページの属性等を表示する制御情報フィー
ルドとを含んでいる。
このページ記述子は予めソフトウェアにより準備設定さ
れるものとする。
れるものとする。
制御情報中のＣビットは、本ページ中の主記憶データが
プロセッサのキャッシュに登録しても良いかどうかを示
すための情報であり、換言すれば、当該データがプロセ
ッサ１．２に対して共有データかどうかを示す共有デー
タ情報である。すなわち、プロセッサ１．２で共有する
ことのないデータ領域のページ記述子のＣビットは“０
”に設定され、共有することのあるデータ領域のページ
記述子のＣビットは“１″に設定される。
プロセッサのキャッシュに登録しても良いかどうかを示
すための情報であり、換言すれば、当該データがプロセ
ッサ１．２に対して共有データかどうかを示す共有デー
タ情報である。すなわち、プロセッサ１．２で共有する
ことのないデータ領域のページ記述子のＣビットは“０
”に設定され、共有することのあるデータ領域のページ
記述子のＣビットは“１″に設定される。
いま、プロセッサ１より主記憶データの読出しを行う場
合、先ず自己のキャッシュメモリ３をアクセスし、キャ
ッサシュヒットすれば当該キャッシュ上のデータがプロ
セッサ１へ戻される。
合、先ず自己のキャッシュメモリ３をアクセスし、キャ
ッサシュヒットすれば当該キャッシュ上のデータがプロ
セッサ１へ戻される。
キャッシュミスヒツトであれば、記憶制御装置５に読出
し要求が論理アドレスと共に送出される。
し要求が論理アドレスと共に送出される。
記憶制御装置５は受信したこの論理アドレスによってプ
ロセッサ１に対応したアドレス変換テーブル６を索引し
てページ記述子のページベースと受信した論理アドレス
とで主記憶装置８の絶対アドレスを得、主記憶装置８を
アクセスして要求データを得る様になっている。
ロセッサ１に対応したアドレス変換テーブル６を索引し
てページ記述子のページベースと受信した論理アドレス
とで主記憶装置８の絶対アドレスを得、主記憶装置８を
アクセスして要求データを得る様になっている。
アドレス変換テーブル６のページ記述子がアクセスされ
た際に、制御情報のＣビットが主記憶装置８からの読出
しデータと共にプロセッサ１へ戻される。プロセッサ１
はこのデータを使用して命令の実行を進める。同時にプ
ロセッサ１のキャッシュメモリ３は、受信したＣビット
をチエツクして、“０”であれば、キャッシュメモリ３
上に受信データを登録する。Ｃビットが“Ｏ”であると
いうことは共有データではないので、キャッシュ登録可
であるからである。“１”であれば、受信データは共有
データであるために、キャッシュ上には登録されないの
である。
た際に、制御情報のＣビットが主記憶装置８からの読出
しデータと共にプロセッサ１へ戻される。プロセッサ１
はこのデータを使用して命令の実行を進める。同時にプ
ロセッサ１のキャッシュメモリ３は、受信したＣビット
をチエツクして、“０”であれば、キャッシュメモリ３
上に受信データを登録する。Ｃビットが“Ｏ”であると
いうことは共有データではないので、キャッシュ登録可
であるからである。“１”であれば、受信データは共有
データであるために、キャッシュ上には登録されないの
である。
このように制御することにより、プロセッサ１゜２に共
有のデータは各キャッシュに登録されないので、共有デ
ータの無効化がなされなくなってシステムの性能向上が
可能となる。
有のデータは各キャッシュに登録されないので、共有デ
ータの無効化がなされなくなってシステムの性能向上が
可能となる。
発明の効果
叙上の如く、本発明によれば、プロセッサ間で共有する
データか否かをページ記述子中に表示しておき、共有デ
ータであれば、各プロセッサのキャッツシュに登録しな
いようにしているので、キャッシュ無効化処理で共有デ
ータが無効化されることがなくなり、よってシステム性
能の低下を防止できるという効果がある。
データか否かをページ記述子中に表示しておき、共有デ
ータであれば、各プロセッサのキャッツシュに登録しな
いようにしているので、キャッシュ無効化処理で共有デ
ータが無効化されることがなくなり、よってシステム性
能の低下を防止できるという効果がある。
第１図は本発明の実施例に使用されるページ記述子の内
容を示す図、第２図は本発明の実施例が適用される情報
処理装置のシステムブロック図である。 主要部分の符号の説明 １．２・・・・・・プロセッサ ３．４・・・・・・キャッシュメモリ ６．７・・・・・・アドレス変換テーブル８・・・・・
・主記憶装置 Ｃ・・・・・・共有データ情報ビット
容を示す図、第２図は本発明の実施例が適用される情報
処理装置のシステムブロック図である。 主要部分の符号の説明 １．２・・・・・・プロセッサ ３．４・・・・・・キャッシュメモリ ６．７・・・・・・アドレス変換テーブル８・・・・・
・主記憶装置 Ｃ・・・・・・共有データ情報ビット
Claims (1)
- （１）キャッシュメモリを夫々有する複数のプロセッサ
と、これ等プロセッサに共通の主記憶装置と、１のプロ
セッサによるデータ読出し要求時における対応キャッシ
ュメモリのミスヒットに応答して参照されるアドレス変
換テーブルとを含み、このアドレス変換テーブルにより
変換されたアドレスによって前記主記憶装置をアクセス
するようにした情報処理装置であって、前記アドレス変
換テーブル内のページ記述子の制御情報に、対応データ
が前記プロセッサに対して共有データであるか否かを表
示する共有データ情報を予め格納しておき、この共有デ
ータ情報に応じて前記主記憶装置からの読出しデータの
前記キャッシュメモリへの登録の可否を制御するように
したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265734A JPH03127146A (ja) | 1989-10-12 | 1989-10-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265734A JPH03127146A (ja) | 1989-10-12 | 1989-10-12 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03127146A true JPH03127146A (ja) | 1991-05-30 |
Family
ID=17421256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1265734A Pending JPH03127146A (ja) | 1989-10-12 | 1989-10-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03127146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013546035A (ja) * | 2010-09-20 | 2013-12-26 | クゥアルコム・インコーポレイテッド | マルチプルプロセッサ計算プラットフォームにおけるプロセッサ間通信技法 |
| JP2016517992A (ja) * | 2013-05-06 | 2016-06-20 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 属性フィールドのマルチコアページテーブルセット |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63247852A (ja) * | 1987-04-02 | 1988-10-14 | Hitachi Ltd | キヤツシユメモリ制御方法 |
-
1989
- 1989-10-12 JP JP1265734A patent/JPH03127146A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63247852A (ja) * | 1987-04-02 | 1988-10-14 | Hitachi Ltd | キヤツシユメモリ制御方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013546035A (ja) * | 2010-09-20 | 2013-12-26 | クゥアルコム・インコーポレイテッド | マルチプルプロセッサ計算プラットフォームにおけるプロセッサ間通信技法 |
| US8937622B2 (en) | 2010-09-20 | 2015-01-20 | Qualcomm Incorporated | Inter-processor communication techniques in a multiple-processor computing platform |
| US9626234B2 (en) | 2010-09-20 | 2017-04-18 | Qualcomm Incorporated | Inter-processor communication techniques in a multiple-processor computing platform |
| US9645866B2 (en) | 2010-09-20 | 2017-05-09 | Qualcomm Incorporated | Inter-processor communication techniques in a multiple-processor computing platform |
| JP2016517992A (ja) * | 2013-05-06 | 2016-06-20 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 属性フィールドのマルチコアページテーブルセット |
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