JPH03127146A - 情報処理装置 - Google Patents

情報処理装置

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Publication number
JPH03127146A
JPH03127146A JP1265734A JP26573489A JPH03127146A JP H03127146 A JPH03127146 A JP H03127146A JP 1265734 A JP1265734 A JP 1265734A JP 26573489 A JP26573489 A JP 26573489A JP H03127146 A JPH03127146 A JP H03127146A
Authority
JP
Japan
Prior art keywords
data
processor
cache
bit
page descriptor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1265734A
Other languages
English (en)
Inventor
Hideo Hayashi
英男 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Computertechno Ltd
Original Assignee
NEC Computertechno Ltd
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Filing date
Publication date
Application filed by NEC Computertechno Ltd filed Critical NEC Computertechno Ltd
Priority to JP1265734A priority Critical patent/JPH03127146A/ja
Publication of JPH03127146A publication Critical patent/JPH03127146A/ja
Pending legal-status Critical Current

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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に各々がキャッシュメ
モリを有するがキャッシュ一致処理機能は有していない
マルチプロセッサシステムの共有データの取扱い方式に
関するものである。
技術分野 情報処理システムの性能向上を図るべくマルチプロセッ
サ化とされることが多い。このときに問題となるのが、
プロセッサ各々に含まれているキャッシュメモリの一致
処理である。ベクトル計算機等では、スカラ処理部には
キャッシュを有しているが、ベクトル処理部はキャッシ
ュをバイパスして主記憶装置とデータの授受を行うよう
構成されているのが一般的であり、よってこのベクトル
計算機のマルチプロセッサではキャッシュ一致処理機構
が一般に設けられていないのである。
かかるキャッシュ一致処理機能を有していないマルチプ
ロセッサシステムでは、プロセッサ間で共有するデータ
をアクセスする前には必ずキャッシュメモリを無効化し
て主記憶装置のデータを参照する必要がある。
キャッシュメモリを無効化する際、キャッシュメモリ上
に登録されている全てのデータ、すなわち共有データ以
外の他のプロセッサからアクセスされることがあり得な
いデータまでも無効化して1V3    。
しまうことになり、プロセッサみなりずシステム全体の
性能の低下を招来する。
発明の目的 本発明はキャッシュメモリへのデータの登録制御を共有
データか否かでもって判断処理するようにして、システ
ム性能の低下を防止するようにした情報処理装置を提供
することを目的としている。
発明の構成 本発明によれば、キャッシュメモリを夫々有する複数の
プロセッサと、これ等プロセッサに共通の主記憶装置と
、1のプロセッサによるデータ読出し要求時における対
応キャッシュメモリのミスヒツトに応答して参照される
アドレス変換テーブルとを含み、このアドレス変換テー
ブルにより変換されたアドレスによって前記主記憶装置
をアクセスするようにした情報処理装置であって、前記
アドレス変換テーブル内のページ記述子の制御↑11報
に、対応データが前記プロセッサに対して共有データで
あるか否かを表示する共有データ情報を予め格納してお
き、この共有データ情報に応して前記主記憶装置からの
読出しデータの前記キャッシュメモリへの登録の可否を
制御するようにしたことを特徴とする情報処理装置が得
られる。
実施例 以下に図面を用いて本発明の実施例を詳細に説明する。
先ず、第2図を参照すると、図は本発明の実施例が適用
される情報処理装置のブロック図であり、プロセッサ1
及び2が主記憶装置8を互いに共有している。各プロセ
ッサはキャッシュメモリ3及び4を夫々内蔵しており、
対応キャッシュメモリに要求するデータが存在しない(
キャッシュミスヒツト)場合には、記憶制御装置5を介
して主記憶装置8ヘアクセスするようになっている。
そのために、記憶制御装置5には、プロセッサ1及び2
に夫々対応したアドレス変換テーブル6及び7が設けら
れており、対応プロセッサからのデータ読出し要求時の
論理アドレスを主記憶装置8の絶対アドレスへ変換する
ものである。
このアドレス変換テーブル6及び7は第1図に示す如き
ページ記述子を含んでおり、このページ記述子はそのペ
ージの主記憶位置の絶対ページアドレスを示すページベ
ースと、そのページの属性等を表示する制御情報フィー
ルドとを含んでいる。
このページ記述子は予めソフトウェアにより準備設定さ
れるものとする。
制御情報中のCビットは、本ページ中の主記憶データが
プロセッサのキャッシュに登録しても良いかどうかを示
すための情報であり、換言すれば、当該データがプロセ
ッサ1.2に対して共有データかどうかを示す共有デー
タ情報である。すなわち、プロセッサ1.2で共有する
ことのないデータ領域のページ記述子のCビットは“0
”に設定され、共有することのあるデータ領域のページ
記述子のCビットは“1″に設定される。
いま、プロセッサ1より主記憶データの読出しを行う場
合、先ず自己のキャッシュメモリ3をアクセスし、キャ
ッサシュヒットすれば当該キャッシュ上のデータがプロ
セッサ1へ戻される。
キャッシュミスヒツトであれば、記憶制御装置5に読出
し要求が論理アドレスと共に送出される。
記憶制御装置5は受信したこの論理アドレスによってプ
ロセッサ1に対応したアドレス変換テーブル6を索引し
てページ記述子のページベースと受信した論理アドレス
とで主記憶装置8の絶対アドレスを得、主記憶装置8を
アクセスして要求データを得る様になっている。
アドレス変換テーブル6のページ記述子がアクセスされ
た際に、制御情報のCビットが主記憶装置8からの読出
しデータと共にプロセッサ1へ戻される。プロセッサ1
はこのデータを使用して命令の実行を進める。同時にプ
ロセッサ1のキャッシュメモリ3は、受信したCビット
をチエツクして、“0”であれば、キャッシュメモリ3
上に受信データを登録する。Cビットが“O”であると
いうことは共有データではないので、キャッシュ登録可
であるからである。“1”であれば、受信データは共有
データであるために、キャッシュ上には登録されないの
である。
このように制御することにより、プロセッサ1゜2に共
有のデータは各キャッシュに登録されないので、共有デ
ータの無効化がなされなくなってシステムの性能向上が
可能となる。
発明の効果 叙上の如く、本発明によれば、プロセッサ間で共有する
データか否かをページ記述子中に表示しておき、共有デ
ータであれば、各プロセッサのキャッツシュに登録しな
いようにしているので、キャッシュ無効化処理で共有デ
ータが無効化されることがなくなり、よってシステム性
能の低下を防止できるという効果がある。
【図面の簡単な説明】
第1図は本発明の実施例に使用されるページ記述子の内
容を示す図、第2図は本発明の実施例が適用される情報
処理装置のシステムブロック図である。 主要部分の符号の説明 1.2・・・・・・プロセッサ 3.4・・・・・・キャッシュメモリ 6.7・・・・・・アドレス変換テーブル8・・・・・
・主記憶装置 C・・・・・・共有データ情報ビット

Claims (1)

    【特許請求の範囲】
  1. (1)キャッシュメモリを夫々有する複数のプロセッサ
    と、これ等プロセッサに共通の主記憶装置と、1のプロ
    セッサによるデータ読出し要求時における対応キャッシ
    ュメモリのミスヒットに応答して参照されるアドレス変
    換テーブルとを含み、このアドレス変換テーブルにより
    変換されたアドレスによって前記主記憶装置をアクセス
    するようにした情報処理装置であって、前記アドレス変
    換テーブル内のページ記述子の制御情報に、対応データ
    が前記プロセッサに対して共有データであるか否かを表
    示する共有データ情報を予め格納しておき、この共有デ
    ータ情報に応じて前記主記憶装置からの読出しデータの
    前記キャッシュメモリへの登録の可否を制御するように
    したことを特徴とする情報処理装置。
JP1265734A 1989-10-12 1989-10-12 情報処理装置 Pending JPH03127146A (ja)

Priority Applications (1)

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JP1265734A JPH03127146A (ja) 1989-10-12 1989-10-12 情報処理装置

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JP1265734A JPH03127146A (ja) 1989-10-12 1989-10-12 情報処理装置

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JPH03127146A true JPH03127146A (ja) 1991-05-30

Family

ID=17421256

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1265734A Pending JPH03127146A (ja) 1989-10-12 1989-10-12 情報処理装置

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