JPH055137B2 - - Google Patents
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- JPH055137B2 JPH055137B2 JP58185830A JP18583083A JPH055137B2 JP H055137 B2 JPH055137 B2 JP H055137B2 JP 58185830 A JP58185830 A JP 58185830A JP 18583083 A JP18583083 A JP 18583083A JP H055137 B2 JPH055137 B2 JP H055137B2
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- 238000012545 processing Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 15
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000013519 translation Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、キヤツシユメモリを有する多重仮想
記憶データ処理装置に係り、特に論理アドレスで
キヤツシユメモリをアクセスする多重仮想記憶デ
ータ処理装置に関する。
記憶データ処理装置に係り、特に論理アドレスで
キヤツシユメモリをアクセスする多重仮想記憶デ
ータ処理装置に関する。
キヤツシユメモリは主メモリのデータの一部の
コピーを格納した高速のICメモリであつて、処
理装置からのアクセスされるアドレスの大部分が
このキヤツシユメモリ上にある場合にはメモリの
アクセス時間が大幅に短縮される。更に、マルチ
プロセツサ構成の場合、多数のプロセツサが共通
のバスを介してメモリアクセスを行うが、キヤツ
シユメモリを各プロセツサに備えることによつて
共通バスの使用頻度を少なくすることが可能であ
る。これらの理由によつて、近年では、大型機は
もちろん、大多数のミニコンピユータもキヤツシ
ユメモリを備えている。
コピーを格納した高速のICメモリであつて、処
理装置からのアクセスされるアドレスの大部分が
このキヤツシユメモリ上にある場合にはメモリの
アクセス時間が大幅に短縮される。更に、マルチ
プロセツサ構成の場合、多数のプロセツサが共通
のバスを介してメモリアクセスを行うが、キヤツ
シユメモリを各プロセツサに備えることによつて
共通バスの使用頻度を少なくすることが可能であ
る。これらの理由によつて、近年では、大型機は
もちろん、大多数のミニコンピユータもキヤツシ
ユメモリを備えている。
キヤツシユメモリは、メモリへの書込み方式の
処理の違いによつてストアスワツプ方式とストア
スルー方式に分類される。ストアスワツプ方式は
ストアすべきアドレスがキヤツシユ内に登録され
ている場合にはキヤツシユのみにストアし、主メ
モリにはストアしない方式である。キヤツシユ内
に登録されていない場合にはキヤツシユメモリと
主記憶の両方にストアする。ストアスルー方式は
ストアすべきアドレスがキヤツシユ内に存在する
ときには、キヤツシユと主メモリの双方にストア
して、常に主メモリとキヤツシユメモリの内容を
一致させる方式である。ストア処理を短時間で完
了させるためには、ストアスワツプ方式がすぐれ
ている。これらの技術はいずれも公知のもので例
えば情報処理学会誌Vo121，No.４ pp336（1980
年）に参照される。
処理の違いによつてストアスワツプ方式とストア
スルー方式に分類される。ストアスワツプ方式は
ストアすべきアドレスがキヤツシユ内に登録され
ている場合にはキヤツシユのみにストアし、主メ
モリにはストアしない方式である。キヤツシユ内
に登録されていない場合にはキヤツシユメモリと
主記憶の両方にストアする。ストアスルー方式は
ストアすべきアドレスがキヤツシユ内に存在する
ときには、キヤツシユと主メモリの双方にストア
して、常に主メモリとキヤツシユメモリの内容を
一致させる方式である。ストア処理を短時間で完
了させるためには、ストアスワツプ方式がすぐれ
ている。これらの技術はいずれも公知のもので例
えば情報処理学会誌Vo121，No.４ pp336（1980
年）に参照される。
一方、複数のプロセツサが主メモリを共有する
マルチプロセツサ方式では、アドレス変換装置を
プロセツサ間で共通に１組だけにすることによつ
てハードウエアの物量を減少させることが可能で
ある他、キヤツシユのアクセスを論理アドレスで
行うため、キヤツシユアクセスに伴うアドレス変
換のオーバーヘツドを減じることができキヤツシ
ユのアクセス時間短縮に有効である。このよう
に、キヤツシユとアドレス変換装置の位置関係を
従来と逆転させて、論理アドレスでキヤツシユを
アクセスするデータ処理装置は特願昭56−156193
に開示されている。
マルチプロセツサ方式では、アドレス変換装置を
プロセツサ間で共通に１組だけにすることによつ
てハードウエアの物量を減少させることが可能で
ある他、キヤツシユのアクセスを論理アドレスで
行うため、キヤツシユアクセスに伴うアドレス変
換のオーバーヘツドを減じることができキヤツシ
ユのアクセス時間短縮に有効である。このよう
に、キヤツシユとアドレス変換装置の位置関係を
従来と逆転させて、論理アドレスでキヤツシユを
アクセスするデータ処理装置は特願昭56−156193
に開示されている。
上述のようにキヤツシユメモリの高速化のため
には ストアスワツプ方式 論理アドレスによるキヤツシユアクセスの採
用が有効であることを説明したが、多重仮想記
憶方式を支援するには次のような問題がある。
すなわち、タスクが切替る毎に、キヤツシユメ
モリ上の変更部分を全て主メモリにストアする
処理が必要となり、また、論理アドレスで記憶
されているため、キヤツシユの全パージも行う
必要がある。これらの処理はタスク切替えのオ
ーバーヘツドを膨大化するという問題点があつ
た。
には ストアスワツプ方式 論理アドレスによるキヤツシユアクセスの採
用が有効であることを説明したが、多重仮想記
憶方式を支援するには次のような問題がある。
すなわち、タスクが切替る毎に、キヤツシユメ
モリ上の変更部分を全て主メモリにストアする
処理が必要となり、また、論理アドレスで記憶
されているため、キヤツシユの全パージも行う
必要がある。これらの処理はタスク切替えのオ
ーバーヘツドを膨大化するという問題点があつ
た。
本発明は上述した従来技術の欠点に鑑みなされ
たもので、その目的は論理アドレスでキヤツシユ
メモリをアクセスし、かつタスク切替え時のオー
バーヘツドの少ないキツシユメモリを備えた多重
仮想記憶データ処理装置を提供することにあり、
かつそのキヤツシユメモリをストアスワツプ方式
で制御するようにした多重仮想記憶データ処理装
置を提供することにある。
たもので、その目的は論理アドレスでキヤツシユ
メモリをアクセスし、かつタスク切替え時のオー
バーヘツドの少ないキツシユメモリを備えた多重
仮想記憶データ処理装置を提供することにあり、
かつそのキヤツシユメモリをストアスワツプ方式
で制御するようにした多重仮想記憶データ処理装
置を提供することにある。
本発明は、論理アドレスでアクセスされるキヤ
ツシユメモリのデイレクトリ内にキヤツシユメモ
リ内のデータがどのタスクに属するかを識別する
識別子を持たせ、キヤツシユメモリのアクセス時
にはアクセスすべき論理アドレスとそのアクセス
を行つているタスクの識別子の双方をデイレクト
リに入力し、論理アドレス及び識別子の双方が一
致したデータがある時のみキヤツシユメモリ上の
当該データへアクセスするように構成したことを
特徴とするものである。
ツシユメモリのデイレクトリ内にキヤツシユメモ
リ内のデータがどのタスクに属するかを識別する
識別子を持たせ、キヤツシユメモリのアクセス時
にはアクセスすべき論理アドレスとそのアクセス
を行つているタスクの識別子の双方をデイレクト
リに入力し、論理アドレス及び識別子の双方が一
致したデータがある時のみキヤツシユメモリ上の
当該データへアクセスするように構成したことを
特徴とするものである。
以下、本発明の一実施例を図面によつて詳細に
説明する。第１図は、共通バスを用いたマルチプ
ロセツサシステムの構成を示した図である。各プ
ロセツサ３，４，５は共通バス６を通じて共有の
主メモリMM１に主メモリ制御装置MCU２を介
して接続される。各プロセツサ、例えばプロセツ
サ３は主メモリ１のデータの一部のコピーを持つ
キヤツシユメモリCM３Ａと基本処理部BPU３Ｂ
から構成されている。アドレス変換装置AT２Ａ
は主メモリ制御装置２内に置かれ各プロセツサで
共有される。キヤツシユメモリ３Ａは基本処理部
３Ｂから論理アドレスでアクセスされ、キヤツシ
ユメモリ３Ａ上にないデータのみ共有バス６を通
してアドレス変換装置２Ａで物理アドレスに変換
され、この物理アドレスで主メモリ１をアクセス
する。したがつて、共有バス６上では論理アドレ
スが転送される。本発明は第１図の主にキヤツシ
ユメモリ３Ａに関連するため、以下第２図〜第５
図によつて、上記キヤツシユメモリ３Ａを詳しく
説明する。なお、以下の説明ではストアスワツプ
方式のキヤツシユメモリをもとに行うが、もちろ
んストアスルー方式でも、全く同一のことが可能
であり、両者の間に本発明を適用するための本質
的な差異はない。
説明する。第１図は、共通バスを用いたマルチプ
ロセツサシステムの構成を示した図である。各プ
ロセツサ３，４，５は共通バス６を通じて共有の
主メモリMM１に主メモリ制御装置MCU２を介
して接続される。各プロセツサ、例えばプロセツ
サ３は主メモリ１のデータの一部のコピーを持つ
キヤツシユメモリCM３Ａと基本処理部BPU３Ｂ
から構成されている。アドレス変換装置AT２Ａ
は主メモリ制御装置２内に置かれ各プロセツサで
共有される。キヤツシユメモリ３Ａは基本処理部
３Ｂから論理アドレスでアクセスされ、キヤツシ
ユメモリ３Ａ上にないデータのみ共有バス６を通
してアドレス変換装置２Ａで物理アドレスに変換
され、この物理アドレスで主メモリ１をアクセス
する。したがつて、共有バス６上では論理アドレ
スが転送される。本発明は第１図の主にキヤツシ
ユメモリ３Ａに関連するため、以下第２図〜第５
図によつて、上記キヤツシユメモリ３Ａを詳しく
説明する。なお、以下の説明ではストアスワツプ
方式のキヤツシユメモリをもとに行うが、もちろ
んストアスルー方式でも、全く同一のことが可能
であり、両者の間に本発明を適用するための本質
的な差異はない。
第２図はプロセツサ３の構成を示すブロツク図
で、本発明の中心であるキヤツシユメモリ３Ａを
詳しく示している。キヤツシユメモリ３Ａは主メ
モリ１のデータの一部のコピーを保持するデータ
メモリ部DM３Ａ３、このデータメモリ部３Ａ３
に基本処理部３Ｂから要求されたアドレス上のデ
ータがあるか否かを調べるためのデイレクトリ部
DIR３Ａ２、及びキヤツシユメモリ３Ａの動作を
制御するコントロール部CNT３Ａ１を主な構成
要素とする。このキヤツシユメモリ３Ａは基本処
理部３Ｂからアクセスの起動信号EXEC３Ｃ２
を、レジスタAR３Ｂ１からアクセスされるアド
レス３Ｃ３を、レジスタAKR３Ｂ２からアクセ
スキー３Ｃ４を、そしてレジスタTIR３Ｂ３から
タスクの番号３Ｃ５を受け取り、リード時には当
該データがデータメモリ部３Ａ３にあればこれを
取出して信号線３Ｃ６を通して基本処理部３Ｂに
転送するとともに、応答信号AEND３Ｃ１を基
本処理部３Ｂに送る。ライト時には上記の情報の
他にライトデータを信号線３Ｃ６を通して基本処
理部３Ｂより受取りライトアドレスがデータメモ
リ部３Ａ３上にあればそこへ受取つたデータを書
き込む処理を行う。尚、データメモリ部３Ａ３上
に当該アドレスがない場合、又はデータメモリ部
３Ａ３上のデータの一部を主メモリ１に転送する
場合にはコントロール部３Ａ１の制御のもとに共
有バス６を通して主メモリ１とデータの転送を行
う。この場合、コントロール部３Ａ１は共有バス
６使用要求を信号線６Ａに送出し、アドレス、ア
クセスキー、タスク番号等を共有バス６上の各信
号線６Ｅ，６Ｂ，６Ｄに送出するが、これらの共
有バスにおけるデータの転送制御は本発明との係
りが少ないので詳細な説明は省略する。
で、本発明の中心であるキヤツシユメモリ３Ａを
詳しく示している。キヤツシユメモリ３Ａは主メ
モリ１のデータの一部のコピーを保持するデータ
メモリ部DM３Ａ３、このデータメモリ部３Ａ３
に基本処理部３Ｂから要求されたアドレス上のデ
ータがあるか否かを調べるためのデイレクトリ部
DIR３Ａ２、及びキヤツシユメモリ３Ａの動作を
制御するコントロール部CNT３Ａ１を主な構成
要素とする。このキヤツシユメモリ３Ａは基本処
理部３Ｂからアクセスの起動信号EXEC３Ｃ２
を、レジスタAR３Ｂ１からアクセスされるアド
レス３Ｃ３を、レジスタAKR３Ｂ２からアクセ
スキー３Ｃ４を、そしてレジスタTIR３Ｂ３から
タスクの番号３Ｃ５を受け取り、リード時には当
該データがデータメモリ部３Ａ３にあればこれを
取出して信号線３Ｃ６を通して基本処理部３Ｂに
転送するとともに、応答信号AEND３Ｃ１を基
本処理部３Ｂに送る。ライト時には上記の情報の
他にライトデータを信号線３Ｃ６を通して基本処
理部３Ｂより受取りライトアドレスがデータメモ
リ部３Ａ３上にあればそこへ受取つたデータを書
き込む処理を行う。尚、データメモリ部３Ａ３上
に当該アドレスがない場合、又はデータメモリ部
３Ａ３上のデータの一部を主メモリ１に転送する
場合にはコントロール部３Ａ１の制御のもとに共
有バス６を通して主メモリ１とデータの転送を行
う。この場合、コントロール部３Ａ１は共有バス
６使用要求を信号線６Ａに送出し、アドレス、ア
クセスキー、タスク番号等を共有バス６上の各信
号線６Ｅ，６Ｂ，６Ｄに送出するが、これらの共
有バスにおけるデータの転送制御は本発明との係
りが少ないので詳細な説明は省略する。
このような動作に当つては、アクセスされたア
ドレスがデータメモリ部３Ａ３上にあるか否かの
判定が必要であるが、このチエツクは基本処理部
３Ｂからの出力３Ｃ３，３Ｃ４，３Ｃ５をもとに
デイレクトリ部３Ａ２によつて行われる。そこ
で、第３図によつてデイレクトリ部３Ａ２の構成
を更に詳しく説明する。第３図ではセツト数２の
構成例を示しているが、もちろん本発明はこれに
限定されるわけではなく、セツト数が４でも８で
も、あるいは１でもよい。デイレクトリ部３Ａ２
の主な構成要素はデイレクトリメモリ１３０，１
４０、比較器１６０，１７０，１８０，１９０，
２００，２１０，レジスタ１００，１１０，１２
０，２４０，２５０，２６０、セレクタ３３０，
３４０，３５０，３６０、ゲート２２０，２３０
などである。もちろん、この他にも構成要素があ
るが本発明の理解には必要ないので省略した。第
３図ではセツト数が２であるため、２組のデイレ
クトリメモリ１３０，１４０を持つが、これらは
基本処理部３Ｂからのアクセス検索の目的の他
に、他のプロセツサによつて無効化されるキヤツ
シユ内のブロツクの無効化処理のために、アクセ
スされる。第３図では両者のアクセスを同一のデ
イレクトリメモリで共通に時分割使用する方式と
しているが、これについては、特願昭56−55667
にも示されているように公知の技術である。また
デイレクトリメモリ１３０（メモリ１４０も同様
な構成）の内容例は第４図に示されており、ロー
アドレスを保持するフイールドRA１３１、タス
ク番号を保持するフイールドTN１３２、ストレ
ージキーを保持するフイールドSK１３３、有効
ビツトを保持するフイールドＶ１３４を主なフイ
ールドとする。もちろん、上述したフイールド以
外にもいくつかのフイールドが含まれ、例えばパ
リテイエラーをチエツクするためのパリテイビツ
トを保持するフイールドなどがあるが、本発明に
は関係ないので省略している。
ドレスがデータメモリ部３Ａ３上にあるか否かの
判定が必要であるが、このチエツクは基本処理部
３Ｂからの出力３Ｃ３，３Ｃ４，３Ｃ５をもとに
デイレクトリ部３Ａ２によつて行われる。そこ
で、第３図によつてデイレクトリ部３Ａ２の構成
を更に詳しく説明する。第３図ではセツト数２の
構成例を示しているが、もちろん本発明はこれに
限定されるわけではなく、セツト数が４でも８で
も、あるいは１でもよい。デイレクトリ部３Ａ２
の主な構成要素はデイレクトリメモリ１３０，１
４０、比較器１６０，１７０，１８０，１９０，
２００，２１０，レジスタ１００，１１０，１２
０，２４０，２５０，２６０、セレクタ３３０，
３４０，３５０，３６０、ゲート２２０，２３０
などである。もちろん、この他にも構成要素があ
るが本発明の理解には必要ないので省略した。第
３図ではセツト数が２であるため、２組のデイレ
クトリメモリ１３０，１４０を持つが、これらは
基本処理部３Ｂからのアクセス検索の目的の他
に、他のプロセツサによつて無効化されるキヤツ
シユ内のブロツクの無効化処理のために、アクセ
スされる。第３図では両者のアクセスを同一のデ
イレクトリメモリで共通に時分割使用する方式と
しているが、これについては、特願昭56−55667
にも示されているように公知の技術である。また
デイレクトリメモリ１３０（メモリ１４０も同様
な構成）の内容例は第４図に示されており、ロー
アドレスを保持するフイールドRA１３１、タス
ク番号を保持するフイールドTN１３２、ストレ
ージキーを保持するフイールドSK１３３、有効
ビツトを保持するフイールドＶ１３４を主なフイ
ールドとする。もちろん、上述したフイールド以
外にもいくつかのフイールドが含まれ、例えばパ
リテイエラーをチエツクするためのパリテイビツ
トを保持するフイールドなどがあるが、本発明に
は関係ないので省略している。
以下、第３図に於いて基本処理部３Ｂからのア
クセス要求に対して、当該アドレス上のデータが
データメモリ部３Ａ３上にあるか否かの判断を行
う場合の動作を説明する。基本処理部３Ｂのアク
セスに対応するアドレス３Ｃ３、アクセスキー３
Ｃ４、及びタスク番号３Ｃ５が各々レジスタ１１
０，１２０，１００にセツトされる。（これらの
レジスタは原理的にはなくてもよいが説明の都合
上設定している）。このうちタスク部は、基本処
理部３Ｂが実行中のタスクの番号を示しており、
タスクの中断又は終了時には第２図のレジスタ３
Ｂ３の内容が次に実行さるタスクの番号に更新さ
れるもので、このタスク番号のデイレクトリ部３
Ａ２での参照が本発明の特徴とするところであ
る。レジスタ１１０に格納されたアドレス３Ｃ３
上のカラムアドレス部CA１１２の出力４０１に
よつてデイレクトリメモリ１３０，１４０をアク
セスする。その時の前記メモリ１３０，１４０の
ローアドレス部RA１３１，１４１の出力４１
１，４１５と、レジスタ１１０内のローアドレス
部RA１１１の出力４０２とが比較器１６０，１
９０で一致検証される。同時に、前記メモリ１３
０，１４０のタスク番号部TN１３２，１４２の
出力４１２，４１６とレジスタ１００の出力４０
３とが比較器１７０，２２０で一致検証され、更
にストレージ・キー部SK１３３，１４３の出力
４１３，４１７とレジスタ１２０の出力４０４と
が比較器１８０，２１０で比較される。比較器１
８０，２１０はキープロテクシヨンの判定を行う
もので、キープロテクシヨンについては、例えば
“HIDICV90/50中央処理装置９０−２−０００２
(株)日立製作所発行（1982）”に参照される。比較
器１６０，１７０の両方で一致が検出され、かつ
比較器１８０でアクセスが許可され、かつメモリ
１３０内の当該アドレス上のデータが有効である
ことを示す有効ビツトＶ１３４が真であるとき、
アンドゲート２２０の出力４２１が真となつて、
データメモリ部３Ａ３上にアクセス可能なデータ
が存在することを示す。また比較器１９０，２０
０の両方で一致が検出され、かつ比較器２１０で
アクセスが許可され、かつメモリ１４０の有効ビ
ツト１４４が真であるとき、アンドゲート２３０
の出力４２２が真となつてデータメモリ部３Ａ３
上にアクセス可能なデータが存在することを示
す。周知のようにキヤツシユメモリは一種の連想
メモリであり、メモリアドレスによつて索引され
るが、本発明ではアドレスの他に、タスク番号の
一致を条件に加えて索引を行つている。したがつ
て、キヤツシユメモリ上のデータをアクセスする
ためにはアドレスとタスク番号が同時に一致しな
ければならない。
クセス要求に対して、当該アドレス上のデータが
データメモリ部３Ａ３上にあるか否かの判断を行
う場合の動作を説明する。基本処理部３Ｂのアク
セスに対応するアドレス３Ｃ３、アクセスキー３
Ｃ４、及びタスク番号３Ｃ５が各々レジスタ１１
０，１２０，１００にセツトされる。（これらの
レジスタは原理的にはなくてもよいが説明の都合
上設定している）。このうちタスク部は、基本処
理部３Ｂが実行中のタスクの番号を示しており、
タスクの中断又は終了時には第２図のレジスタ３
Ｂ３の内容が次に実行さるタスクの番号に更新さ
れるもので、このタスク番号のデイレクトリ部３
Ａ２での参照が本発明の特徴とするところであ
る。レジスタ１１０に格納されたアドレス３Ｃ３
上のカラムアドレス部CA１１２の出力４０１に
よつてデイレクトリメモリ１３０，１４０をアク
セスする。その時の前記メモリ１３０，１４０の
ローアドレス部RA１３１，１４１の出力４１
１，４１５と、レジスタ１１０内のローアドレス
部RA１１１の出力４０２とが比較器１６０，１
９０で一致検証される。同時に、前記メモリ１３
０，１４０のタスク番号部TN１３２，１４２の
出力４１２，４１６とレジスタ１００の出力４０
３とが比較器１７０，２２０で一致検証され、更
にストレージ・キー部SK１３３，１４３の出力
４１３，４１７とレジスタ１２０の出力４０４と
が比較器１８０，２１０で比較される。比較器１
８０，２１０はキープロテクシヨンの判定を行う
もので、キープロテクシヨンについては、例えば
“HIDICV90/50中央処理装置９０−２−０００２
(株)日立製作所発行（1982）”に参照される。比較
器１６０，１７０の両方で一致が検出され、かつ
比較器１８０でアクセスが許可され、かつメモリ
１３０内の当該アドレス上のデータが有効である
ことを示す有効ビツトＶ１３４が真であるとき、
アンドゲート２２０の出力４２１が真となつて、
データメモリ部３Ａ３上にアクセス可能なデータ
が存在することを示す。また比較器１９０，２０
０の両方で一致が検出され、かつ比較器２１０で
アクセスが許可され、かつメモリ１４０の有効ビ
ツト１４４が真であるとき、アンドゲート２３０
の出力４２２が真となつてデータメモリ部３Ａ３
上にアクセス可能なデータが存在することを示
す。周知のようにキヤツシユメモリは一種の連想
メモリであり、メモリアドレスによつて索引され
るが、本発明ではアドレスの他に、タスク番号の
一致を条件に加えて索引を行つている。したがつ
て、キヤツシユメモリ上のデータをアクセスする
ためにはアドレスとタスク番号が同時に一致しな
ければならない。
第５図はデータメモリ部３Ａ３の構成を示すも
ので、データメモリ部３Ａ３は、セツト数が２で
あるので２組のデータを格納するメモリ５１０，
５２０とレジスタ５３０，５４０、セレクタ５４
０，５５０などを主な要素として構成される。そ
してキヤツシユメモリへのリードアクセスの場
合、前述したようにデイレクトリメモリ１３０，
１４０をアクセスして当該アドレス上のデータが
データメモリ部３Ａ３にあるか否か調べて結果を
信号線３Ａ５を介してコントロール部３Ａ１に転
送し、コントロール部３Ａ１は前記信号線３Ａ５
の内容に応じて、どの部分からデータを取出すか
を信号線３Ａ４を通じて第５図のデータメモリ部
３Ａ３に通知する。データメモリ部３Ａ３は信号
線３Ａ４中の信号６０１によつてセレクタ５５０
を制御して、メモリ５１０，５２０レジスタ５３
０（データメモリ部３Ａ３に当該アドレスがな
く、主メモリ１からの読み出しが行われた時、そ
のデータがこのレジスタ５３０に転送されてい
る）のいずれかのデータを信号線３Ｃ６を介して
基本処理部３Ｂに転送する。
ので、データメモリ部３Ａ３は、セツト数が２で
あるので２組のデータを格納するメモリ５１０，
５２０とレジスタ５３０，５４０、セレクタ５４
０，５５０などを主な要素として構成される。そ
してキヤツシユメモリへのリードアクセスの場
合、前述したようにデイレクトリメモリ１３０，
１４０をアクセスして当該アドレス上のデータが
データメモリ部３Ａ３にあるか否か調べて結果を
信号線３Ａ５を介してコントロール部３Ａ１に転
送し、コントロール部３Ａ１は前記信号線３Ａ５
の内容に応じて、どの部分からデータを取出すか
を信号線３Ａ４を通じて第５図のデータメモリ部
３Ａ３に通知する。データメモリ部３Ａ３は信号
線３Ａ４中の信号６０１によつてセレクタ５５０
を制御して、メモリ５１０，５２０レジスタ５３
０（データメモリ部３Ａ３に当該アドレスがな
く、主メモリ１からの読み出しが行われた時、そ
のデータがこのレジスタ５３０に転送されてい
る）のいずれかのデータを信号線３Ｃ６を介して
基本処理部３Ｂに転送する。
キヤツシユメモリのライトアクセスの場合、デ
イレクトリメモリ１３０，１４０をリードアクセ
スと同様に調べ、あると判定された場合には、メ
モリ書込み指示信号線６０２，６０３の内、当該
するアドレスが有ると判定された方のメモリ側の
書込み指示信号が真となつて、レジスタ５４０上
の書込みデータが書込まれる。当該アドレスがキ
ヤツシユメモリ上にない場合には、レジスタ５４
０上の書込みデータが、共有ババス６のデータ線
６Ｆにオンバスされて、主メモリ１に転送されて
書込みが行われる。
イレクトリメモリ１３０，１４０をリードアクセ
スと同様に調べ、あると判定された場合には、メ
モリ書込み指示信号線６０２，６０３の内、当該
するアドレスが有ると判定された方のメモリ側の
書込み指示信号が真となつて、レジスタ５４０上
の書込みデータが書込まれる。当該アドレスがキ
ヤツシユメモリ上にない場合には、レジスタ５４
０上の書込みデータが、共有ババス６のデータ線
６Ｆにオンバスされて、主メモリ１に転送されて
書込みが行われる。
次に第３図によつて、キヤツシユメモリの無効
化時の動作を説明する。このキヤツシユの無効化
は、例えばマルチプロセツサ構成で他のプロセツ
サが主メモリの内容を書換えた時に、その対応す
るアドレスがあるプロセツサのキヤツシユメモリ
上にコピーされている場合、他のプロセツサから
共有バス６上へメモリ書込みアドレス及びタスク
番号が送られてレジスタ２５０，２４０にラツチ
される。そのアドレス及びタスク番号が一致する
ものがデイレクトリメモリ１３０，１４０内にあ
るか否かを比較器１６０，１７０，１９０，２０
０で判定する。この判定法は第３図で、基本処理
部３Ｂからのアクセスの場合と同様であるが、ア
クセスキーはこの場合は一致するように信号線６
Ｂから信号が入力され、かつ有効なものを無効化
するから有効ビツトは１であるとしてよい。そし
て当該するアドレス上にデータが存在すればアン
ドゲート２２０又は２３０から出力がコントロー
ル部３Ａ１へ送られるので、コントロール部３Ａ
１は第３図では省略したが第２図の信号線３Ａ６
を介して、レジスタ２５０で指定されたメモリ１
３０又は１４０上のアドレスを含むブロツクの有
効ビツトをすべてクリヤする。
化時の動作を説明する。このキヤツシユの無効化
は、例えばマルチプロセツサ構成で他のプロセツ
サが主メモリの内容を書換えた時に、その対応す
るアドレスがあるプロセツサのキヤツシユメモリ
上にコピーされている場合、他のプロセツサから
共有バス６上へメモリ書込みアドレス及びタスク
番号が送られてレジスタ２５０，２４０にラツチ
される。そのアドレス及びタスク番号が一致する
ものがデイレクトリメモリ１３０，１４０内にあ
るか否かを比較器１６０，１７０，１９０，２０
０で判定する。この判定法は第３図で、基本処理
部３Ｂからのアクセスの場合と同様であるが、ア
クセスキーはこの場合は一致するように信号線６
Ｂから信号が入力され、かつ有効なものを無効化
するから有効ビツトは１であるとしてよい。そし
て当該するアドレス上にデータが存在すればアン
ドゲート２２０又は２３０から出力がコントロー
ル部３Ａ１へ送られるので、コントロール部３Ａ
１は第３図では省略したが第２図の信号線３Ａ６
を介して、レジスタ２５０で指定されたメモリ１
３０又は１４０上のアドレスを含むブロツクの有
効ビツトをすべてクリヤする。
本発明によれば、多重仮想記憶制御方式をとる
データ処理装置に於いて、論理アドレスでキヤツ
シユメモリをアクセスする構成としても論理アド
レスとタスクの組合せでアドレスの確認が行われ
るので、タスク切替え時点にキヤツシユメモリの
全パージを行わなくても別タスクの同一論理アド
レスによる誤つたアクセスが行われることがな
く、タスク切替えのオーバーヘツドを小さくする
ことが可能となる。更に本発明によれば、ストア
スワツプ方式のキヤツシユメモリをとる多重仮想
記憶データ処理装置に於いて、論理アドレスでキ
ヤツシユメモリをアクセスする場合でも、タスク
切替え時点で既更新部分のキヤツシユメモリの内
容を主メモリにストアすることが不要となるの
で、膨大なタスク切替のオーバーヘツドを小さく
することが可能となるという効果がある。
データ処理装置に於いて、論理アドレスでキヤツ
シユメモリをアクセスする構成としても論理アド
レスとタスクの組合せでアドレスの確認が行われ
るので、タスク切替え時点にキヤツシユメモリの
全パージを行わなくても別タスクの同一論理アド
レスによる誤つたアクセスが行われることがな
く、タスク切替えのオーバーヘツドを小さくする
ことが可能となる。更に本発明によれば、ストア
スワツプ方式のキヤツシユメモリをとる多重仮想
記憶データ処理装置に於いて、論理アドレスでキ
ヤツシユメモリをアクセスする場合でも、タスク
切替え時点で既更新部分のキヤツシユメモリの内
容を主メモリにストアすることが不要となるの
で、膨大なタスク切替のオーバーヘツドを小さく
することが可能となるという効果がある。
第１図は本発明が適用されるデータ処理装置の
概略図、第２図はキヤツシユメモリの構成を示す
ブロツク図、第３図はデイレクトリ部の実施例を
示す図、第４図はデイレクトリ部内のデイレクト
リメモリの説明図、第５図はデータメモリ部の構
成例を示すブロツク図である。 １……主メモリ、２Ａ……アドレス変換装置、
３〜５……プロセツサ、３Ａ………キヤツシユメ
モリ、３Ｂ………基本処理装置、３Ｂ１，３Ｂ３
……レジスタ、３Ａ２……デイレクトリ部、３Ａ
３……データメモリ、１３０，１４０……デイレ
クトリメモリ、１６０，１７０，１９０，２００
……比較器、２２０，２３０……アンドゲート。
概略図、第２図はキヤツシユメモリの構成を示す
ブロツク図、第３図はデイレクトリ部の実施例を
示す図、第４図はデイレクトリ部内のデイレクト
リメモリの説明図、第５図はデータメモリ部の構
成例を示すブロツク図である。 １……主メモリ、２Ａ……アドレス変換装置、
３〜５……プロセツサ、３Ａ………キヤツシユメ
モリ、３Ｂ………基本処理装置、３Ｂ１，３Ｂ３
……レジスタ、３Ａ２……デイレクトリ部、３Ａ
３……データメモリ、１３０，１４０……デイレ
クトリメモリ、１６０，１７０，１９０，２００
……比較器、２２０，２３０……アンドゲート。
Claims (1)
- １ 命令及びデータを記憶する主メモリと、該主
メモリへのアクセス発生時に命令語から得られる
論語アドレスを主メモリ上の物理アドレスに変換
するアドレス変換装置と、主メモリ上のデータの
一部のコピーを記憶し上記論理アドレスによりア
クセスされるキヤツシユメモリと、上記命令及び
データを取込んで処理を行う基本処理装置とを有
した多重仮想記憶データ処理装置に於て、上記基
本処理装置は現在実行中のプログラム実行環境を
示す識別子を指示する指示手段を有し、上記キヤ
ツシユメモリは、自メモリ内に格納されているデ
ータの論理アドレスとその各データがどのプログ
ラム実行環境に属しているかを示す識別子とを保
持するテーブルと、上記基本処理装置からのアク
セス時にアクセスされた論理アドレス及びその時
に上記指示手段により指示された識別子の双方が
一致する論理アドレス及び識別子の組が上記テー
ブル上に存在する時のみ上記アクセスされたデー
タが自キヤツシユメモリ上にあると判定する判定
手段とを有したことを特徴とする多重仮想記憶デ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185830A JPS6079446A (ja) | 1983-10-06 | 1983-10-06 | 多重仮想記憶デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185830A JPS6079446A (ja) | 1983-10-06 | 1983-10-06 | 多重仮想記憶デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6079446A JPS6079446A (ja) | 1985-05-07 |
| JPH055137B2 true JPH055137B2 (ja) | 1993-01-21 |
Family
ID=16177617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185830A Granted JPS6079446A (ja) | 1983-10-06 | 1983-10-06 | 多重仮想記憶デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079446A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0534042Y2 (ja) * | 1986-07-08 | 1993-08-30 | ||
| JPH0221342A (ja) * | 1987-02-27 | 1990-01-24 | Hitachi Ltd | マルチプロセッサシステム及びマルチプロセッサシステムにおける論理キャッシュメモリのアクセス方法 |
| JPS6488672A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Multiprocessor system |
| JP2573255B2 (ja) * | 1987-09-30 | 1997-01-22 | 株式会社東芝 | データキャッシュ制御方式 |
| JPH06282488A (ja) | 1993-03-25 | 1994-10-07 | Mitsubishi Electric Corp | キャッシュ記憶装置 |
| JP4226816B2 (ja) | 2001-09-28 | 2009-02-18 | 株式会社東芝 | マイクロプロセッサ |
| JP4643702B2 (ja) * | 2008-10-27 | 2011-03-02 | 株式会社東芝 | マイクロプロセッサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864688A (ja) * | 1981-10-14 | 1983-04-18 | Hitachi Ltd | デ−タ処理装置 |
| JPS58154062A (ja) * | 1982-02-23 | 1983-09-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重プロセツサ・システム |
-
1983
- 1983-10-06 JP JP58185830A patent/JPS6079446A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864688A (ja) * | 1981-10-14 | 1983-04-18 | Hitachi Ltd | デ−タ処理装置 |
| JPS58154062A (ja) * | 1982-02-23 | 1983-09-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重プロセツサ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6079446A (ja) | 1985-05-07 |
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