JPH06282488A - キャッシュ記憶装置 - Google Patents
キャッシュ記憶装置Info
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- JPH06282488A JPH06282488A JP5066554A JP6655493A JPH06282488A JP H06282488 A JPH06282488 A JP H06282488A JP 5066554 A JP5066554 A JP 5066554A JP 6655493 A JP6655493 A JP 6655493A JP H06282488 A JPH06282488 A JP H06282488A
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- 238000000034 method Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 20
- 238000010926 purge Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011010 flushing procedure Methods 0.000 description 2
- 230000007717 exclusion Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュミスを低減することにより計算機
システムの高速化を図るキャッシュ記憶装置を提供す
る。 【構成】 キャッシュ記憶装置３は、主記憶装置上のそ
れぞれ異なるデータが記憶される４つのユーザ記憶領域
３１ａ、３１ｂ、３１ｃ、３１ｄと、ユーザ記憶領域３
１上のプログラム間の共有データ等を記憶するシステム
記憶領域３３とを有する。データコントローラ３９は、
各ユーザ記憶領域３１上のデータの置換可不可、タスク
情報を含むアドレス情報を記憶するルートレジスタを有
しており、キャッシュ内部アドレスデータバス３７と、
ユーザ領域用キャッシュ内部サブアドレスデータバス３
５を介して各ユーザ記憶領域３１とを接続させる。内部
バス３７は、アドレス変換機構等を行うメモリマネージ
メントユニット４１を介してＣＰＵバス４３、メモリバ
ス４５に接続される。
システムの高速化を図るキャッシュ記憶装置を提供す
る。 【構成】 キャッシュ記憶装置３は、主記憶装置上のそ
れぞれ異なるデータが記憶される４つのユーザ記憶領域
３１ａ、３１ｂ、３１ｃ、３１ｄと、ユーザ記憶領域３
１上のプログラム間の共有データ等を記憶するシステム
記憶領域３３とを有する。データコントローラ３９は、
各ユーザ記憶領域３１上のデータの置換可不可、タスク
情報を含むアドレス情報を記憶するルートレジスタを有
しており、キャッシュ内部アドレスデータバス３７と、
ユーザ領域用キャッシュ内部サブアドレスデータバス３
５を介して各ユーザ記憶領域３１とを接続させる。内部
バス３７は、アドレス変換機構等を行うメモリマネージ
メントユニット４１を介してＣＰＵバス４３、メモリバ
ス４５に接続される。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュ記憶装置、特
にキャッシュミスを低減することにより計算機システム
の高速化を図るキャッシュ記憶装置に関する。
にキャッシュミスを低減することにより計算機システム
の高速化を図るキャッシュ記憶装置に関する。
【０００２】
【従来の技術】従来のキャッシュ記憶装置は、高価であ
り、システム内で少量使用されるのみであったが、プロ
セス技術の進歩により、近来は、より廉価に、多量に使
用することが可能になってきた。一方、ＣＰＵの高速化
を図るにつれ、キャッシュミスによるペナルティは高い
ものになり、ますます、キャッシュメモリの使用がシス
テム性能の鍵を握るようになってきている。
り、システム内で少量使用されるのみであったが、プロ
セス技術の進歩により、近来は、より廉価に、多量に使
用することが可能になってきた。一方、ＣＰＵの高速化
を図るにつれ、キャッシュミスによるペナルティは高い
ものになり、ますます、キャッシュメモリの使用がシス
テム性能の鍵を握るようになってきている。
【０００３】従来、キャッシュミスの低減、データのパ
ージ、ロードを高速化する技術として以下の示す先行技
術がある。
ージ、ロードを高速化する技術として以下の示す先行技
術がある。
【０００４】特開昭６０−７９４４６号公報には、デー
タにタスク識別子を持たせ、アクセスすべき論理アドレ
スとタスク識別子の双方が一致したデータがある時のみ
キャッシュメモリ上のデータへアクセスするようにした
構成が開示されている。また、特開昭６２−１４５３４
１号公報には、キャッシュ記憶を共通空間領域と多重空
間領域とに分割し、それぞれパージ制御可能にした構成
が開示されている。このように、データのパージ、ロー
ドを行う際の条件を設けたり、キャッシュデータの入替
えの範囲の指定することで、データのパージ、ロードを
高速化することに主眼をおいてキャッシュデータの入替
えに伴うオーバーヘッドを低減させ、効率化を図ってい
る。
タにタスク識別子を持たせ、アクセスすべき論理アドレ
スとタスク識別子の双方が一致したデータがある時のみ
キャッシュメモリ上のデータへアクセスするようにした
構成が開示されている。また、特開昭６２−１４５３４
１号公報には、キャッシュ記憶を共通空間領域と多重空
間領域とに分割し、それぞれパージ制御可能にした構成
が開示されている。このように、データのパージ、ロー
ドを行う際の条件を設けたり、キャッシュデータの入替
えの範囲の指定することで、データのパージ、ロードを
高速化することに主眼をおいてキャッシュデータの入替
えに伴うオーバーヘッドを低減させ、効率化を図ってい
る。
【０００５】更に、特開平４−１８６４９号公報には、
ＬＲＵアルゴリズムを持たないディスク装置用簡易キャ
ッシュ記憶において、指定したキャッシュ記憶領域のデ
ータ保持を行う構成により、書込み／読出し命令の処理
速度を大幅に改善することが開示されている。
ＬＲＵアルゴリズムを持たないディスク装置用簡易キャ
ッシュ記憶において、指定したキャッシュ記憶領域のデ
ータ保持を行う構成により、書込み／読出し命令の処理
速度を大幅に改善することが開示されている。
【０００６】
【発明が解決しようとする課題】前述したように、ＣＰ
Ｕの高速化を図るにつれ、キャッシュミスによるペナル
ティが増大しつつあり、また同時にキャッシュ記憶の大
容量化が進んでいる。かかる状況でより高速の計算機シ
ステムを実現するためには、キャッシュミスの低減ある
いはキャッシュ記憶に対するＣＰＵの待ち時間の有効利
用を図らなければならない。
Ｕの高速化を図るにつれ、キャッシュミスによるペナル
ティが増大しつつあり、また同時にキャッシュ記憶の大
容量化が進んでいる。かかる状況でより高速の計算機シ
ステムを実現するためには、キャッシュミスの低減ある
いはキャッシュ記憶に対するＣＰＵの待ち時間の有効利
用を図らなければならない。
【０００７】本発明は以上のような問題を解決するため
になされたものであり、その目的は、キャッシュミスを
低減することにより計算機システムの高速化を図るキャ
ッシュ記憶装置を提供することにある。
になされたものであり、その目的は、キャッシュミスを
低減することにより計算機システムの高速化を図るキャ
ッシュ記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】以上のような目的を達成
するために、本発明におけるキャッシュ記憶装置は、処
理装置の近傍に設けられ、主記憶装置上のデータの一部
を格納して高速化を図るキャッシュ記憶装置において、
前記主記憶装置上のそれぞれ異なるデータを記憶する１
ないし複数の第一の記憶領域と、キャッシュ内部アドレ
スデータバスと前記第一の各記憶領域との間に配設さ
れ、前記各第一の記憶領域上のデータへのアクセス情報
を記憶するレジスタと、前記キャッシュ内部アドレスデ
ータバスに接続され、前記各第一の記憶領域上のデータ
間に共有するデータを記憶する第二の記憶領域と、を有
し、選択されたデータのみにアクセスされることを特徴
とする。
するために、本発明におけるキャッシュ記憶装置は、処
理装置の近傍に設けられ、主記憶装置上のデータの一部
を格納して高速化を図るキャッシュ記憶装置において、
前記主記憶装置上のそれぞれ異なるデータを記憶する１
ないし複数の第一の記憶領域と、キャッシュ内部アドレ
スデータバスと前記第一の各記憶領域との間に配設さ
れ、前記各第一の記憶領域上のデータへのアクセス情報
を記憶するレジスタと、前記キャッシュ内部アドレスデ
ータバスに接続され、前記各第一の記憶領域上のデータ
間に共有するデータを記憶する第二の記憶領域と、を有
し、選択されたデータのみにアクセスされることを特徴
とする。
【０００９】また、他の発明におけるキャッシュ記憶装
置は、処理装置の近傍に設けられ、主記憶装置上のデー
タの一部を格納して高速化を図るキャッシュ記憶装置に
おいて、前記主記憶装置上のそれぞれ異なるデータを記
憶する１ないし複数の記憶領域と、キャッシュ内部アド
レスデータバスと前記各記憶領域との間に配設され、前
記各記憶領域上のデータそれぞれのアクセス情報を記憶
するレジスタと、を有し、前記アクセス情報は、前記各
記憶領域上のデータを識別するタスク識別子と、そのデ
ータの置換可不可を示す置換可フラグと、を含み、前記
アクセス情報に基づいてアクセスされるデータが記憶さ
れている前記記憶領域を選択することを特徴とする。
置は、処理装置の近傍に設けられ、主記憶装置上のデー
タの一部を格納して高速化を図るキャッシュ記憶装置に
おいて、前記主記憶装置上のそれぞれ異なるデータを記
憶する１ないし複数の記憶領域と、キャッシュ内部アド
レスデータバスと前記各記憶領域との間に配設され、前
記各記憶領域上のデータそれぞれのアクセス情報を記憶
するレジスタと、を有し、前記アクセス情報は、前記各
記憶領域上のデータを識別するタスク識別子と、そのデ
ータの置換可不可を示す置換可フラグと、を含み、前記
アクセス情報に基づいてアクセスされるデータが記憶さ
れている前記記憶領域を選択することを特徴とする。
【００１０】更に、他の発明におけるキャッシュ記憶装
置は、処理装置の近傍に設けられ、主記憶装置上のデー
タの一部を格納して高速化を図るキャッシュ記憶装置に
おいて、キャッシュ内部アドレスデータバスに配設さ
れ、前記主記憶装置上のデータの追い出しを禁止するア
ドレス領域を記憶するレジスタと、前記主記憶装置上の
データとそのデータの追い出し禁止を示すフラグとが格
納されている記憶領域と、を有し、前記主記憶装置上の
アドレス領域を指定してデータの追い出しを禁止させる
ことを特徴とする。
置は、処理装置の近傍に設けられ、主記憶装置上のデー
タの一部を格納して高速化を図るキャッシュ記憶装置に
おいて、キャッシュ内部アドレスデータバスに配設さ
れ、前記主記憶装置上のデータの追い出しを禁止するア
ドレス領域を記憶するレジスタと、前記主記憶装置上の
データとそのデータの追い出し禁止を示すフラグとが格
納されている記憶領域と、を有し、前記主記憶装置上の
アドレス領域を指定してデータの追い出しを禁止させる
ことを特徴とする。
【００１１】
【作用】以上のような構成を有する本発明に係るキャッ
シュ記憶装置においては、システムソフトウェア、共有
データ等のパージされる可能性の低いあるいは常駐して
いるのが望ましいデータが記憶されている第二の記憶領
域をユーザデータが記憶される第一の記憶領域とは別に
キャッシュ内部アドレスデータバスに接続することで、
より高速化することができる。
シュ記憶装置においては、システムソフトウェア、共有
データ等のパージされる可能性の低いあるいは常駐して
いるのが望ましいデータが記憶されている第二の記憶領
域をユーザデータが記憶される第一の記憶領域とは別に
キャッシュ内部アドレスデータバスに接続することで、
より高速化することができる。
【００１２】また、他の発明によれば、コンテキストス
イッチの際、ディスパッチすべきタスクがタスク識別子
を参照することで記憶領域のいずれかに存在することが
認識できれば、そのタスクが記憶されている記憶領域が
選択される。ディスパッチすべきタスクが記憶領域のい
ずれにも存在しなければ置換可フラグを参照して、置換
可能な記憶領域の中から選出し、そのタスクは選出され
たの記憶領域にロードされる。また、記憶領域上のデー
タは置換可フラグを置換不可に設定することにより、置
換されることはない。
イッチの際、ディスパッチすべきタスクがタスク識別子
を参照することで記憶領域のいずれかに存在することが
認識できれば、そのタスクが記憶されている記憶領域が
選択される。ディスパッチすべきタスクが記憶領域のい
ずれにも存在しなければ置換可フラグを参照して、置換
可能な記憶領域の中から選出し、そのタスクは選出され
たの記憶領域にロードされる。また、記憶領域上のデー
タは置換可フラグを置換不可に設定することにより、置
換されることはない。
【００１３】このようにアクセス情報を参照して記憶領
域上のデータの置換が行われるので、キャッシュミスを
低減することができる。
域上のデータの置換が行われるので、キャッシュミスを
低減することができる。
【００１４】また、他の発明によれば、記憶領域に記憶
されているデータに対応して設けられたフラグにデータ
の追い出し禁止を示す値を設定することでデータの追い
出しを禁止することができる。また、追い出し禁止の領
域があれば、その範囲の先頭アドレスと最終アドレスを
レジスタに記憶させ、追い出し禁止の領域がなければ、
レジスタに所定の値を設定する。これにより、システム
プログラム等アクセス頻度の高いプログラム等を追い出
し禁止に設定することで記憶領域に常駐させることがで
きるので、キャッシュミスを低減することができる。
されているデータに対応して設けられたフラグにデータ
の追い出し禁止を示す値を設定することでデータの追い
出しを禁止することができる。また、追い出し禁止の領
域があれば、その範囲の先頭アドレスと最終アドレスを
レジスタに記憶させ、追い出し禁止の領域がなければ、
レジスタに所定の値を設定する。これにより、システム
プログラム等アクセス頻度の高いプログラム等を追い出
し禁止に設定することで記憶領域に常駐させることがで
きるので、キャッシュミスを低減することができる。
【００１５】
【実施例】実施例１ 以下、図面に基づいて、本発明の好適な第一実施例を説
明する。
明する。
【００１６】図１は、本実施例を適用するコンピュータ
システムの概略を示すブロック図である。バス１には、
本実施例の特徴であるキャッシュ記憶装置３を介してＣ
ＰＵ５、主記憶装置７及び補助記憶装置９が接続されて
いる。キャッシュ記憶装置３には、主記憶装置７上のプ
ログラム（あるいはタスク）、データ（以下、総称して
データと言うが、場合によって、プログラムあるいはタ
スクと言うこともある。）の一部が格納される。なお、
本実施例では、ＣＰＵ数は１であるが、複数ＣＰＵにつ
いても適用可能である。
システムの概略を示すブロック図である。バス１には、
本実施例の特徴であるキャッシュ記憶装置３を介してＣ
ＰＵ５、主記憶装置７及び補助記憶装置９が接続されて
いる。キャッシュ記憶装置３には、主記憶装置７上のプ
ログラム（あるいはタスク）、データ（以下、総称して
データと言うが、場合によって、プログラムあるいはタ
スクと言うこともある。）の一部が格納される。なお、
本実施例では、ＣＰＵ数は１であるが、複数ＣＰＵにつ
いても適用可能である。
【００１７】図２には、キャッシュ記憶装置３の構成を
示すブロック図である。本実施例におけるキャッシュ記
憶装置３の記憶領域は、第一の記憶領域である４つのユ
ーザ記憶領域３１ａ、３１ｂ、３１ｃ、３１ｄと第二の
記憶領域であるシステム記憶領域３３とを有する。各ユ
ーザ記憶領域３１には、主記憶装置７上のそれぞれ異な
るユーザデータの全部あるいは一部が記憶される。シス
テム記憶領域３３には、システムソフトウェアの命令、
ユーザ記憶領域３１上のプログラム間の共有データを記
憶する。各ユーザ記憶領域３１はユーザ領域用キャッシ
ュ内部サブアドレスデータバス３５（以下、サブバスと
いう）に、システム記憶領域３３はキャッシュ内部アド
レスデータバス３７（以下、内部バスという）にそれぞ
れ接続されている。データコントローラ３９は、各ユー
ザ記憶領域３１上のデータの置換可不可、タスク情報を
含むアドレス情報を記憶するルートレジスタを有してお
り、内部バス３７と、サブバス３５を介して各ユーザ記
憶領域３１とを接続させる。このように、ユーザ記憶領
域３１とシステム記憶領域３３は別々に内部バス３７に
接続されている。内部バス３７は、アドレス変換機構、
内部バス３７の制御を行うメモリマネージメントユニッ
ト４１（以下、ＭＭＵと言う）を介してＣＰＵバス４
３、メモリバス４５に接続される。
示すブロック図である。本実施例におけるキャッシュ記
憶装置３の記憶領域は、第一の記憶領域である４つのユ
ーザ記憶領域３１ａ、３１ｂ、３１ｃ、３１ｄと第二の
記憶領域であるシステム記憶領域３３とを有する。各ユ
ーザ記憶領域３１には、主記憶装置７上のそれぞれ異な
るユーザデータの全部あるいは一部が記憶される。シス
テム記憶領域３３には、システムソフトウェアの命令、
ユーザ記憶領域３１上のプログラム間の共有データを記
憶する。各ユーザ記憶領域３１はユーザ領域用キャッシ
ュ内部サブアドレスデータバス３５（以下、サブバスと
いう）に、システム記憶領域３３はキャッシュ内部アド
レスデータバス３７（以下、内部バスという）にそれぞ
れ接続されている。データコントローラ３９は、各ユー
ザ記憶領域３１上のデータの置換可不可、タスク情報を
含むアドレス情報を記憶するルートレジスタを有してお
り、内部バス３７と、サブバス３５を介して各ユーザ記
憶領域３１とを接続させる。このように、ユーザ記憶領
域３１とシステム記憶領域３３は別々に内部バス３７に
接続されている。内部バス３７は、アドレス変換機構、
内部バス３７の制御を行うメモリマネージメントユニッ
ト４１（以下、ＭＭＵと言う）を介してＣＰＵバス４
３、メモリバス４５に接続される。
【００１８】図３には、システムソフトウェアがコンテ
キストスイッチの際、ユーザ記憶領域３１のキャッシュ
記憶管理に使用する前述したアクセス情報を含むキャッ
シュ管理テーブル５０が示されている。５１は各ユーザ
記憶領域３１それぞれに対応したユーザ記憶領域識別子
（以下、ユーザ領域ＩＤと言う）であり、各ユーザ記憶
領域３１ａ、３１ｂ、３１ｃ、３１ｄはそれぞれ、０、
１、２、３である。５３は他のデータによって置換可能
かどうかを表す置換可フラグであり、本実施例において
は、置換可を１、置換不可を０とする。この置換可フラ
グ５３は、システムソフトウェア等により設定される。
５５は各ユーザ記憶領域３１を占有しているデータであ
るタスクを識別するタスク識別子である。タスク識別子
５５は、システム内においてタスク毎にユニークに与え
られた番号である。図３によると、ユーザ領域ＩＤが０
であるユーザ記憶領域３１ａは他のタスクでの置換は不
可であり、タスク識別子が１１であるタスクが記憶され
ている。同様に、ユーザ領域ＩＤがそれぞれ１、２、３
であるユーザ記憶領域３１ａ、３１ｂ、３１ｃは他のタ
スクでの置換は可能であり、タスク識別子がそれぞれ
８、４、７であるタスクが記憶されている。
キストスイッチの際、ユーザ記憶領域３１のキャッシュ
記憶管理に使用する前述したアクセス情報を含むキャッ
シュ管理テーブル５０が示されている。５１は各ユーザ
記憶領域３１それぞれに対応したユーザ記憶領域識別子
（以下、ユーザ領域ＩＤと言う）であり、各ユーザ記憶
領域３１ａ、３１ｂ、３１ｃ、３１ｄはそれぞれ、０、
１、２、３である。５３は他のデータによって置換可能
かどうかを表す置換可フラグであり、本実施例において
は、置換可を１、置換不可を０とする。この置換可フラ
グ５３は、システムソフトウェア等により設定される。
５５は各ユーザ記憶領域３１を占有しているデータであ
るタスクを識別するタスク識別子である。タスク識別子
５５は、システム内においてタスク毎にユニークに与え
られた番号である。図３によると、ユーザ領域ＩＤが０
であるユーザ記憶領域３１ａは他のタスクでの置換は不
可であり、タスク識別子が１１であるタスクが記憶され
ている。同様に、ユーザ領域ＩＤがそれぞれ１、２、３
であるユーザ記憶領域３１ａ、３１ｂ、３１ｃは他のタ
スクでの置換は可能であり、タスク識別子がそれぞれ
８、４、７であるタスクが記憶されている。
【００１９】本実施例において特徴的なことは、複数タ
スクの共有データ等が記憶されているためデータがパー
ジされる可能性の低い、あるいは常駐しているのが望ま
しいタスクが記憶されているシステム記憶領域３３をユ
ーザ記憶領域３１とは別に直接内部バス３７に接続する
ことで、データのロード・パージ等のアクセス制御の対
象から外すことができ、より高速化を図ることができる
ことである。
スクの共有データ等が記憶されているためデータがパー
ジされる可能性の低い、あるいは常駐しているのが望ま
しいタスクが記憶されているシステム記憶領域３３をユ
ーザ記憶領域３１とは別に直接内部バス３７に接続する
ことで、データのロード・パージ等のアクセス制御の対
象から外すことができ、より高速化を図ることができる
ことである。
【００２０】更に、ユーザ記憶領域３１それぞれへのア
クセス情報を含むキャッシュ管理テーブル５０を設けた
ことで、各ユーザ記憶領域３１の置換可不可等のアクセ
ス制御が選択的に行いことができ、したがって、キャッ
シュミスを低減することができることである。
クセス情報を含むキャッシュ管理テーブル５０を設けた
ことで、各ユーザ記憶領域３１の置換可不可等のアクセ
ス制御が選択的に行いことができ、したがって、キャッ
シュミスを低減することができることである。
【００２１】図４は、コンテキストスイッチの際に行わ
れるキャッシュ記憶制御のフローチャートである。この
キャッシュ記憶制御はシステムソフトウェアレベルで実
現される。以下、図４に基づいて本実施例におけるユー
ザ記憶領域の選択処理について説明する。
れるキャッシュ記憶制御のフローチャートである。この
キャッシュ記憶制御はシステムソフトウェアレベルで実
現される。以下、図４に基づいて本実施例におけるユー
ザ記憶領域の選択処理について説明する。
【００２２】ステップ１０１では、コンテキストスイッ
チの際、ディスパッチすべきタスクがユーザ記憶領域３
１のいずれかに存在すれば、そのユーザ記憶領域３１に
該当するエントリのユーザ領域ＩＤ５１を選択する。こ
れは、キャッシュ管理テーブル５０のタスク識別子５５
を検索することで選出され、検索されたタスク識別子に
対応するユーザ領域ＩＤ５１が選択されることになる。
チの際、ディスパッチすべきタスクがユーザ記憶領域３
１のいずれかに存在すれば、そのユーザ記憶領域３１に
該当するエントリのユーザ領域ＩＤ５１を選択する。こ
れは、キャッシュ管理テーブル５０のタスク識別子５５
を検索することで選出され、検索されたタスク識別子に
対応するユーザ領域ＩＤ５１が選択されることになる。
【００２３】そのタスクがユーザ記憶領域３１のいずれ
にも存在しない場合は、ユーザ記憶領域３１のうちのい
ずれかにそのタスクをロードしなければならないが、タ
スクをロードすべきユーザ記憶領域３１は次のようにし
て選出する。
にも存在しない場合は、ユーザ記憶領域３１のうちのい
ずれかにそのタスクをロードしなければならないが、タ
スクをロードすべきユーザ記憶領域３１は次のようにし
て選出する。
【００２４】データの無効、すなわちタスク識別子５５
が未使用であることを示す値（−１）であるエントリを
検索する（ステップ１０２）。未使用エントリが存在す
ればそのエントリに対応したユーザ記憶領域３１にディ
スパッチすべきタスクをロードする。もちろん、ロード
したタスクのタスク識別子でそのエントリのタスク識別
子５５の値を書き換える。これにより、そのタスクは新
たに登録されたことになる。そして、該当するエントリ
のユーザ領域ＩＤ５１が選択されることになる（ステッ
プ１０３）。未使用エントリが存在しなければ、置換可
フラグ３３が置換可（フラグの値が１）であるエントリ
のうち、ランキュー上にないタスクか、もしくはランキ
ュー上で最もプライオリティの低いタスクを選択する。
この選択されたタスクは、このタスクが記憶されている
ユーザ記憶領域３１にディスパッチすべきタスクをロー
ドすることで置換される。もちろん、置換したタスクの
タスク識別子でそのエントリのタスク識別子５５の値を
書き換える。これにより、そのタスクは新たに登録され
たことになる。そして、該当するエントリのユーザ領域
ＩＤ５１が選択されることになる（ステップ１０４）。
が未使用であることを示す値（−１）であるエントリを
検索する（ステップ１０２）。未使用エントリが存在す
ればそのエントリに対応したユーザ記憶領域３１にディ
スパッチすべきタスクをロードする。もちろん、ロード
したタスクのタスク識別子でそのエントリのタスク識別
子５５の値を書き換える。これにより、そのタスクは新
たに登録されたことになる。そして、該当するエントリ
のユーザ領域ＩＤ５１が選択されることになる（ステッ
プ１０３）。未使用エントリが存在しなければ、置換可
フラグ３３が置換可（フラグの値が１）であるエントリ
のうち、ランキュー上にないタスクか、もしくはランキ
ュー上で最もプライオリティの低いタスクを選択する。
この選択されたタスクは、このタスクが記憶されている
ユーザ記憶領域３１にディスパッチすべきタスクをロー
ドすることで置換される。もちろん、置換したタスクの
タスク識別子でそのエントリのタスク識別子５５の値を
書き換える。これにより、そのタスクは新たに登録され
たことになる。そして、該当するエントリのユーザ領域
ＩＤ５１が選択されることになる（ステップ１０４）。
【００２５】このようにして、ディスパッチすべきタス
クがロードされているユーザ領域ＩＤ５１が選択され
（ステップ１０５）、したがって、選択されたユーザ記
憶領域３１上のタスクがＣＰＵ５で処理されることにな
る。
クがロードされているユーザ領域ＩＤ５１が選択され
（ステップ１０５）、したがって、選択されたユーザ記
憶領域３１上のタスクがＣＰＵ５で処理されることにな
る。
【００２６】以上のように、本実施例においては、ユー
ザ記憶領域３１を複数設け、置換可フラグ５３をキャッ
シュ管理テーブル５０のエントリ毎、すなわち各ユーザ
記憶領域３１毎に設けたことで、ユーザ記憶領域３１に
常駐していることが望ましい、例えばリアルタイムアプ
リケーションであるタスク等は置換不可とすることがで
きる。したがって、このようなデータの置換可不可、デ
ータの無効化等は、各ユーザ記憶領域３１毎に必要に応
じて行うことができるので、キャッシュミスを低減する
ことができる。また、その作用による他のユーザ記憶領
域３１には一切影響を与えない。また、システム記憶領
域３３は、ユーザ記憶領域３１とは別に内部バス３７に
直接接続されているので、上記処理の対象にはならず、
より高速化が望める。
ザ記憶領域３１を複数設け、置換可フラグ５３をキャッ
シュ管理テーブル５０のエントリ毎、すなわち各ユーザ
記憶領域３１毎に設けたことで、ユーザ記憶領域３１に
常駐していることが望ましい、例えばリアルタイムアプ
リケーションであるタスク等は置換不可とすることがで
きる。したがって、このようなデータの置換可不可、デ
ータの無効化等は、各ユーザ記憶領域３１毎に必要に応
じて行うことができるので、キャッシュミスを低減する
ことができる。また、その作用による他のユーザ記憶領
域３１には一切影響を与えない。また、システム記憶領
域３３は、ユーザ記憶領域３１とは別に内部バス３７に
直接接続されているので、上記処理の対象にはならず、
より高速化が望める。
【００２７】なお、４つのユーザ記憶領域３１をそれぞ
れの小さな記憶装置に設けてもよいし、大きい記憶装置
を分割して設けてもよい。また、システム記憶領域３３
側においても、システムソフトウェアと共有データとを
分割し、ユーザ記憶領域３１と同様、複数の領域を持た
せてもよい。
れの小さな記憶装置に設けてもよいし、大きい記憶装置
を分割して設けてもよい。また、システム記憶領域３３
側においても、システムソフトウェアと共有データとを
分割し、ユーザ記憶領域３１と同様、複数の領域を持た
せてもよい。
【００２８】実施例２ 以下、図面に基づいて、本発明の好適な第二実施例を説
明する。
明する。
【００２９】図１は、本実施例を適用するコンピュータ
システムの概略を示すブロック図であり、第一実施例と
ほぼ同様なので説明を省略する。
システムの概略を示すブロック図であり、第一実施例と
ほぼ同様なので説明を省略する。
【００３０】図５には、キャッシュ記憶装置３の構成を
示すブロック図である。なお、実施例１とほぼ同様な要
素には同一の符号を付け、説明を省略する。キャッシュ
内部アドレスデータバス３７（以下、内部バスという）
には、主記憶装置７上のデータの追い出しを禁止するア
ドレス領域の先頭アドレス及び最終アドレスを登録する
追い出し禁止領域レジスタを備えたデータコントローラ
４７を介して主記憶装置７上のデータを記憶する記憶領
域４９が接続されている。なお、本実施例におけるメモ
リマネージメントユニット４１（以下、ＭＭＵと言う）
は、そのアドレス変換機構により内部バス３７には物理
アドレスが発行される。
示すブロック図である。なお、実施例１とほぼ同様な要
素には同一の符号を付け、説明を省略する。キャッシュ
内部アドレスデータバス３７（以下、内部バスという）
には、主記憶装置７上のデータの追い出しを禁止するア
ドレス領域の先頭アドレス及び最終アドレスを登録する
追い出し禁止領域レジスタを備えたデータコントローラ
４７を介して主記憶装置７上のデータを記憶する記憶領
域４９が接続されている。なお、本実施例におけるメモ
リマネージメントユニット４１（以下、ＭＭＵと言う）
は、そのアドレス変換機構により内部バス３７には物理
アドレスが発行される。
【００３１】図６には、記憶領域４９の構成が示されて
いる。本実施例においてはセットアソシエイティブ方式
を採用しており、４ウェイライン６０のセット数は１０
２４で、１ライン４ワードである。６１、６２、６３、
６４はそれぞれのラインウェイ（アドレスタグとも言
う）、７１はライン選択ロジック、７３はＬＲＵ（Ｌｅ
ａｓｔ Ｒｅｃｅｎｔ Ｕｓｅｄ）アルゴリズム及び本
実施例の特徴であるデータの追い出し禁止を実現するた
めのフラグが格納されているＬＲＵ／禁止フラグであ
り、各ラインには４ワードずつ格納される。
いる。本実施例においてはセットアソシエイティブ方式
を採用しており、４ウェイライン６０のセット数は１０
２４で、１ライン４ワードである。６１、６２、６３、
６４はそれぞれのラインウェイ（アドレスタグとも言
う）、７１はライン選択ロジック、７３はＬＲＵ（Ｌｅ
ａｓｔ Ｒｅｃｅｎｔ Ｕｓｅｄ）アルゴリズム及び本
実施例の特徴であるデータの追い出し禁止を実現するた
めのフラグが格納されているＬＲＵ／禁止フラグであ
り、各ラインには４ワードずつ格納される。
【００３２】図７にはＬＲＵ／禁止フラグ７３に格納さ
れているＬＲＵ値の状態例８１、８２、８３がそれぞれ
示されており、このＬＲＵ値は４ウェイライン６０の出
力により更新される。以下に、このＬＲＵ値の更新とこ
れを用いてキャッシュデータの追い出し禁止の動作を説
明する。
れているＬＲＵ値の状態例８１、８２、８３がそれぞれ
示されており、このＬＲＵ値は４ウェイライン６０の出
力により更新される。以下に、このＬＲＵ値の更新とこ
れを用いてキャッシュデータの追い出し禁止の動作を説
明する。
【００３３】図７に示されるＬＲＵ値の０、１、２、３
はＬＲＵの順位を表しており、３が最も高い。当該セッ
トのキャッシュデータ追い出しが必要な時には最初にＬ
ＲＵ値の大きいものからキャッシュデータの追い出しが
実行される。キャッシュデータが更新されるとＬＲＵ値
は０に更新され、他のラインのＬＲＵ値は１ずつインク
リメントされる。図７において、ＬＲＵ値の状態例８１
で一番上のＬＲＵ値３に対応したデータが追い出され、
各ＬＲＵ値はそれぞれＬＲＵ値の状態例８２のように更
新される。なお、初期状態は全てＬＲＵ値３が格納され
ている。また、同じＬＲＵ値を示す場合はランキュー上
にないタスクか、もしくはランキュー上で最もプライオ
リティの低いタスクを選択する等所定の条件によりいず
れかのラインが選択される。追い出し禁止の領域に対応
するラインには禁止フラグ（−１）を設定する。ＬＲＵ
値の状態例８３では、全てのラインが追い出し禁止の状
態に設定されている。全てのラインが追い出し禁止でな
い禁止解除状態、例えばＬＲＵ値の状態例８１、８２の
状態であるときはデータコントローラ４７中の追い出し
禁止領域レジスタの先頭アドレスに−１を設定する。
はＬＲＵの順位を表しており、３が最も高い。当該セッ
トのキャッシュデータ追い出しが必要な時には最初にＬ
ＲＵ値の大きいものからキャッシュデータの追い出しが
実行される。キャッシュデータが更新されるとＬＲＵ値
は０に更新され、他のラインのＬＲＵ値は１ずつインク
リメントされる。図７において、ＬＲＵ値の状態例８１
で一番上のＬＲＵ値３に対応したデータが追い出され、
各ＬＲＵ値はそれぞれＬＲＵ値の状態例８２のように更
新される。なお、初期状態は全てＬＲＵ値３が格納され
ている。また、同じＬＲＵ値を示す場合はランキュー上
にないタスクか、もしくはランキュー上で最もプライオ
リティの低いタスクを選択する等所定の条件によりいず
れかのラインが選択される。追い出し禁止の領域に対応
するラインには禁止フラグ（−１）を設定する。ＬＲＵ
値の状態例８３では、全てのラインが追い出し禁止の状
態に設定されている。全てのラインが追い出し禁止でな
い禁止解除状態、例えばＬＲＵ値の状態例８１、８２の
状態であるときはデータコントローラ４７中の追い出し
禁止領域レジスタの先頭アドレスに−１を設定する。
【００３４】図８はキャッシュラインのＬＲＵ値更新処
理を示すフローチャートである。本実施例におけるキャ
ッシュ記憶装置３のコマンドインターフェイスを通して
追い出し禁止領域が指定されることによって、追い出し
禁止領域の設定が行われるが、図８を用いてキャッシュ
ラインのＬＲＵ値更新処理の動作を説明する。
理を示すフローチャートである。本実施例におけるキャ
ッシュ記憶装置３のコマンドインターフェイスを通して
追い出し禁止領域が指定されることによって、追い出し
禁止領域の設定が行われるが、図８を用いてキャッシュ
ラインのＬＲＵ値更新処理の動作を説明する。
【００３５】ステップ２０１において、ＣＰＵ５で処理
されるべきデータのアドレスに対応するセットにそのデ
ータがすでに存在すれば（キャッシュヒット）、そのデ
ータを用いればよいので更新処理は終了する。
されるべきデータのアドレスに対応するセットにそのデ
ータがすでに存在すれば（キャッシュヒット）、そのデ
ータを用いればよいので更新処理は終了する。
【００３６】ステップ２０２において、当該アドレスに
対応するセットがすでにＬＲＵ値の状態例８３のように
全てのラインがキャッシュデータの追い出し禁止の状態
になっているかをチェックする。もし、全てのラインが
追い出し禁止の状態になっていれば、更新されるＬＲＵ
値はないのでエラー報告し（ステップ２０３）、終了す
る。以後、当該アドレスへのアクセスが発生するときに
は全て主記憶装置７へアクセスすることになるが、この
ような状況はシステムソフトウェアにより回避するよう
に設計されるべきである。
対応するセットがすでにＬＲＵ値の状態例８３のように
全てのラインがキャッシュデータの追い出し禁止の状態
になっているかをチェックする。もし、全てのラインが
追い出し禁止の状態になっていれば、更新されるＬＲＵ
値はないのでエラー報告し（ステップ２０３）、終了す
る。以後、当該アドレスへのアクセスが発生するときに
は全て主記憶装置７へアクセスすることになるが、この
ような状況はシステムソフトウェアにより回避するよう
に設計されるべきである。
【００３７】ステップ２０４において、使用可能なライ
ンが存在すれば、そのうち、前述したようにＬＲＵ値の
高いラインを選択し、そのラインに対応した所定の記憶
領域に当該アドレスのデータで置換する。当該アドレス
がすでに追い出し禁止領域レジスタに設定されている領
域内のアドレスあればそのラインのＬＲＵ値を禁止フラ
グ（−１）に設定する（ステップ２０５）。当該アドレ
スが追い出し禁止領域内になければキャッシュデータ置
換終了後、選択されたラインのＬＲＵ値を０とし（ステ
ップ２０６）、他のラインのＬＲＵ値が−１あるいは３
でなければ１ずつインクリメントする（ステップ２０
７）。
ンが存在すれば、そのうち、前述したようにＬＲＵ値の
高いラインを選択し、そのラインに対応した所定の記憶
領域に当該アドレスのデータで置換する。当該アドレス
がすでに追い出し禁止領域レジスタに設定されている領
域内のアドレスあればそのラインのＬＲＵ値を禁止フラ
グ（−１）に設定する（ステップ２０５）。当該アドレ
スが追い出し禁止領域内になければキャッシュデータ置
換終了後、選択されたラインのＬＲＵ値を０とし（ステ
ップ２０６）、他のラインのＬＲＵ値が−１あるいは３
でなければ１ずつインクリメントする（ステップ２０
７）。
【００３８】また、本実施例におけるキャッシュ記憶装
置３は、１ウェイ１０２４セット分の記憶容量である１
６ＫＢ単位に４ウェイライン６０分の最大６４ＫＢのデ
ータ連続領域をコマンドインターフェイスを通して指定
し、コマンド発行時に全てのデータ指定領域分のＬＲＵ
／禁止フラグ７３内のＬＲＵ値置換を行う機能を有して
いる。この機能により、データの追い出しを禁止するこ
とができる。図９には、データの追い出しを禁止するフ
ラッシュ禁止処理のフローチャートが示されており、こ
の図９に基づいてその動作を説明する。
置３は、１ウェイ１０２４セット分の記憶容量である１
６ＫＢ単位に４ウェイライン６０分の最大６４ＫＢのデ
ータ連続領域をコマンドインターフェイスを通して指定
し、コマンド発行時に全てのデータ指定領域分のＬＲＵ
／禁止フラグ７３内のＬＲＵ値置換を行う機能を有して
いる。この機能により、データの追い出しを禁止するこ
とができる。図９には、データの追い出しを禁止するフ
ラッシュ禁止処理のフローチャートが示されており、こ
の図９に基づいてその動作を説明する。
【００３９】ＣＰＵ５で処理されるべきデータのアドレ
スの指定範囲が１６ＫＢの１〜４の整数倍のいずれかで
あることをチェックし（ステップ３０１）、整数倍でな
ければエラー報告し（ステップ３０２）、終了する。更
に、本動作では、全てのデータ指定領域分のＬＲＵ／禁
止フラグ７３内のＬＲＵ値置換を行うので、前述したよ
うにデータコントローラ４７中の追い出し禁止領域レジ
スタの先頭アドレスに−１が設定されている必要がある
ので、追い出し禁止領域レジスタをチェックする（ステ
ップ３０３）。もし、設定されていなければ、エラー報
告し（ステップ３０２）、終了する。
スの指定範囲が１６ＫＢの１〜４の整数倍のいずれかで
あることをチェックし（ステップ３０１）、整数倍でな
ければエラー報告し（ステップ３０２）、終了する。更
に、本動作では、全てのデータ指定領域分のＬＲＵ／禁
止フラグ７３内のＬＲＵ値置換を行うので、前述したよ
うにデータコントローラ４７中の追い出し禁止領域レジ
スタの先頭アドレスに−１が設定されている必要がある
ので、追い出し禁止領域レジスタをチェックする（ステ
ップ３０３）。もし、設定されていなければ、エラー報
告し（ステップ３０２）、終了する。
【００４０】ここで、追い出し禁止領域レジスタの先頭
アドレスに−１を設定するには、図１０における禁止解
除処理のフローチャートに示すように、ＬＲＵ値の禁止
フラグ（−１）を３に設定した後（ステップ４０１）、
追い出し禁止領域レジスタの先頭アドレスに−１を設定
すればよい（ステップ４０２）。この処理はシステムソ
フトウェアにより行えばよい。
アドレスに−１を設定するには、図１０における禁止解
除処理のフローチャートに示すように、ＬＲＵ値の禁止
フラグ（−１）を３に設定した後（ステップ４０１）、
追い出し禁止領域レジスタの先頭アドレスに−１を設定
すればよい（ステップ４０２）。この処理はシステムソ
フトウェアにより行えばよい。
【００４１】この後、全てのセットから必要なラインＬ
ＲＵ値の高いラインからデータを追い出し確保し（ステ
ップ３０４）、指定された範囲である追い出し禁止領域
のデータを読み込む（ステップ３０５）。そして、ステ
ップ３０４及び３０５でデータが置換されたＬＲＵ／禁
止フラグ７３内のＬＲＵ値を禁止フラグ（−１）にする
（ステップ３０６）。
ＲＵ値の高いラインからデータを追い出し確保し（ステ
ップ３０４）、指定された範囲である追い出し禁止領域
のデータを読み込む（ステップ３０５）。そして、ステ
ップ３０４及び３０５でデータが置換されたＬＲＵ／禁
止フラグ７３内のＬＲＵ値を禁止フラグ（−１）にする
（ステップ３０６）。
【００４２】以上のようにして、本実施例によれば、指
定された主記憶装置７上の物理アドレスのデータをキャ
ッシュ記憶装置３からの追い出しを禁止できる。これに
より、例えば、頻繁に使用されるシステムプログラム、
リアルタイムプログラム等を追い出し禁止領域に設定す
ることでキャッシュミスの発生を低減することができ
る。
定された主記憶装置７上の物理アドレスのデータをキャ
ッシュ記憶装置３からの追い出しを禁止できる。これに
より、例えば、頻繁に使用されるシステムプログラム、
リアルタイムプログラム等を追い出し禁止領域に設定す
ることでキャッシュミスの発生を低減することができ
る。
【００４３】
【発明の効果】以上のように、本発明に係るキャッシュ
記憶装置によれば、１ないし複数の第一の記憶領域と、
第二の記憶領域とを別々にキャッシュ内部アドレスデー
タバスに接続したので、共有データ等が記憶されている
ためデータがパージされる可能性の低いあるいは常駐し
ているのが望ましいデータが記憶されている第二の記憶
領域をデータをパージすべき対象から外すことができ、
より高速化を図ることが可能となる。
記憶装置によれば、１ないし複数の第一の記憶領域と、
第二の記憶領域とを別々にキャッシュ内部アドレスデー
タバスに接続したので、共有データ等が記憶されている
ためデータがパージされる可能性の低いあるいは常駐し
ているのが望ましいデータが記憶されている第二の記憶
領域をデータをパージすべき対象から外すことができ、
より高速化を図ることが可能となる。
【００４４】また、アクセス情報を含むレジスタを設け
たことにより、各記憶領域のデータの他のデータによる
置換可不可等のアクセス制御が選択的に行いことがで
き、キャッシュミスを低減することが可能となる。
たことにより、各記憶領域のデータの他のデータによる
置換可不可等のアクセス制御が選択的に行いことがで
き、キャッシュミスを低減することが可能となる。
【００４５】また、他の発明に係るキャッシュ記憶装置
によれば、記憶領域上に、例えばオペレーティングシス
テムのカーネルコードのような主記憶装置上に常駐すべ
きプログラムをキャッシュ記憶装置上の追い出しを禁止
するアドレス領域に記憶させることで、キャッシュミス
の発生を低減させることが可能となる。この追い出しを
禁止するアドレス領域も連続に取ることができる。
によれば、記憶領域上に、例えばオペレーティングシス
テムのカーネルコードのような主記憶装置上に常駐すべ
きプログラムをキャッシュ記憶装置上の追い出しを禁止
するアドレス領域に記憶させることで、キャッシュミス
の発生を低減させることが可能となる。この追い出しを
禁止するアドレス領域も連続に取ることができる。
【００４６】更に、上記のように追い出し禁止領域に記
憶されたデータは、処理装置とキャッシュ記憶装置との
間で閉じた環境で処理される。いったん主記憶装置経由
でキャッシュ記憶装置に記憶されたこのデータは、追い
出し禁止の設定が解除されない限り、主記憶装置上に記
憶されている必要もなく、したがって、主記憶装置上の
そのデータ分の領域が他のデータで使用することが可能
となる。
憶されたデータは、処理装置とキャッシュ記憶装置との
間で閉じた環境で処理される。いったん主記憶装置経由
でキャッシュ記憶装置に記憶されたこのデータは、追い
出し禁止の設定が解除されない限り、主記憶装置上に記
憶されている必要もなく、したがって、主記憶装置上の
そのデータ分の領域が他のデータで使用することが可能
となる。
【図１】本発明に係るキャッシュ記憶装置を有するコン
ピュータシステムのブロック図である。
ピュータシステムのブロック図である。
【図２】本発明に係るキャッシュ記憶装置の第一実施例
を示す構成ブロック図である。
を示す構成ブロック図である。
【図３】第一実施例におけるキャッシュ管理テーブルを
示す図である。
示す図である。
【図４】第一実施例におけるユーザ記憶領域選択処理を
示すフローチャートである。
示すフローチャートである。
【図５】本発明に係るキャッシュ記憶装置の第二実施例
を示す構成ブロック図である。
を示す構成ブロック図である。
【図６】第二実施例における記憶領域の構成を示す図で
ある。
ある。
【図７】第二実施例におけるＬＲＵ値の状態例を示す図
である。
である。
【図８】第二実施例におけるキャッシュラインのＬＲＵ
値更新処理を示すフローチャートである。
値更新処理を示すフローチャートである。
【図９】第二実施例におけるフラッシュ禁止処理を示す
フローチャートである。
フローチャートである。
【図１０】第二実施例における禁止解除処理を示すフロ
ーチャートである。
ーチャートである。
１ キャッシュ記憶装置 ３１ ユーザ記憶領域 ３３ システム記憶領域 ３５ ユーザ領域用キャッシュ内部サブアドレスデータ
バス ３７ キャッシュ内部アドレスデータバス ３９、４７ データコントローラ ４１ メモリマネージメントユニット ４９ 記憶領域 ５０ キャッシュ管理テーブル ５１ ユーザ記憶領域識別子 ５３ 置換可フラグ ５５ タスク識別子 ６０ ４ウェイライン ７３ ＬＲＵ／禁止フラグ
バス ３７ キャッシュ内部アドレスデータバス ３９、４７ データコントローラ ４１ メモリマネージメントユニット ４９ 記憶領域 ５０ キャッシュ管理テーブル ５１ ユーザ記憶領域識別子 ５３ 置換可フラグ ５５ タスク識別子 ６０ ４ウェイライン ７３ ＬＲＵ／禁止フラグ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 キャッシュ記憶装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャッシュ記憶装置、特
にキャッシュミスを低減することにより計算機システム
の高速化を図るキャッシュ記憶装置に関する。
にキャッシュミスを低減することにより計算機システム
の高速化を図るキャッシュ記憶装置に関する。
【０００２】
【従来の技術】従来のキャッシュ記憶装置は、高価であ
り、システム内で少量使用されるのみであったが、プロ
セス技術の進歩により、近来は、より廉価に、多量に使
用することが可能になってきた。一方、ＣＰＵの高速化
を図るにつれ、キャッシュミスによるペナルティは高い
ものになり、ますます、キャッシュメモリの使用がシス
テム性能の鍵を握るようになってきている。
り、システム内で少量使用されるのみであったが、プロ
セス技術の進歩により、近来は、より廉価に、多量に使
用することが可能になってきた。一方、ＣＰＵの高速化
を図るにつれ、キャッシュミスによるペナルティは高い
ものになり、ますます、キャッシュメモリの使用がシス
テム性能の鍵を握るようになってきている。
【０００３】従来、キャッシュミスの低減、データのパ
ージ、ロードを高速化する技術として以下の示す先行技
術がある。
ージ、ロードを高速化する技術として以下の示す先行技
術がある。
【０００４】特開昭６０−７９４４６号公報には、デー
タにタスク識別子を持たせ、アクセスすべき論理アドレ
スとタスク識別子の双方が一致したデータがある時のみ
キャッシュメモリ上のデータへアクセスするようにした
構成が開示されている。また、特開昭６２−１４５３４
１号公報には、キャッシュ記憶を共通空間領域と多重空
間領域とに分割し、それぞれパージ制御可能にした構成
が開示されている。このように、データのパージ、ロー
ドを行う際の条件を設けたり、キャッシュデータの入替
えの範囲の指定することで、データのパージ、ロードを
高速化することに主眼をおいてキャッシュデータの入替
えに伴うオーバーヘッドを低減させ、効率化を図ってい
る。
タにタスク識別子を持たせ、アクセスすべき論理アドレ
スとタスク識別子の双方が一致したデータがある時のみ
キャッシュメモリ上のデータへアクセスするようにした
構成が開示されている。また、特開昭６２−１４５３４
１号公報には、キャッシュ記憶を共通空間領域と多重空
間領域とに分割し、それぞれパージ制御可能にした構成
が開示されている。このように、データのパージ、ロー
ドを行う際の条件を設けたり、キャッシュデータの入替
えの範囲の指定することで、データのパージ、ロードを
高速化することに主眼をおいてキャッシュデータの入替
えに伴うオーバーヘッドを低減させ、効率化を図ってい
る。
【０００５】更に、特開平４−１８６４９号公報には、
ＬＲＵアルゴリズムを持たないディスク装置用簡易キャ
ッシュ記憶において、指定したキャッシュ記憶領域のデ
ータ保持を行う構成により、書込み／読出し命令の処理
速度を大幅に改善することが開示されている。
ＬＲＵアルゴリズムを持たないディスク装置用簡易キャ
ッシュ記憶において、指定したキャッシュ記憶領域のデ
ータ保持を行う構成により、書込み／読出し命令の処理
速度を大幅に改善することが開示されている。
【０００６】
【発明が解決しようとする課題】前述したように、ＣＰ
Ｕの高速化を図るにつれ、キャッシュミスによるペナル
ティが増大しつつあり、また同時にキャッシュ記憶の大
容量化が進んでいる。かかる状況でより高速の計算機シ
ステムを実現するためには、キャッシュミスの低減ある
いはキャッシュ記憶に対するＣＰＵの待ち時間の有効利
用を図らなければならない。
Ｕの高速化を図るにつれ、キャッシュミスによるペナル
ティが増大しつつあり、また同時にキャッシュ記憶の大
容量化が進んでいる。かかる状況でより高速の計算機シ
ステムを実現するためには、キャッシュミスの低減ある
いはキャッシュ記憶に対するＣＰＵの待ち時間の有効利
用を図らなければならない。
【０００７】本発明は以上のような問題を解決するため
になされたものであり、その目的は、キャッシュミスを
低減することにより計算機システムの高速化を図るキャ
ッシュ記憶装置を提供することにある。
になされたものであり、その目的は、キャッシュミスを
低減することにより計算機システムの高速化を図るキャ
ッシュ記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】以上のような目的を達成
するために、本発明におけるキャッシュ記憶装置は、処
理装置の近傍に設けられ、主記憶装置上のデータの一部
を格納して高速化を図るキャッシュ記憶装置において、
前記主記憶装置上のそれぞれ異なるデータを記憶する１
ないし複数の第一の記憶領域と、キャッシュ内部アドレ
スデータバスと前記第一の各記憶領域との間に配設さ
れ、前記各第一の記憶領域上のデータへのアクセス情報
を記憶するレジスタと、前記キャッシュ内部アドレスデ
ータバスに接続され、前記各第一の記憶領域上のデータ
間に共有するデータを記憶する第二の記憶領域と、を有
し、選択されたデータのみにアクセスされることを特徴
とする。
するために、本発明におけるキャッシュ記憶装置は、処
理装置の近傍に設けられ、主記憶装置上のデータの一部
を格納して高速化を図るキャッシュ記憶装置において、
前記主記憶装置上のそれぞれ異なるデータを記憶する１
ないし複数の第一の記憶領域と、キャッシュ内部アドレ
スデータバスと前記第一の各記憶領域との間に配設さ
れ、前記各第一の記憶領域上のデータへのアクセス情報
を記憶するレジスタと、前記キャッシュ内部アドレスデ
ータバスに接続され、前記各第一の記憶領域上のデータ
間に共有するデータを記憶する第二の記憶領域と、を有
し、選択されたデータのみにアクセスされることを特徴
とする。
【０００９】また、他の発明におけるキャッシュ記憶装
置は、処理装置の近傍に設けられ、主記憶装置上のデー
タの一部を格納して高速化を図るキャッシュ記憶装置に
おいて、前記主記憶装置上のそれぞれ異なるデータを記
憶する１ないし複数の記憶領域と、キャッシュ内部アド
レスデータバスと前記各記憶領域との間に配設され、前
記各記憶領域上のデータそれぞれのアクセス情報を記憶
するレジスタと、を有し、前記アクセス情報は、前記各
記憶領域上のデータを識別するタスク識別子と、そのデ
ータの置換可不可を示す置換可フラグと、を含み、前記
アクセス情報に基づいてアクセスされるデータが記憶さ
れている前記記憶領域を選択することを特徴とする。
置は、処理装置の近傍に設けられ、主記憶装置上のデー
タの一部を格納して高速化を図るキャッシュ記憶装置に
おいて、前記主記憶装置上のそれぞれ異なるデータを記
憶する１ないし複数の記憶領域と、キャッシュ内部アド
レスデータバスと前記各記憶領域との間に配設され、前
記各記憶領域上のデータそれぞれのアクセス情報を記憶
するレジスタと、を有し、前記アクセス情報は、前記各
記憶領域上のデータを識別するタスク識別子と、そのデ
ータの置換可不可を示す置換可フラグと、を含み、前記
アクセス情報に基づいてアクセスされるデータが記憶さ
れている前記記憶領域を選択することを特徴とする。
【００１０】更に、他の発明におけるキャッシュ記憶装
置は、処理装置の近傍に設けられ、主記憶装置上のデー
タの一部を格納して高速化を図るキャッシュ記憶装置に
おいて、キャッシュ内部アドレスデータバスに配設さ
れ、前記主記憶装置上のデータの追い出しを禁止するア
ドレス領域を記憶するレジスタと、前記主記憶装置上の
データとそのデータの追い出し禁止を示すフラグとが格
納されている記憶領域と、を有し、前記主記憶装置上の
アドレス領域を指定してデータの追い出しを禁止させる
ことを特徴とする。
置は、処理装置の近傍に設けられ、主記憶装置上のデー
タの一部を格納して高速化を図るキャッシュ記憶装置に
おいて、キャッシュ内部アドレスデータバスに配設さ
れ、前記主記憶装置上のデータの追い出しを禁止するア
ドレス領域を記憶するレジスタと、前記主記憶装置上の
データとそのデータの追い出し禁止を示すフラグとが格
納されている記憶領域と、を有し、前記主記憶装置上の
アドレス領域を指定してデータの追い出しを禁止させる
ことを特徴とする。
【００１１】
【作用】以上のような構成を有する本発明に係るキャッ
シュ記憶装置においては、システムソフトウェア、共有
データ等のパージされる可能性の低いあるいは常駐して
いるのが望ましいデータが記憶されている第二の記憶領
域をユーザデータが記憶される第一の記憶領域とは別に
キャッシュ内部アドレスデータバスに接続することで、
より高速化することができる。
シュ記憶装置においては、システムソフトウェア、共有
データ等のパージされる可能性の低いあるいは常駐して
いるのが望ましいデータが記憶されている第二の記憶領
域をユーザデータが記憶される第一の記憶領域とは別に
キャッシュ内部アドレスデータバスに接続することで、
より高速化することができる。
【００１２】また、他の発明によれば、コンテキストス
イッチの際、ディスパッチすべきタスクがタスク識別子
を参照することで記憶領域のいずれかに存在することが
認識できれば、そのタスクが記憶されている記憶領域が
選択される。ディスパッチすべきタスクが記憶領域のい
ずれにも存在しなければ置換可フラグを参照して、置換
可能な記憶領域の中から選出し、そのタスクは選出され
たの記憶領域にロードされる。また、記憶領域上のデー
タは置換可フラグを置換不可に設定することにより、置
換されることはない。
イッチの際、ディスパッチすべきタスクがタスク識別子
を参照することで記憶領域のいずれかに存在することが
認識できれば、そのタスクが記憶されている記憶領域が
選択される。ディスパッチすべきタスクが記憶領域のい
ずれにも存在しなければ置換可フラグを参照して、置換
可能な記憶領域の中から選出し、そのタスクは選出され
たの記憶領域にロードされる。また、記憶領域上のデー
タは置換可フラグを置換不可に設定することにより、置
換されることはない。
【００１３】このようにアクセス情報を参照して記憶領
域上のデータの置換が行われるので、キャッシュミスを
低減することができる。
域上のデータの置換が行われるので、キャッシュミスを
低減することができる。
【００１４】また、他の発明によれば、記憶領域に記憶
されているデータに対応して設けられたフラグにデータ
の追い出し禁止を示す値を設定することでデータの追い
出しを禁止することができる。また、追い出し禁止の領
域があれば、その範囲の先頭アドレスと最終アドレスを
レジスタに記憶させ、追い出し禁止の領域がなければ、
レジスタに所定の値を設定する。これにより、システム
プログラム等アクセス頻度の高いプログラム等を追い出
し禁止に設定することで記憶領域に常駐させることがで
きるので、キャッシュミスを低減することができる。
されているデータに対応して設けられたフラグにデータ
の追い出し禁止を示す値を設定することでデータの追い
出しを禁止することができる。また、追い出し禁止の領
域があれば、その範囲の先頭アドレスと最終アドレスを
レジスタに記憶させ、追い出し禁止の領域がなければ、
レジスタに所定の値を設定する。これにより、システム
プログラム等アクセス頻度の高いプログラム等を追い出
し禁止に設定することで記憶領域に常駐させることがで
きるので、キャッシュミスを低減することができる。
【００１５】
【実施例】実施例１ 以下、図面に基づいて、本発明の好適な第一実施例を説
明する。
明する。
【００１６】図１は、本実施例を適用するコンピュータ
システムの概略を示すブロック図である。バス１には、
本実施例の特徴であるキャッシュ記憶装置３を介してＣ
ＰＵ５、主記憶装置７及び補助記憶装置９が接続されて
いる。キャッシュ記憶装置３には、主記憶装置７上のプ
ログラム（あるいはタスク）、データ（以下、総称して
データと言うが、場合によって、プログラムあるいはタ
スクと言うこともある。）の一部が格納される。なお、
本実施例では、ＣＰＵ数は１であるが、複数ＣＰＵにつ
いても適用可能である。
システムの概略を示すブロック図である。バス１には、
本実施例の特徴であるキャッシュ記憶装置３を介してＣ
ＰＵ５、主記憶装置７及び補助記憶装置９が接続されて
いる。キャッシュ記憶装置３には、主記憶装置７上のプ
ログラム（あるいはタスク）、データ（以下、総称して
データと言うが、場合によって、プログラムあるいはタ
スクと言うこともある。）の一部が格納される。なお、
本実施例では、ＣＰＵ数は１であるが、複数ＣＰＵにつ
いても適用可能である。
【００１７】図２には、キャッシュ記憶装置３の構成を
示すブロック図である。本実施例におけるキャッシュ記
憶装置３の記憶領域は、第一の記憶領域である４つのユ
ーザ記憶領域３１ａ、３１ｂ、３１ｃ、３１ｄと第二の
記憶領域であるシステム記憶領域３３とを有する。各ユ
ーザ記憶領域３１には、主記憶装置７上のそれぞれ異な
るユーザデータの全部あるいは一部が記憶される。シス
テム記憶領域３３には、システムソフトウェアの命令、
ユーザ記憶領域３１上のプログラム間の共有データを記
憶する。各ユーザ記憶領域３１はユーザ領域用キャッシ
ュ内部サブアドレスデータバス３５（以下、サブバスと
いう）に、システム記憶領域３３はキャッシュ内部アド
レスデータバス３７（以下、内部バスという）にそれぞ
れ接続されている。データコントローラ３９は、各ユー
ザ記憶領域３１上のデータの置換可不可、タスク情報を
含むアドレス情報を記憶するルートレジスタを有してお
り、内部バス３７と、サブバス３５を介して各ユーザ記
憶領域３１とを接続させる。このように、ユーザ記憶領
域３１とシステム記憶領域３３は別々に内部バス３７に
接続されている。内部バス３７は、アドレス変換機構、
内部バス３７の制御を行うメモリマネージメントユニッ
ト４１（以下、ＭＭＵと言う）を介してＣＰＵバス４
３、メモリバス４５に接続される。
示すブロック図である。本実施例におけるキャッシュ記
憶装置３の記憶領域は、第一の記憶領域である４つのユ
ーザ記憶領域３１ａ、３１ｂ、３１ｃ、３１ｄと第二の
記憶領域であるシステム記憶領域３３とを有する。各ユ
ーザ記憶領域３１には、主記憶装置７上のそれぞれ異な
るユーザデータの全部あるいは一部が記憶される。シス
テム記憶領域３３には、システムソフトウェアの命令、
ユーザ記憶領域３１上のプログラム間の共有データを記
憶する。各ユーザ記憶領域３１はユーザ領域用キャッシ
ュ内部サブアドレスデータバス３５（以下、サブバスと
いう）に、システム記憶領域３３はキャッシュ内部アド
レスデータバス３７（以下、内部バスという）にそれぞ
れ接続されている。データコントローラ３９は、各ユー
ザ記憶領域３１上のデータの置換可不可、タスク情報を
含むアドレス情報を記憶するルートレジスタを有してお
り、内部バス３７と、サブバス３５を介して各ユーザ記
憶領域３１とを接続させる。このように、ユーザ記憶領
域３１とシステム記憶領域３３は別々に内部バス３７に
接続されている。内部バス３７は、アドレス変換機構、
内部バス３７の制御を行うメモリマネージメントユニッ
ト４１（以下、ＭＭＵと言う）を介してＣＰＵバス４
３、メモリバス４５に接続される。
【００１８】図３には、システムソフトウェアがコンテ
キストスイッチの際、ユーザ記憶領域３１のキャッシュ
記憶管理に使用する前述したアクセス情報を含むキャッ
シュ管理テーブル５０が示されている。５１は各ユーザ
記憶領域３１それぞれに対応したユーザ記憶領域識別子
（以下、ユーザ領域ＩＤと言う）であり、各ユーザ記憶
領域３１ａ、３１ｂ、３１ｃ、３１ｄはそれぞれ、０、
１、２、３である。５３は他のデータによって置換可能
かどうかを表す置換可フラグであり、本実施例において
は、置換可を１、置換不可を０とする。この置換可フラ
グ５３は、システムソフトウェア等により設定される。
５５は各ユーザ記憶領域３１を占有しているデータであ
るタスクを識別するタスク識別子である。タスク識別子
５５は、システム内においてタスク毎にユニークに与え
られた番号である。図３によると、ユーザ領域ＩＤが０
であるユーザ記憶領域３１ａは他のタスクでの置換は不
可であり、タスク識別子が１１であるタスクが記憶され
ている。同様に、ユーザ領域ＩＤがそれぞれ１、２、３
であるユーザ記憶領域３１ａ、３１ｂ、３１ｃは他のタ
スクでの置換は可能であり、タスク識別子がそれぞれ
８、４、７であるタスクが記憶されている。
キストスイッチの際、ユーザ記憶領域３１のキャッシュ
記憶管理に使用する前述したアクセス情報を含むキャッ
シュ管理テーブル５０が示されている。５１は各ユーザ
記憶領域３１それぞれに対応したユーザ記憶領域識別子
（以下、ユーザ領域ＩＤと言う）であり、各ユーザ記憶
領域３１ａ、３１ｂ、３１ｃ、３１ｄはそれぞれ、０、
１、２、３である。５３は他のデータによって置換可能
かどうかを表す置換可フラグであり、本実施例において
は、置換可を１、置換不可を０とする。この置換可フラ
グ５３は、システムソフトウェア等により設定される。
５５は各ユーザ記憶領域３１を占有しているデータであ
るタスクを識別するタスク識別子である。タスク識別子
５５は、システム内においてタスク毎にユニークに与え
られた番号である。図３によると、ユーザ領域ＩＤが０
であるユーザ記憶領域３１ａは他のタスクでの置換は不
可であり、タスク識別子が１１であるタスクが記憶され
ている。同様に、ユーザ領域ＩＤがそれぞれ１、２、３
であるユーザ記憶領域３１ａ、３１ｂ、３１ｃは他のタ
スクでの置換は可能であり、タスク識別子がそれぞれ
８、４、７であるタスクが記憶されている。
【００１９】本実施例において特徴的なことは、複数タ
スクの共有データ等が記憶されているためデータがパー
ジされる可能性の低い、あるいは常駐しているのが望ま
しいタスクが記憶されているシステム記憶領域３３をユ
ーザ記憶領域３１とは別に直接内部バス３７に接続する
ことで、データのロード・パージ等のアクセス制御の対
象から外すことができ、より高速化を図ることができる
ことである。
スクの共有データ等が記憶されているためデータがパー
ジされる可能性の低い、あるいは常駐しているのが望ま
しいタスクが記憶されているシステム記憶領域３３をユ
ーザ記憶領域３１とは別に直接内部バス３７に接続する
ことで、データのロード・パージ等のアクセス制御の対
象から外すことができ、より高速化を図ることができる
ことである。
【００２０】更に、ユーザ記憶領域３１それぞれへのア
クセス情報を含むキャッシュ管理テーブル５０を設けた
ことで、各ユーザ記憶領域３１の置換可不可等のアクセ
ス制御が選択的に行いことができ、したがって、キャッ
シュミスを低減することができることである。
クセス情報を含むキャッシュ管理テーブル５０を設けた
ことで、各ユーザ記憶領域３１の置換可不可等のアクセ
ス制御が選択的に行いことができ、したがって、キャッ
シュミスを低減することができることである。
【００２１】図４は、コンテキストスイッチの際に行わ
れるキャッシュ記憶制御のフローチャートである。この
キャッシュ記憶制御はシステムソフトウェアレベルで実
現される。以下、図４に基づいて本実施例におけるユー
ザ記憶領域の選択処理について説明する。
れるキャッシュ記憶制御のフローチャートである。この
キャッシュ記憶制御はシステムソフトウェアレベルで実
現される。以下、図４に基づいて本実施例におけるユー
ザ記憶領域の選択処理について説明する。
【００２２】ステップ１０１では、コンテキストスイッ
チの際、ディスパッチすべきタスクがユーザ記憶領域３
１のいずれかに存在すれば、そのユーザ記憶領域３１に
該当するエントリのユーザ領域ＩＤ５１を選択する。こ
れは、キャッシュ管理テーブル５０のタスク識別子５５
を検索することで選出され、検索されたタスク識別子に
対応するユーザ領域ＩＤ５１が選択されることになる。
チの際、ディスパッチすべきタスクがユーザ記憶領域３
１のいずれかに存在すれば、そのユーザ記憶領域３１に
該当するエントリのユーザ領域ＩＤ５１を選択する。こ
れは、キャッシュ管理テーブル５０のタスク識別子５５
を検索することで選出され、検索されたタスク識別子に
対応するユーザ領域ＩＤ５１が選択されることになる。
【００２３】そのタスクがユーザ記憶領域３１のいずれ
にも存在しない場合は、ユーザ記憶領域３１のうちのい
ずれかにそのタスクをロードしなければならないが、タ
スクをロードすべきユーザ記憶領域３１は次のようにし
て選出する。
にも存在しない場合は、ユーザ記憶領域３１のうちのい
ずれかにそのタスクをロードしなければならないが、タ
スクをロードすべきユーザ記憶領域３１は次のようにし
て選出する。
【００２４】データの無効、すなわちタスク識別子５５
が未使用であることを示す値（−１）であるエントリを
検索する（ステップ１０２）。未使用エントリが存在す
ればそのエントリに対応したユーザ記憶領域３１にディ
スパッチすべきタスクをロードする。もちろん、ロード
したタスクのタスク識別子でそのエントリのタスク識別
子５５の値を書き換える。これにより、そのタスクは新
たに登録されたことになる。そして、該当するエントリ
のユーザ領域ＩＤ５１が選択されることになる（ステッ
プ１０３）。未使用エントリが存在しなければ、置換可
フラグ３３が置換可（フラグの値が１）であるエントリ
のうち、ランキュー上にないタスクか、もしくはランキ
ュー上で最もプライオリティの低いタスクを選択する。
この選択されたタスクは、このタスクが記憶されている
ユーザ記憶領域３１にディスパッチすべきタスクをロー
ドすることで置換される。もちろん、置換したタスクの
タスク識別子でそのエントリのタスク識別子５５の値を
書き換える。これにより、そのタスクは新たに登録され
たことになる。そして、該当するエントリのユーザ領域
ＩＤ５１が選択されることになる（ステップ１０４）。
が未使用であることを示す値（−１）であるエントリを
検索する（ステップ１０２）。未使用エントリが存在す
ればそのエントリに対応したユーザ記憶領域３１にディ
スパッチすべきタスクをロードする。もちろん、ロード
したタスクのタスク識別子でそのエントリのタスク識別
子５５の値を書き換える。これにより、そのタスクは新
たに登録されたことになる。そして、該当するエントリ
のユーザ領域ＩＤ５１が選択されることになる（ステッ
プ１０３）。未使用エントリが存在しなければ、置換可
フラグ３３が置換可（フラグの値が１）であるエントリ
のうち、ランキュー上にないタスクか、もしくはランキ
ュー上で最もプライオリティの低いタスクを選択する。
この選択されたタスクは、このタスクが記憶されている
ユーザ記憶領域３１にディスパッチすべきタスクをロー
ドすることで置換される。もちろん、置換したタスクの
タスク識別子でそのエントリのタスク識別子５５の値を
書き換える。これにより、そのタスクは新たに登録され
たことになる。そして、該当するエントリのユーザ領域
ＩＤ５１が選択されることになる（ステップ１０４）。
【００２５】このようにして、ディスパッチすべきタス
クがロードされているユーザ領域ＩＤ５１が選択され
（ステップ１０５）、したがって、選択されたユーザ記
憶領域３１上のタスクがＣＰＵ５で処理されることにな
る。
クがロードされているユーザ領域ＩＤ５１が選択され
（ステップ１０５）、したがって、選択されたユーザ記
憶領域３１上のタスクがＣＰＵ５で処理されることにな
る。
【００２６】以上のように、本実施例においては、ユー
ザ記憶領域３１を複数設け、置換可フラグ５３をキャッ
シュ管理テーブル５０のエントリ毎、すなわち各ユーザ
記憶領域３１毎に設けたことで、ユーザ記憶領域３１に
常駐していることが望ましい、例えばリアルタイムアプ
リケーションであるタスク等は置換不可とすることがで
きる。したがって、このようなデータの置換可不可、デ
ータの無効化等は、各ユーザ記憶領域３１毎に必要に応
じて行うことができるので、キャッシュミスを低減する
ことができる。また、その作用による他のユーザ記憶領
域３１には一切影響を与えない。また、システム記憶領
域３３は、ユーザ記憶領域３１とは別に内部バス３７に
直接接続されているので、上記処理の対象にはならず、
より高速化が望める。
ザ記憶領域３１を複数設け、置換可フラグ５３をキャッ
シュ管理テーブル５０のエントリ毎、すなわち各ユーザ
記憶領域３１毎に設けたことで、ユーザ記憶領域３１に
常駐していることが望ましい、例えばリアルタイムアプ
リケーションであるタスク等は置換不可とすることがで
きる。したがって、このようなデータの置換可不可、デ
ータの無効化等は、各ユーザ記憶領域３１毎に必要に応
じて行うことができるので、キャッシュミスを低減する
ことができる。また、その作用による他のユーザ記憶領
域３１には一切影響を与えない。また、システム記憶領
域３３は、ユーザ記憶領域３１とは別に内部バス３７に
直接接続されているので、上記処理の対象にはならず、
より高速化が望める。
【００２７】なお、４つのユーザ記憶領域３１をそれぞ
れの小さな記憶装置に設けてもよいし、大きい記憶装置
を分割して設けてもよい。また、システム記憶領域３３
側においても、システムソフトウェアと共有データとを
分割し、ユーザ記憶領域３１と同様、複数の領域を持た
せてもよい。
れの小さな記憶装置に設けてもよいし、大きい記憶装置
を分割して設けてもよい。また、システム記憶領域３３
側においても、システムソフトウェアと共有データとを
分割し、ユーザ記憶領域３１と同様、複数の領域を持た
せてもよい。
【００２８】実施例２ 以下、図面に基づいて、本発明の好適な第二実施例を説
明する。
明する。
【００２９】図１は、本実施例を適用するコンピュータ
システムの概略を示すブロック図であり、第一実施例と
ほぼ同様なので説明を省略する。
システムの概略を示すブロック図であり、第一実施例と
ほぼ同様なので説明を省略する。
【００３０】図５には、キャッシュ記憶装置３の構成を
示すブロック図である。なお、実施例１とほぼ同様な要
素には同一の符号を付け、説明を省略する。キャッシュ
内部アドレスデータバス３７（以下、内部バスという）
には、主記憶装置７上のデータの追い出しを禁止するア
ドレス領域の先頭アドレス及び最終アドレスを登録する
追い出し禁止領域レジスタを備えたデータコントローラ
４７を介して主記憶装置７上のデータを記憶する記憶領
域４９が接続されている。なお、本実施例におけるメモ
リマネージメントユニット４１（以下、ＭＭＵと言う）
は、そのアドレス変換機構により内部バス３７には物理
アドレスが発行される。
示すブロック図である。なお、実施例１とほぼ同様な要
素には同一の符号を付け、説明を省略する。キャッシュ
内部アドレスデータバス３７（以下、内部バスという）
には、主記憶装置７上のデータの追い出しを禁止するア
ドレス領域の先頭アドレス及び最終アドレスを登録する
追い出し禁止領域レジスタを備えたデータコントローラ
４７を介して主記憶装置７上のデータを記憶する記憶領
域４９が接続されている。なお、本実施例におけるメモ
リマネージメントユニット４１（以下、ＭＭＵと言う）
は、そのアドレス変換機構により内部バス３７には物理
アドレスが発行される。
【００３１】図６には、記憶領域４９の構成が示されて
いる。本実施例においてはセットアソシエイティブ方式
を採用しており、４ウェイライン６０のセット数は１０
２４で、１ライン４ワードである。６１、６２、６３、
６４はそれぞれのラインウェイ（アドレスタグとも言
う）、７１はライン選択ロジック、７３はＬＲＵ（Ｌｅ
ａｓｔ Ｒｅｃｅｎｔ Ｕｓｅｄ）アルゴリズム及び本
実施例の特徴であるデータの追い出し禁止を実現するた
めのフラグが格納されているＬＲＵ／禁止フラグであ
り、各ラインには４ワードずつ格納される。
いる。本実施例においてはセットアソシエイティブ方式
を採用しており、４ウェイライン６０のセット数は１０
２４で、１ライン４ワードである。６１、６２、６３、
６４はそれぞれのラインウェイ（アドレスタグとも言
う）、７１はライン選択ロジック、７３はＬＲＵ（Ｌｅ
ａｓｔ Ｒｅｃｅｎｔ Ｕｓｅｄ）アルゴリズム及び本
実施例の特徴であるデータの追い出し禁止を実現するた
めのフラグが格納されているＬＲＵ／禁止フラグであ
り、各ラインには４ワードずつ格納される。
【００３２】図７にはＬＲＵ／禁止フラグ７３に格納さ
れているＬＲＵ値の状態例８１、８２、８３がそれぞれ
示されており、このＬＲＵ値は４ウェイライン６０の出
力により更新される。以下に、このＬＲＵ値の更新とこ
れを用いてキャッシュデータの追い出し禁止の動作を説
明する。
れているＬＲＵ値の状態例８１、８２、８３がそれぞれ
示されており、このＬＲＵ値は４ウェイライン６０の出
力により更新される。以下に、このＬＲＵ値の更新とこ
れを用いてキャッシュデータの追い出し禁止の動作を説
明する。
【００３３】図７に示されるＬＲＵ値の０、１、２、３
はＬＲＵの順位を表しており、３が最も高い。当該セッ
トのキャッシュデータ追い出しが必要な時には最初にＬ
ＲＵ値の大きいものからキャッシュデータの追い出しが
実行される。キャッシュデータが更新されるとＬＲＵ値
は０に更新され、他のラインのＬＲＵ値は１ずつインク
リメントされる。図７において、ＬＲＵ値の状態例８１
で一番上のＬＲＵ値３に対応したデータが追い出され、
各ＬＲＵ値はそれぞれＬＲＵ値の状態例８２のように更
新される。なお、初期状態は全てＬＲＵ値３が格納され
ている。また、同じＬＲＵ値を示す場合はランキュー上
にないタスクか、もしくはランキュー上で最もプライオ
リティの低いタスクを選択する等所定の条件によりいず
れかのラインが選択される。追い出し禁止の領域に対応
するラインには禁止フラグ（−１）を設定する。ＬＲＵ
値の状態例８３では、全てのラインが追い出し禁止の状
態に設定されている。全てのラインが追い出し禁止でな
い禁止解除状態、例えばＬＲＵ値の状態例８１、８２の
状態であるときはデータコントローラ４７中の追い出し
禁止領域レジスタの先頭アドレスに−１を設定する。
はＬＲＵの順位を表しており、３が最も高い。当該セッ
トのキャッシュデータ追い出しが必要な時には最初にＬ
ＲＵ値の大きいものからキャッシュデータの追い出しが
実行される。キャッシュデータが更新されるとＬＲＵ値
は０に更新され、他のラインのＬＲＵ値は１ずつインク
リメントされる。図７において、ＬＲＵ値の状態例８１
で一番上のＬＲＵ値３に対応したデータが追い出され、
各ＬＲＵ値はそれぞれＬＲＵ値の状態例８２のように更
新される。なお、初期状態は全てＬＲＵ値３が格納され
ている。また、同じＬＲＵ値を示す場合はランキュー上
にないタスクか、もしくはランキュー上で最もプライオ
リティの低いタスクを選択する等所定の条件によりいず
れかのラインが選択される。追い出し禁止の領域に対応
するラインには禁止フラグ（−１）を設定する。ＬＲＵ
値の状態例８３では、全てのラインが追い出し禁止の状
態に設定されている。全てのラインが追い出し禁止でな
い禁止解除状態、例えばＬＲＵ値の状態例８１、８２の
状態であるときはデータコントローラ４７中の追い出し
禁止領域レジスタの先頭アドレスに−１を設定する。
【００３４】図８はキャッシュラインのＬＲＵ値更新処
理を示すフローチャートである。本実施例におけるキャ
ッシュ記憶装置３のコマンドインターフェイスを通して
追い出し禁止領域が指定されることによって、追い出し
禁止領域の設定が行われるが、図８を用いてキャッシュ
ラインのＬＲＵ値更新処理の動作を説明する。
理を示すフローチャートである。本実施例におけるキャ
ッシュ記憶装置３のコマンドインターフェイスを通して
追い出し禁止領域が指定されることによって、追い出し
禁止領域の設定が行われるが、図８を用いてキャッシュ
ラインのＬＲＵ値更新処理の動作を説明する。
【００３５】ステップ２０１において、ＣＰＵ５で処理
されるべきデータのアドレスに対応するセットにそのデ
ータがすでに存在すれば（キャッシュヒット）、そのデ
ータを用いればよいので更新処理は終了する。
されるべきデータのアドレスに対応するセットにそのデ
ータがすでに存在すれば（キャッシュヒット）、そのデ
ータを用いればよいので更新処理は終了する。
【００３６】ステップ２０２において、当該アドレスに
対応するセットがすでにＬＲＵ値の状態例８３のように
全てのラインがキャッシュデータの追い出し禁止の状態
になっているかをチェックする。もし、全てのラインが
追い出し禁止の状態になっていれば、更新されるＬＲＵ
値はないのでエラー報告し（ステップ２０３）、終了す
る。以後、当該アドレスへのアクセスが発生するときに
は全て主記憶装置７へアクセスすることになるが、この
ような状況はシステムソフトウェアにより回避するよう
に設計されるべきである。
対応するセットがすでにＬＲＵ値の状態例８３のように
全てのラインがキャッシュデータの追い出し禁止の状態
になっているかをチェックする。もし、全てのラインが
追い出し禁止の状態になっていれば、更新されるＬＲＵ
値はないのでエラー報告し（ステップ２０３）、終了す
る。以後、当該アドレスへのアクセスが発生するときに
は全て主記憶装置７へアクセスすることになるが、この
ような状況はシステムソフトウェアにより回避するよう
に設計されるべきである。
【００３７】ステップ２０４において、使用可能なライ
ンが存在すれば、そのうち、前述したようにＬＲＵ値の
高いラインを選択し、そのラインに対応した所定の記憶
領域に当該アドレスのデータで置換する。当該アドレス
がすでに追い出し禁止領域レジスタに設定されている領
域内のアドレスあればそのラインのＬＲＵ値を禁止フラ
グ（−１）に設定する（ステップ２０５）。当該アドレ
スが追い出し禁止領域内になければキャッシュデータ置
換終了後、選択されたラインのＬＲＵ値を０とし（ステ
ップ２０６）、他のラインのＬＲＵ値が−１あるいは３
でなければ１ずつインクリメントする（ステップ２０
７）。
ンが存在すれば、そのうち、前述したようにＬＲＵ値の
高いラインを選択し、そのラインに対応した所定の記憶
領域に当該アドレスのデータで置換する。当該アドレス
がすでに追い出し禁止領域レジスタに設定されている領
域内のアドレスあればそのラインのＬＲＵ値を禁止フラ
グ（−１）に設定する（ステップ２０５）。当該アドレ
スが追い出し禁止領域内になければキャッシュデータ置
換終了後、選択されたラインのＬＲＵ値を０とし（ステ
ップ２０６）、他のラインのＬＲＵ値が−１あるいは３
でなければ１ずつインクリメントする（ステップ２０
７）。
【００３８】また、本実施例におけるキャッシュ記憶装
置３は、１ウェイ１０２４セット分の記憶容量である１
６ＫＢ単位に４ウェイライン６０分の最大６４ＫＢのデ
ータ連続領域をコマンドインターフェイスを通して指定
し、コマンド発行時に全てのデータ指定領域分のＬＲＵ
／禁止フラグ７３内のＬＲＵ値置換を行う機能を有して
いる。この機能により、データの追い出しを禁止するこ
とができる。図９には、データの追い出しを禁止するフ
ラッシュ禁止処理のフローチャートが示されており、こ
の図９に基づいてその動作を説明する。
置３は、１ウェイ１０２４セット分の記憶容量である１
６ＫＢ単位に４ウェイライン６０分の最大６４ＫＢのデ
ータ連続領域をコマンドインターフェイスを通して指定
し、コマンド発行時に全てのデータ指定領域分のＬＲＵ
／禁止フラグ７３内のＬＲＵ値置換を行う機能を有して
いる。この機能により、データの追い出しを禁止するこ
とができる。図９には、データの追い出しを禁止するフ
ラッシュ禁止処理のフローチャートが示されており、こ
の図９に基づいてその動作を説明する。
【００３９】ＣＰＵ５で処理されるべきデータのアドレ
スの指定範囲が１６ＫＢの１〜４の整数倍のいずれかで
あることをチェックし（ステップ３０１）、整数倍でな
ければエラー報告し（ステップ３０２）、終了する。
スの指定範囲が１６ＫＢの１〜４の整数倍のいずれかで
あることをチェックし（ステップ３０１）、整数倍でな
ければエラー報告し（ステップ３０２）、終了する。
【００４０】 この後、ラインＬＲＵ値の高いラインから
データを追い出し、ラインを確保し（ステップ３０
４）、追い出し禁止領域レジスタに指定された範囲の追
い出し禁止領域のデータを読み込む（ステップ３０
５）。そして、ステップ３０４及び３０５でデータが置
換されたＬＲＵ／禁止フラグ７３内のＬＲＵ値を禁止フ
ラグ（−１）にする（ステップ３０６）。
データを追い出し、ラインを確保し（ステップ３０
４）、追い出し禁止領域レジスタに指定された範囲の追
い出し禁止領域のデータを読み込む（ステップ３０
５）。そして、ステップ３０４及び３０５でデータが置
換されたＬＲＵ／禁止フラグ７３内のＬＲＵ値を禁止フ
ラグ（−１）にする（ステップ３０６）。
【００４１】以上のようにして、本実施例によれば、指
定された主記憶装置７上の物理アドレスのデータをキャ
ッシュ記憶装置３からの追い出しを禁止できる。これに
より、例えば、頻繁に使用されるシステムプログラム、
リアルタイムプログラム等を追い出し禁止領域に設定す
ることでキャッシュミスの発生を低減することができ
る。
定された主記憶装置７上の物理アドレスのデータをキャ
ッシュ記憶装置３からの追い出しを禁止できる。これに
より、例えば、頻繁に使用されるシステムプログラム、
リアルタイムプログラム等を追い出し禁止領域に設定す
ることでキャッシュミスの発生を低減することができ
る。
【００４２】
【発明の効果】以上のように、本発明に係るキャッシュ
記憶装置によれば、１ないし複数の第一の記憶領域と、
第二の記憶領域とを別々にキャッシュ内部アドレスデー
タバスに接続したので、共有データ等が記憶されている
ためデータがパージされる可能性の低いあるいは常駐し
ているのが望ましいデータが記憶されている第二の記憶
領域をデータをパージすべき対象から外すことができ、
より高速化を図ることが可能となる。
記憶装置によれば、１ないし複数の第一の記憶領域と、
第二の記憶領域とを別々にキャッシュ内部アドレスデー
タバスに接続したので、共有データ等が記憶されている
ためデータがパージされる可能性の低いあるいは常駐し
ているのが望ましいデータが記憶されている第二の記憶
領域をデータをパージすべき対象から外すことができ、
より高速化を図ることが可能となる。
【００４３】また、アクセス情報を含むレジスタを設け
たことにより、各記憶領域のデータの他のデータによる
置換可不可等のアクセス制御が選択的に行いことがで
き、キャッシュミスを低減することが可能となる。
たことにより、各記憶領域のデータの他のデータによる
置換可不可等のアクセス制御が選択的に行いことがで
き、キャッシュミスを低減することが可能となる。
【００４４】また、他の発明に係るキャッシュ記憶装置
によれば、記憶領域上に、例えばオペレーティングシス
テムのカーネルコードのような主記憶装置上に常駐すべ
きプログラムをキャッシュ記憶装置上の追い出しを禁止
するアドレス領域に記憶させることで、キャッシュミス
の発生を低減させることが可能となる。この追い出しを
禁止するアドレス領域も連続に取ることができる。
によれば、記憶領域上に、例えばオペレーティングシス
テムのカーネルコードのような主記憶装置上に常駐すべ
きプログラムをキャッシュ記憶装置上の追い出しを禁止
するアドレス領域に記憶させることで、キャッシュミス
の発生を低減させることが可能となる。この追い出しを
禁止するアドレス領域も連続に取ることができる。
【００４５】更に、上記のように追い出し禁止領域に記
憶されたデータは、処理装置とキャッシュ記憶装置との
間で閉じた環境で処理される。いったん主記憶装置経由
でキャッシュ記憶装置に記憶されたこのデータは、追い
出し禁止の設定が解除されない限り、主記憶装置上に記
憶されている必要もなく、したがって、主記憶装置上の
そのデータ分の領域が他のデータで使用することが可能
となる。
憶されたデータは、処理装置とキャッシュ記憶装置との
間で閉じた環境で処理される。いったん主記憶装置経由
でキャッシュ記憶装置に記憶されたこのデータは、追い
出し禁止の設定が解除されない限り、主記憶装置上に記
憶されている必要もなく、したがって、主記憶装置上の
そのデータ分の領域が他のデータで使用することが可能
となる。
【図面の簡単な説明】
【図１】本発明に係るキャッシュ記憶装置を有するコン
ピュータシステムのブロック図である。
ピュータシステムのブロック図である。
【図２】本発明に係るキャッシュ記憶装置の第一実施例
を示す構成ブロック図である。
を示す構成ブロック図である。
【図３】第一実施例におけるキャッシュ管理テーブルを
示す図である。
示す図である。
【図４】第一実施例におけるユーザ記憶領域選択処理を
示すフローチャートである。
示すフローチャートである。
【図５】本発明に係るキャッシュ記憶装置の第二実施例
を示す構成ブロック図である。
を示す構成ブロック図である。
【図６】第二実施例における記憶領域の構成を示す図で
ある。
ある。
【図７】第二実施例におけるＬＲＵ値の状態例を示す図
である。
である。
【図８】第二実施例におけるキャッシュラインのＬＲＵ
値更新処理を示すフローチャートである。
値更新処理を示すフローチャートである。
【図９】第二実施例におけるフラッシュ禁止処理を示す
フローチャートである。
フローチャートである。
【図１０】第二実施例における禁止解除処理を示すフロ
ーチャートである。
ーチャートである。
【符号の説明】 １ キャッシュ記憶装置 ３１ ユーザ記憶領域 ３３ システム記憶領域 ３５ ユーザ領域用キャッシュ内部サブアドレスデータ
バス ３７ キャッシュ内部アドレスデータバス ３９、４７ データコントローラ ４１ メモリマネージメントユニット ４９ 記憶領域 ５０ キャッシュ管理テーブル ５１ ユーザ記憶領域識別子 ５３ 置換可フラグ ５５ タスク識別子 ６０ ４ウェイライン ７３ ＬＲＵ／禁止フラグ
バス ３７ キャッシュ内部アドレスデータバス ３９、４７ データコントローラ ４１ メモリマネージメントユニット ４９ 記憶領域 ５０ キャッシュ管理テーブル ５１ ユーザ記憶領域識別子 ５３ 置換可フラグ ５５ タスク識別子 ６０ ４ウェイライン ７３ ＬＲＵ／禁止フラグ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (3)
- 【請求項１】 処理装置の近傍に設けられ、主記憶装置
上のデータの一部を格納して高速化を図るキャッシュ記
憶装置において、 前記主記憶装置上のそれぞれ異なるデータを記憶する１
ないし複数の第一の記憶領域と、 キャッシュ内部アドレスデータバスと前記第一の各記憶
領域との間に配設され、前記各第一の記憶領域上のデー
タへのアクセス情報を記憶するレジスタと、 前記キャッシュ内部アドレスデータバスに接続され、前
記各第一の記憶領域上のデータ間に共有するデータを記
憶する第二の記憶領域と、 を有し、選択されたデータのみにアクセスされることを
特徴とするキャッシュ記憶装置。 - 【請求項２】 処理装置の近傍に設けられ、主記憶装置
上のデータの一部を格納して高速化を図るキャッシュ記
憶装置において、 前記主記憶装置上のそれぞれ異なるデータを記憶する１
ないし複数の記憶領域と、 キャッシュ内部アドレスデータバスと前記各記憶領域と
の間に配設され、前記各記憶領域上のデータそれぞれの
アクセス情報を記憶するレジスタと、 を有し、 前記アクセス情報は、 前記各記憶領域上のデータを識別するタスク識別子と、 そのデータの置換可不可を示す置換可フラグと、 を含み、前記アクセス情報に基づいてアクセスされるデ
ータが記憶されている前記記憶領域を選択することを特
徴とするキャッシュ記憶装置。 - 【請求項３】 処理装置の近傍に設けられ、主記憶装置
上のデータの一部を格納して高速化を図るキャッシュ記
憶装置において、 キャッシュ内部アドレスデータバスに配設され、前記主
記憶装置上のデータの追い出しを禁止するアドレス領域
を記憶するレジスタと、 前記主記憶装置上のデータとそのデータの追い出し禁止
を示すフラグとが格納されている記憶領域と、 を有し、 前記主記憶装置上のアドレス領域を指定してデータの追
い出しを禁止させることを特徴とするキャッシュ記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5066554A JPH06282488A (ja) | 1993-03-25 | 1993-03-25 | キャッシュ記憶装置 |
| US08/156,011 US6182194B1 (en) | 1993-03-25 | 1993-11-23 | Cache memory system having at least one user area and one system area wherein the user area(s) and the system area(s) are operated in two different replacement procedures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5066554A JPH06282488A (ja) | 1993-03-25 | 1993-03-25 | キャッシュ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06282488A true JPH06282488A (ja) | 1994-10-07 |
Family
ID=13319256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5066554A Pending JPH06282488A (ja) | 1993-03-25 | 1993-03-25 | キャッシュ記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6182194B1 (ja) |
| JP (1) | JPH06282488A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004178571A (ja) * | 2002-11-11 | 2004-06-24 | Matsushita Electric Ind Co Ltd | キャッシュ制御装置、キャッシュ制御方法、コンピュータシステム |
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| JP2009064462A (ja) * | 2008-10-27 | 2009-03-26 | Toshiba Corp | マイクロプロセッサ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6330556B1 (en) * | 1999-03-15 | 2001-12-11 | Trishul M. Chilimbi | Data structure partitioning to optimize cache utilization |
| US6457102B1 (en) * | 1999-11-05 | 2002-09-24 | Emc Corporation | Cache using multiple LRU's |
| US7904897B2 (en) * | 2002-08-08 | 2011-03-08 | Rudelic John C | Executing applications from a semiconductor nonvolatile memory |
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| US11409643B2 (en) | 2019-11-06 | 2022-08-09 | Honeywell International Inc | Systems and methods for simulating worst-case contention to determine worst-case execution time of applications executed on a processor |
| US20230102843A1 (en) * | 2021-09-27 | 2023-03-30 | Nvidia Corporation | User-configurable memory allocation |
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1993
- 1993-03-25 JP JP5066554A patent/JPH06282488A/ja active Pending
- 1993-11-23 US US08/156,011 patent/US6182194B1/en not_active Expired - Fee Related
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| US9697115B2 (en) | 2011-10-26 | 2017-07-04 | Hewlett-Packard Development Company, L.P. | Segmented caches |
Also Published As
| Publication number | Publication date |
|---|---|
| US6182194B1 (en) | 2001-01-30 |
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