JPH0748190B2 - キャッシュメモリ内蔵マイクロプロセッサ - Google Patents

キャッシュメモリ内蔵マイクロプロセッサ

Info

Publication number
JPH0748190B2
JPH0748190B2 JP2010667A JP1066790A JPH0748190B2 JP H0748190 B2 JPH0748190 B2 JP H0748190B2 JP 2010667 A JP2010667 A JP 2010667A JP 1066790 A JP1066790 A JP 1066790A JP H0748190 B2 JPH0748190 B2 JP H0748190B2
Authority
JP
Japan
Prior art keywords
cache memory
cache
control register
microprocessor
information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010667A
Other languages
English (en)
Other versions
JPH03216745A (ja
Inventor
里加子 加藤
裕之 ▲高▼井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010667A priority Critical patent/JPH0748190B2/ja
Priority to DE69033629T priority patent/DE69033629T2/de
Priority to EP90125821A priority patent/EP0438808B1/en
Priority to KR1019910000906A priority patent/KR930009669B1/ko
Publication of JPH03216745A publication Critical patent/JPH03216745A/ja
Priority to US08/084,434 priority patent/US5363496A/en
Publication of JPH0748190B2 publication Critical patent/JPH0748190B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、キャッシュメモリ内蔵マイクロプロセッサに
関するもので、特に詳細には、キャッシュメモリのパー
ジを効率良く実施する構造を有するキャッシュメモリ内
蔵マイクロプロセッサに関する。
（従来の技術） 従来のキャッシュメモリを内蔵したマイクロプロセッサ
においては、キャッシュメモリ（以下「キャッシュ」と
する）に格納されている情報の消去の際、キャッシュ全
体を消去する手段をのみ有していた。この様なマイクロ
プロセッサではキャッシュの容量が十分小さい場合には
適している。しかしながら、最近のマイクロプロセッサ
では、キャッシュの容量が大容量化しており、キャッシ
ュ全体をパージすることは効率の悪い場合があった。
しかしながら従来のマイクロプロセッサの機能は、キャ
ッシュに対するきめ細かな制御、例えばキャッシュの一
部を消去するといったことができないという問題があっ
た。
従ってその分非効率であった。
（発明が解決しようとする課題） 以上説明したように従来のキャッシュメモリ内蔵マイク
ロプロセッサは、キャッシュメモリの一部を消去すると
いう機能を有していなかった。そのため大容量のキャッ
シュメモリ内蔵マイクロプロセッサにおいては、非効率
な動作を行なっていた。
そこで本発明は、上記した問題を解決するためになされ
たもので、その目的とするところは、キャッシュメモリ
の一部を選択して消去出できる機能を有するキャッシュ
メモリ内蔵マイクロプロセッサを提供することにある。
〔発明の構成〕
（課題を解決するための手段） 上記課題を解決するために本発明によりキャッシュメモ
リ内蔵マイクロプロセッサは、キャッシュメモリと、前
記キャッシュメモリの動作を制御するための制御情報を
格納する制御レジスタと、前記制御レジスタに前記制御
情報を設定する設定手段と、前記制御情報に従って前記
キャッシュメモリへコマンドを発行する発行手段を備
え、前記制御レジスタは、パージすべき物理ページ番号
を示す情報と、キャッシュのダンプを行うか否かを示す
情報と、キャッシュを有効にするか無効にするかを示す
情報と、スヌープ動作を実行を示す情報と、キャッシュ
の全体のパージを示す情報と、キャッシュメモリのエン
トリ毎のパージを示す情報を格納していることを特徴と
する。
（作用） 本発明のキャッシュメモリ内蔵マイクロプロセッサにお
いては、キャッシュメモリをページ単位で消去するため
の情報を設定する設定手段と、この情報を格納する制御
レジスタと、この情報に従ってキャッシュメモリへ消去
情報を含んだコマンドを発行する発行手段と、を有して
いる。そして、キャッシュメモリはページ単位にアドレ
ス付けされており、該コマンドに従って、ページ単位も
しくは全体が消去される。
（実施例） 以下、本発明のキャッシュメモリ内蔵マイクロプロセッ
サの一実施例を図面を参照して説明する。
第１図は、本実施例のキャッシュメモリ内蔵マイクロプ
ロセッサ（以下「プロセッサ」とする） の概略構造図である。同図において、１および２はキャ
ッシュメモリであり、各々命令キャッシュメモリ、デー
タキャッシュメモリである。これらのキャッシュメモリ
はページ単位でアドレス指定することができる。そし
て、外部メモリ等からの命令およびデータは、バス線４
を介して命令キャッシュメモリ１、データキャッシュメ
モリ２へ格納される。５はキャッシュメモリ１および２
のパージ制御情報を命令キャッシュ制御レジスタおよび
データキャッシュ制御レジスタ８内へ設定する設定手段
である。６は、制御レジスタ７および８内の制御情報に
従って、キャッシュメモリ１および２へコマンドを発行
する発行手段である。キャッシュメモリ１および２はこ
れらのコマンドに従って、メモリ内容のパージを行な
う。
上記構成を有する本実施例のプロセッサの動作を以下に
説明する。
まずバス線４を介して設定手段５へキャッシュメモリ１
および２のパージ制御情報が入力される。設定手段５
は、パージ制御情報を解読し、それが命令キャッシュメ
モリ１に関するものか、データキャッシュメモリ２に関
するものかを判断する。次に判断結果に基づいて命令キ
ャッシュ制御レジスタ７もしくはデータキャッシュ制御
レジスタ８へまたは両方のレジスタ７および８へパージ
制御情報を出力する。次に、命令キャッシュ制御レジス
タ７、データキャッシュ制御レジスタ８は、制御情報を
解読し発行手段６に対し命令コマンドをキャッシュメモ
リへ発行するように指示する。この指示に従って、発行
手段６はキャッシュメモリ１および２へコマンドを発行
する。
そして、キャッシュメモリ１および２は発行されたコマ
ンドに従って記憶内容のパージ等の処理を行なう。
尚、上記した設定手段５、命令キャッシュ制御レジスタ
７、データキャッシュ制御レジスタ８、発行手段６の動
作はソフトウェアにより制御されている。
第２図は、設定手段５により命令キャッシュ制御レジス
タ７およびデータキャッシュ制御レジスタ８へ格納され
る制御情報の構造図の一例である。同図において201は
命令キャッシュ制御レジスタ７そして202は、データキ
ャッシュ制御レジスタへ格納される制御情報の構造図で
ある。同図において、ビット０〜ビット19部（20ビット
のフィールド部）であり203および204は物理ページ番号
が格納されるエリアである。
ビット27部は、キャッシュダンプエリア（CD）であり、
この値が１であるとキャッシュのダンプが実行される。
ビット28部は、キャッシュイネーブルエリア（CE）であ
りキャッシュを有効にする。
ビット29部は、スヌープイネーブル部（SE）でありスヌ
ープ動作の実行を選択する。
ビット30部は、キャッシュクリア部（CC）であり、キャ
ッシュメモリ全体をパージするか否かを選択する。
ビット31部は、エントリパージ部（EP）であり、キャッ
シュメモリ内のエントリをパージするか否かを選択す
る。
上記した構造を有する制御情報を用いて、キャッシュメ
モリ１および２のパージが指示される。
第３図は、第２図に示した制御情報の値に対応して発行
手段６からキャッシュメモリ１および２へ発行されるコ
マンドとの対応図である。同図において、＊は値が１又
は０のいずれでもよい場合である。
以上説明した制御情報およびコマンドを用いてキャッシ
ュメモリのパージが実行される。
尚、本実施例において、キャッシュメモリは命令キャッ
シュメモリおよびデータキャッシュメモリから構成され
る場合を示したが、本発明はこれには限定されず、例え
ば、キャッシュメモリが１つの場合でもよい。
また、本実施例においては、制御情報が32ビットフィー
ルドの場合を示したが、プロセッサの規模に応じてフィ
ールド長が変化しても同様の効果を有する。
さらにまた、本発明はキャッシュメモリの容量が4Kバイ
ト以上である場合、特に効果が大きい。
〔発明の効果〕
以上説明したように、本発明のキャッシュメモリ内蔵マ
イクロプロセッサは、ページ単位でキャッシュメモリな
内容をパージ可能な構造を有している。このため、容量
の大きいキャッシュメモリを有するマイクロプロセッサ
の場合、効率良くキャッシュメモリのパージを実行する
ことができるので、処理時間が短縮され動作効率が高く
なる。
特に、最近キャッシュメモリの大容量化の傾向を持つ汎
用マイクロプロセッサ等に用いれば効果が大きい。
【図面の簡単な説明】
第１図は、本発明の一実施例であるキャッシュメモリ内
蔵マイクロプロセッサの構成図、 第２図は、制御レジスタの構造図、 第３図は、コマンドと制御情報との対応図である。 １……命令キャッシュメモリ ２……データキャッシュメモリ ４……バス線 ５……設定手段 ６……発行手段 ７……命令キャッシュ制御レジスタ ８……データキャッシュ制御レジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】キャッシュメモリと、 前記キャッシュメモリの動作を制御するための制御情報
    を格納する制御レジスタと、 前記制御レジスタに前記制御情報を設定する設定手段
    と、 前記制御情報に従って前記キャッシュメモリへコマンド
    を発行する発行手段とを有し、 前記制御レジスタは、パージすべき物理ページ番号を示
    す情報と、キャッシュのダンプを行うか否かを示す情報
    と、キャッシュを有効にするか無効にするかを示す情報
    と、スヌープ動作の実行を示す情報と、キャッシュの全
    体のパージを示す情報と、キャッシュメモリのエントリ
    毎のパージを示す情報を格納していることを特徴とする
    キャッシュメモリ内蔵マイクロプロセッサ。
JP2010667A 1990-01-22 1990-01-22 キャッシュメモリ内蔵マイクロプロセッサ Expired - Fee Related JPH0748190B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2010667A JPH0748190B2 (ja) 1990-01-22 1990-01-22 キャッシュメモリ内蔵マイクロプロセッサ
DE69033629T DE69033629T2 (de) 1990-01-22 1990-12-31 Mikroprozessor mit Cache-Speicher
EP90125821A EP0438808B1 (en) 1990-01-22 1990-12-31 Microprocessor incorporating cache memory
KR1019910000906A KR930009669B1 (ko) 1990-01-22 1991-01-19 캐시 메모리 내장 마이크로프로세서
US08/084,434 US5363496A (en) 1990-01-22 1993-06-30 Microprocessor incorporating cache memory with selective purge operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010667A JPH0748190B2 (ja) 1990-01-22 1990-01-22 キャッシュメモリ内蔵マイクロプロセッサ

Publications (2)

Publication Number Publication Date
JPH03216745A JPH03216745A (ja) 1991-09-24
JPH0748190B2 true JPH0748190B2 (ja) 1995-05-24

Family

ID=11756595

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010667A Expired - Fee Related JPH0748190B2 (ja) 1990-01-22 1990-01-22 キャッシュメモリ内蔵マイクロプロセッサ

Country Status (5)

Country Link
US (1) US5363496A (ja)
EP (1) EP0438808B1 (ja)
JP (1) JPH0748190B2 (ja)
KR (1) KR930009669B1 (ja)
DE (1) DE69033629T2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9118312D0 (en) * 1991-08-24 1991-10-09 Motorola Inc Real time cache implemented by dual purpose on-chip memory
JPH06195264A (ja) * 1992-12-22 1994-07-15 Nec Corp キャッシュ一致処理装置
JPH06282488A (ja) * 1993-03-25 1994-10-07 Mitsubishi Electric Corp キャッシュ記憶装置
JPH07191907A (ja) * 1993-11-09 1995-07-28 Internatl Business Mach Corp <Ibm> キャッシュ・メモリ・アレイに記憶されるデータの有効ステータスを効率的に管理するための方法及びシステム
US5829052A (en) * 1994-12-28 1998-10-27 Intel Corporation Method and apparatus for managing memory accesses in a multiple multiprocessor cluster system
US5778431A (en) * 1995-12-19 1998-07-07 Advanced Micro Devices, Inc. System and apparatus for partially flushing cache memory
US5974509A (en) * 1996-05-01 1999-10-26 Sun Microsystems, Inc. Method for purging unused data from a cache memory
US5778432A (en) * 1996-07-01 1998-07-07 Motorola, Inc. Method and apparatus for performing different cache replacement algorithms for flush and non-flush operations in response to a cache flush control bit register
DE69732691T2 (de) * 1997-05-26 2006-05-04 Bull S.A. System zur selektiven und gemeinsamen Ungültigkeitserklärung von Einträgen eines Adressencachespeichers und eines Datencachespeichers, welche durch ein oder mehrere Adressencacheungültigkeitserklärungen verursacht wird
JPH1153260A (ja) * 1997-08-06 1999-02-26 Nec Corp キャッシュメモリー内蔵半導体装置
DE19913732A1 (de) * 1999-03-26 2000-09-28 Lohmann Therapie Syst Lts Nikotin-TTS mit einem Zusatz von Monoterpenketonen
US6691210B2 (en) * 2000-12-29 2004-02-10 Stmicroelectronics, Inc. Circuit and method for hardware-assisted software flushing of data and instruction caches
CN102197381A (zh) 2008-10-28 2011-09-21 Nxp股份有限公司 用于可拆卸装置的具有高速缓存和接口的数据处理电路
US8364899B2 (en) * 2010-06-24 2013-01-29 International Business Machines Corporation User-controlled targeted cache purge
US9026829B2 (en) * 2010-09-25 2015-05-05 Intel Corporation Package level power state optimization
US10530883B2 (en) * 2014-02-18 2020-01-07 Fastly Inc. Data purge distribution and coherency
US11860789B2 (en) * 2022-03-21 2024-01-02 International Business Machines Corporation Reduced simulation verification complexity of cache purge

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979726A (en) * 1974-04-10 1976-09-07 Honeywell Information Systems, Inc. Apparatus for selectively clearing a cache store in a processor having segmentation and paging
US4481573A (en) * 1980-11-17 1984-11-06 Hitachi, Ltd. Shared virtual address translation unit for a multiprocessor system
JPS60500187A (ja) * 1982-12-30 1985-02-07 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン データ処理システム
US4701844A (en) * 1984-03-30 1987-10-20 Motorola Computer Systems, Inc. Dual cache for independent prefetch and execution units
JP2539357B2 (ja) * 1985-03-15 1996-10-02 株式会社日立製作所 デ−タ処理装置
US4713755A (en) * 1985-06-28 1987-12-15 Hewlett-Packard Company Cache memory consistency control with explicit software instructions
US5091846A (en) * 1986-10-03 1992-02-25 Intergraph Corporation Cache providing caching/non-caching write-through and copyback modes for virtual addresses and including bus snooping to maintain coherency
US4811215A (en) * 1986-12-12 1989-03-07 Intergraph Corporation Instruction execution accelerator for a pipelined digital machine with virtual memory
DE3740834A1 (de) * 1987-01-22 1988-08-04 Nat Semiconductor Corp Aufrechterhaltung der kohaerenz zwischen einem mikroprozessorenintegrierten cache-speicher und einem externen speicher
GB2210480B (en) * 1987-10-02 1992-01-29 Sun Microsystems Inc Flush support
JPH01175650A (ja) * 1987-12-29 1989-07-12 Matsushita Electric Ind Co Ltd キャッシュメモリ
IT1216086B (it) * 1988-03-15 1990-02-22 Honeywell Bull Spa Memoria tampone ad indirizzamento pseudo virtuale.
US5029070A (en) * 1988-08-25 1991-07-02 Edge Computer Corporation Coherent cache structures and methods
US4965717A (en) * 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
US5095428A (en) * 1989-01-04 1992-03-10 Compaq Computer Corporation Cache flush request circuit flushes the cache if input/output space write operation and circuit board response are occurring concurrently
US5133058A (en) * 1989-09-18 1992-07-21 Sun Microsystems, Inc. Page-tagging translation look-aside buffer for a computer memory system

Also Published As

Publication number Publication date
KR930009669B1 (ko) 1993-10-08
KR910014817A (ko) 1991-08-31
EP0438808A3 (en) 1992-06-17
EP0438808A2 (en) 1991-07-31
DE69033629D1 (de) 2000-10-19
DE69033629T2 (de) 2001-04-19
EP0438808B1 (en) 2000-09-13
JPH03216745A (ja) 1991-09-24
US5363496A (en) 1994-11-08

Similar Documents

Publication Publication Date Title
JPH0748190B2 (ja) キャッシュメモリ内蔵マイクロプロセッサ
US4937738A (en) Data processing system which selectively bypasses a cache memory in fetching information based upon bit information of an instruction
JP3773607B2 (ja) フラッシュｅｅｐｒｏｍ内蔵マイクロコンピュータ
JPH04242848A (ja) 走行モード別キャッシュメモリ制御方式
US6029241A (en) Processor architecture scheme having multiple bank address override sources for supplying address values and method therefor
JPH0916462A (ja) データ処理装置および処理方法
US4949242A (en) Microcomputer capable of accessing continuous addresses for a short time
JPH0519176B2 (ja)
JP2659007B2 (ja) 情報処理方法及び装置
JPH01124049A (ja) マイクロプロセッサ
JPH05143330A (ja) スタツクキヤツシユの制御方式及びスタツクキヤツシユ
JP2540959B2 (ja) 情報処理装置
JPH0784886A (ja) キャッシュメモリ制御方法およびキャッシュメモリ制御装置
JP3190661B2 (ja) 情報処理システム
JPH07141174A (ja) レジスタ装置
JPH11259360A (ja) 半導体集積装置及び不揮発性メモリ書き込み方式
JPH1055308A (ja) キャッシュメモリ
JPH0488537A (ja) 情報処理システム
JPH0883213A (ja) キャッシュメモリを含む記憶装置
JPH03220645A (ja) 情報処理装置
JPH1139222A (ja) マイクロコンピュータ
JPS6036616B2 (ja) 複合型バツフアメモリ
JPH02226447A (ja) コンピユータ・システムおよびその記憶装置アクセス方法
JPH02253358A (ja) キャッシュメモリ
JPH01258155A (ja) データ処理装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees