JPH11259360A - 半導体集積装置及び不揮発性メモリ書き込み方式 - Google Patents
半導体集積装置及び不揮発性メモリ書き込み方式Info
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- JPH11259360A JPH11259360A JP10057207A JP5720798A JPH11259360A JP H11259360 A JPH11259360 A JP H11259360A JP 10057207 A JP10057207 A JP 10057207A JP 5720798 A JP5720798 A JP 5720798A JP H11259360 A JPH11259360 A JP H11259360A
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Abstract
(57)【要約】
【課題】電気的に消去・書き込み可能な不揮発性メモリ
の書き込み速度の遅さに伴うシステム処理能力の低下防
止及び書き換え回数の向上。 【解決手段】不揮発性メモリとＲＡＭのアドレスをオー
バーラップさせ、不揮発性メモリのデータをＲＡＭ上へ
置き処理後、書き戻す必要なデータを判別して専用のバ
スを用いて不揮発性メモリへ書き込む。 【効果】データ処理をＲＡＭ上で高速に行え、ＲＡＭと
不揮発性メモリとのデータのやり取りを専用のバスで行
う為、不揮発性メモリへ書き込む際のシステムの処理能
力の低下を防ぐ事ができる。
の書き込み速度の遅さに伴うシステム処理能力の低下防
止及び書き換え回数の向上。 【解決手段】不揮発性メモリとＲＡＭのアドレスをオー
バーラップさせ、不揮発性メモリのデータをＲＡＭ上へ
置き処理後、書き戻す必要なデータを判別して専用のバ
スを用いて不揮発性メモリへ書き込む。 【効果】データ処理をＲＡＭ上で高速に行え、ＲＡＭと
不揮発性メモリとのデータのやり取りを専用のバスで行
う為、不揮発性メモリへ書き込む際のシステムの処理能
力の低下を防ぐ事ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に構
成された不揮発性メモリを内蔵する半導体集積装置及び
その不揮発性メモリの書き込み方式に関する。
成された不揮発性メモリを内蔵する半導体集積装置及び
その不揮発性メモリの書き込み方式に関する。
【０００２】
【従来の技術】従来、フラッシュメモリブロックを内蔵
する半導体集積装置及び不揮発性メモリ書き込み方式に
於いては、高速に読み出し・書き込みを行う場合フラッ
シュメモリでは書き込みが遅いため、特開平８−１４７
１８６号公報，特開平８−１２９５０９号公報に開示さ
れるようにフラッシュメモリの任意のアドレス領域によ
り高速なＳＲＡＭを重ねる様に配置して、前記ＳＲＡＭ
上でデータ処理を行いデータ処理を行う方法を取ってい
た。
する半導体集積装置及び不揮発性メモリ書き込み方式に
於いては、高速に読み出し・書き込みを行う場合フラッ
シュメモリでは書き込みが遅いため、特開平８−１４７
１８６号公報，特開平８−１２９５０９号公報に開示さ
れるようにフラッシュメモリの任意のアドレス領域によ
り高速なＳＲＡＭを重ねる様に配置して、前記ＳＲＡＭ
上でデータ処理を行いデータ処理を行う方法を取ってい
た。
【０００３】
【発明が解決しようとする課題】従来、上記構成をとっ
ていた為、ＳＲＡＭ上に置かれたデータに変更が無い場
合でも全てのデータをフラッシュメモリに書き戻す為処
理時間が増大するという大きな欠点を有していた。同時
にフラッシュメモリにデータを書き戻す際はそれまで実
行していた処理を中断し書き戻しが終了するまで次の処
理ができないという大きな欠点を有していた。又、フラ
ッシュメモリは構造上消去・書き込みを繰り返すと特性
が徐々に劣化するという欠点を有しているが、書き込み
の不要な領域まで消去・書き込みを行う為特性の劣化を
早めるという大きな欠点も有していた。
ていた為、ＳＲＡＭ上に置かれたデータに変更が無い場
合でも全てのデータをフラッシュメモリに書き戻す為処
理時間が増大するという大きな欠点を有していた。同時
にフラッシュメモリにデータを書き戻す際はそれまで実
行していた処理を中断し書き戻しが終了するまで次の処
理ができないという大きな欠点を有していた。又、フラ
ッシュメモリは構造上消去・書き込みを繰り返すと特性
が徐々に劣化するという欠点を有しているが、書き込み
の不要な領域まで消去・書き込みを行う為特性の劣化を
早めるという大きな欠点も有していた。
【０００４】
【課題を解決するための手段】上記目的を達成すべく、
請求項１に係わる半導体集積装置は、電気的に書き込み
・消去可能な不揮発性メモリを内蔵する半導体集積装置
に於いて、前記不揮発性メモリの一部の領域とアドレス
を重ねて配置する事ができる書き込み・読み出しが可能
なメモリを複数有し、前記書き込み・読み出しが可能な
メモリに対して複数のバスを接続する為に選択手段をそ
れぞれ付加した事を特徴とする。
請求項１に係わる半導体集積装置は、電気的に書き込み
・消去可能な不揮発性メモリを内蔵する半導体集積装置
に於いて、前記不揮発性メモリの一部の領域とアドレス
を重ねて配置する事ができる書き込み・読み出しが可能
なメモリを複数有し、前記書き込み・読み出しが可能な
メモリに対して複数のバスを接続する為に選択手段をそ
れぞれ付加した事を特徴とする。
【０００５】請求項２に係わる半導体集積装置は、請求
項１記載の半導体集積装置に於いて、前記不揮発性メモ
リのデータを前記書き込み・読み出しが可能なメモリへ
予め転送する事を特徴とする。
項１記載の半導体集積装置に於いて、前記不揮発性メモ
リのデータを前記書き込み・読み出しが可能なメモリへ
予め転送する事を特徴とする。
【０００６】請求項３に係わる半導体集積装置は、電気
的に書き込み・消去可能な不揮発性メモリを内蔵する半
導体集積装置に於いて、前記不揮発性メモリの一部の領
域とアドレスを重ねて配置する事ができ、重ね合わせる
位置を任意に設定する為の手段を有する書き込み・読み
出しが可能なメモリを複数有し、前記書き込み・読み出
しが可能なメモリに対して書き込みが行われた事を判別
するための記憶手段を設け、前記不揮発性メモリに書き
込みを行う際に前記記憶手段の情報を制御に使用し、前
記書き込み・読み出しが可能なメモリの内の一つのメモ
リのデータを前記不揮発性メモリに書き込み中に残りの
メモリを使用して処理を継続する事を特徴とする。
的に書き込み・消去可能な不揮発性メモリを内蔵する半
導体集積装置に於いて、前記不揮発性メモリの一部の領
域とアドレスを重ねて配置する事ができ、重ね合わせる
位置を任意に設定する為の手段を有する書き込み・読み
出しが可能なメモリを複数有し、前記書き込み・読み出
しが可能なメモリに対して書き込みが行われた事を判別
するための記憶手段を設け、前記不揮発性メモリに書き
込みを行う際に前記記憶手段の情報を制御に使用し、前
記書き込み・読み出しが可能なメモリの内の一つのメモ
リのデータを前記不揮発性メモリに書き込み中に残りの
メモリを使用して処理を継続する事を特徴とする。
【０００７】請求項４に係わる半導体集積装置は、請求
項３記載の半導体集積装置に於いて、前記不揮発性メモ
リのデータを前記書き込み・読み出しが可能はメモリへ
予め転送する事を特徴とする。
項３記載の半導体集積装置に於いて、前記不揮発性メモ
リのデータを前記書き込み・読み出しが可能はメモリへ
予め転送する事を特徴とする。
【０００８】請求項５に係わる半導体集積装置は、電気
的に書き込み・消去可能な不揮発性メモリを内蔵する半
導体集積装置に於いて、前記不揮発性メモリのー任意の
アドレスと重ねて配置する事ができる書き込み・読み出
しが可能なメモリを複数有し、前記書き込み・読み出し
が可能なメモリに書き込みが行われた事を判別するため
の記憶領域を設け、前記記憶領域の判別情報が有効な場
合は以後書き込み・読み出しが可能なメモリのデータを
使用し、前記判別情報が無効な場合は前記不揮発性メモ
リのデータを使用し、また前記不揮発性メモリにデータ
を書き戻す際に、前記記憶領域の情報を元に必要なデー
タのみ書き戻しを行い、前記書き込み・読み出しが可能
なメモリの内の一つのメモリのデータを前記不揮発性メ
モリに書き込み中に残りのメモリを使用して処理を継続
する事を特徴とする。
的に書き込み・消去可能な不揮発性メモリを内蔵する半
導体集積装置に於いて、前記不揮発性メモリのー任意の
アドレスと重ねて配置する事ができる書き込み・読み出
しが可能なメモリを複数有し、前記書き込み・読み出し
が可能なメモリに書き込みが行われた事を判別するため
の記憶領域を設け、前記記憶領域の判別情報が有効な場
合は以後書き込み・読み出しが可能なメモリのデータを
使用し、前記判別情報が無効な場合は前記不揮発性メモ
リのデータを使用し、また前記不揮発性メモリにデータ
を書き戻す際に、前記記憶領域の情報を元に必要なデー
タのみ書き戻しを行い、前記書き込み・読み出しが可能
なメモリの内の一つのメモリのデータを前記不揮発性メ
モリに書き込み中に残りのメモリを使用して処理を継続
する事を特徴とする。
【０００９】請求項６に係わる不揮発性メモリ書き込み
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの一部の領域とアドレスを重ね
て配置する事ができる書き込み・読み出しが可能なメモ
リを複数有し、前記書き込み・読み出しが可能なメモリ
に対して複数のバスを接続する為に選択手段をそれぞれ
付加した事を特徴とする不揮発性メモリ書き込み方式。
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの一部の領域とアドレスを重ね
て配置する事ができる書き込み・読み出しが可能なメモ
リを複数有し、前記書き込み・読み出しが可能なメモリ
に対して複数のバスを接続する為に選択手段をそれぞれ
付加した事を特徴とする不揮発性メモリ書き込み方式。
【００１０】請求項７係わる不揮発性メモリ書き込み方
式は、請求項６記載の不揮発性メモリ書き込み方式に於
いて、前記不揮発性メモリのデータを前記書き込み・読
み出しが可能なメモリへ予め転送する事を特徴とする。
式は、請求項６記載の不揮発性メモリ書き込み方式に於
いて、前記不揮発性メモリのデータを前記書き込み・読
み出しが可能なメモリへ予め転送する事を特徴とする。
【００１１】請求項８に係わる不揮発性メモリ書き込み
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの一部の領域とアドレスを重ね
て配置することができ、重ね合わせる位置を任意に設定
する為の手段を有する書き込み・読み出しが可能なメモ
リを複数使用し、前記書き込み・読み出しが可能なメモ
リに対して書き込みが行われた事を判別するための記憶
手段を設け、前記不揮発性メモリに書き込みを行う際に
前記記憶手段の情報を制御に使用し、前記書き込み・読
み出しが可能なメモリの内の一つのメモリのデータを前
記不揮発性メモリに書き込み中に残りのメモリを使用し
て処理を継続する事を特徴とする。
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの一部の領域とアドレスを重ね
て配置することができ、重ね合わせる位置を任意に設定
する為の手段を有する書き込み・読み出しが可能なメモ
リを複数使用し、前記書き込み・読み出しが可能なメモ
リに対して書き込みが行われた事を判別するための記憶
手段を設け、前記不揮発性メモリに書き込みを行う際に
前記記憶手段の情報を制御に使用し、前記書き込み・読
み出しが可能なメモリの内の一つのメモリのデータを前
記不揮発性メモリに書き込み中に残りのメモリを使用し
て処理を継続する事を特徴とする。
【００１２】請求項９に係わる不揮発性メモリ書き込み
方式は、請求項８記載の不揮発性メモリ書き込み方式に
於いて、前記不揮発性メモリのデータを前記書き込み・
読み出しが可能なメモリへ予め転送する事を特徴とす
る。
方式は、請求項８記載の不揮発性メモリ書き込み方式に
於いて、前記不揮発性メモリのデータを前記書き込み・
読み出しが可能なメモリへ予め転送する事を特徴とす
る。
【００１３】請求項１０に係わる不揮発性メモリ書き込
み方式は、電気的に書き込み・消去可能な不揮発性メモ
リに書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの任意のアドレスと重ねて配置
する事ができる書き込み・読み出しが可能なメモリを複
数使用し、前記書き込み・読み出しが可能なメモリに書
き込みが行われた事を判別するための記憶領域を設け、
前記不揮発性メモリにデータを書き戻す際に、前記記憶
領域の情報を元に前記書き込み・読み出しが可能なメモ
リの必要なデータのみ書き戻す際に、残りのメモリを使
用して処理を継続する事を特徴とする。
み方式は、電気的に書き込み・消去可能な不揮発性メモ
リに書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの任意のアドレスと重ねて配置
する事ができる書き込み・読み出しが可能なメモリを複
数使用し、前記書き込み・読み出しが可能なメモリに書
き込みが行われた事を判別するための記憶領域を設け、
前記不揮発性メモリにデータを書き戻す際に、前記記憶
領域の情報を元に前記書き込み・読み出しが可能なメモ
リの必要なデータのみ書き戻す際に、残りのメモリを使
用して処理を継続する事を特徴とする。
【００１４】
【作用】請求項１及び請求項２に係わる半導体集積装置
では、専用バスを通して不揮発性メモリのデータを前記
書き込み・読み出しが可能なメモリに書き込む事及び書
き込み・読み出しが可能なメモリのデータを不揮発性メ
モリに書き込む事ができる。
では、専用バスを通して不揮発性メモリのデータを前記
書き込み・読み出しが可能なメモリに書き込む事及び書
き込み・読み出しが可能なメモリのデータを不揮発性メ
モリに書き込む事ができる。
【００１５】請求項３及び請求項４に係わる半導体集積
装置では、書き込み・読み出しが可能なメモリのデータ
に変更が有った場合データを識別して不揮発性メモリに
書き込みを行う事ができ、不揮発性メモリに書き込み中
に残った書き込み・書き込み読みだしが可能なメモリを
使用して処理を継続できる。
装置では、書き込み・読み出しが可能なメモリのデータ
に変更が有った場合データを識別して不揮発性メモリに
書き込みを行う事ができ、不揮発性メモリに書き込み中
に残った書き込み・書き込み読みだしが可能なメモリを
使用して処理を継続できる。
【００１６】請求項５に係わる半導体集積装置では、最
初データを読み出す際は不揮発性メモリより行い処理を
行った後書き込み・読み出しが可能なメモリへ書き込み
合わせて判別情報を有効とし、以後の読み出しは前記書
き込み・読み出しが可能なメモリより行い、不揮発性メ
モリへ書き戻す場合は有効なデータのみを転送する事が
できる。
初データを読み出す際は不揮発性メモリより行い処理を
行った後書き込み・読み出しが可能なメモリへ書き込み
合わせて判別情報を有効とし、以後の読み出しは前記書
き込み・読み出しが可能なメモリより行い、不揮発性メ
モリへ書き戻す場合は有効なデータのみを転送する事が
できる。
【００１７】請求項６及び請求項７に係わる不揮発性メ
モリ書き込み方式では、専用バスを通して不揮発性メモ
リのデータを前記書き込み・読み出しが可能なメモリに
書き込む事及び書き込み・読み出しが可能なメモリのデ
ータを不揮発性メモリに書き込む事ができる。
モリ書き込み方式では、専用バスを通して不揮発性メモ
リのデータを前記書き込み・読み出しが可能なメモリに
書き込む事及び書き込み・読み出しが可能なメモリのデ
ータを不揮発性メモリに書き込む事ができる。
【００１８】請求項８及び請求項９に係わる不揮発性メ
モリ書き込み方式では、書き込み・読み出しが可能なメ
モリのデータに変更が有った場合データを識別して不揮
発性メモリに書き込みを行う事ができ、不揮発性メモリ
に書き込み中に残った書き込み・書き込み読みだしが可
能なメモリを使用して処理を継続できる。
モリ書き込み方式では、書き込み・読み出しが可能なメ
モリのデータに変更が有った場合データを識別して不揮
発性メモリに書き込みを行う事ができ、不揮発性メモリ
に書き込み中に残った書き込み・書き込み読みだしが可
能なメモリを使用して処理を継続できる。
【００１９】請求項１０に係わる不揮発性メモリ書き込
み方式では、最初データを読み出す際は不揮発性メモリ
より行い処理を行った後書き込み・読み出しが可能なメ
モリへ書き込み合わせて判別情報を有効とし、以後の読
み出しは前記書き込み・読み出しが可能なメモリより行
い、不揮発性メモリへ書き戻す場合は有効なデータのみ
を転送する事ができる。
み方式では、最初データを読み出す際は不揮発性メモリ
より行い処理を行った後書き込み・読み出しが可能なメ
モリへ書き込み合わせて判別情報を有効とし、以後の読
み出しは前記書き込み・読み出しが可能なメモリより行
い、不揮発性メモリへ書き戻す場合は有効なデータのみ
を転送する事ができる。
【００２０】
【発明の実施の形態】以下本発明における実施例を図を
用いて説明する。
用いて説明する。
【００２１】図１は本発明による半導体集積装置及び不
揮発性メモリ書き込み方式の一実施例の構成の一部を表
すブロック図である。ＲＡＭを不揮発性メモリ（以下フ
ラッシュメモリと称する）２０のどのアドレス領域と重
ねるかを制御する為のアドレスレジスタと等価なエミュ
レーション領域レジスタを設け、ＲＡＭの選択信号を制
御する。前記ＲＡＭは通常のＲＡＭ領域２７と前記フラ
ッシュメモリ２０とアドレス領域が重ね合わさったエミ
ュレーションＲＡＭ２４，２７とに分割されている。本
実施例ではＲＡＭを３つに分割しているが、構成によっ
ては３つ以上に分割される場合もある。前記エミュレー
ションＲＡＭを前記フラッシュメモリのどのアドレス領
域と重ねるかをエミュレーション領域レジスタ２５，２
９で制御する。前記エミュレーション領域レジスタに設
定したアドレスを使用してエミュレーションＲＡＭ２
４，２７の選択信号をデコードする事により、不揮発性
メモリの特定の領域とＲＡＭを重ね合わせる事が可能と
なる。エミュレーションＲＡＭ２４，２７をアクセスす
るためのアドレスはエミュレーション領域レジスタ２
５、２９にてそれぞれ生成される。ユーザープログラム
によって初めてエミュレーション領域レジスタ２５又は
２９へアドレスがセットされるとフラッシュメモリ制御
回路３２はフラッシュメモリ２０のデータをＣＰＵ２１
が使用するデータバス２ａ及びアドレスバス１ａを介さ
ず、専用のデータバス１０及びアドレスバス１１を使用
してエミュレーションＲＡＭへ転送する。フラッシュメ
モリ制御回路３２が動作してエミュレーションＲＡＭの
アクセスを行う場合はバス選択回路２３又は２８は、デ
ータバス１０を選択してエミュレーションＲＡＭへ接続
を行う。転送されるデータのフラッシュメモリ２０上の
配置はエミュレーション領域レジスタに設定されたアド
レスにより決定される。フラッシュメモリ制御回路の制
御のもとエミュレーション領域レジスタがエミュレーシ
ョンＲＡＭのアドレス及びフラッシュメモリのアドレス
を生成する。フラッシュメモリ制御回路３２の信号は専
用アドレスバス１１を通してエミュレーション領域レジ
スタへ入力される。エミュレーション領域レジスタには
ＣＰＵ２１が出力するアドレスバス１ａも入力されるが
データ転送時は専用アドレスバスの信号がエミュレーシ
ョンＲＡＭのアクセスに使用される。データ転送中で有
ってもＣＰＵ２１はアドレスバス１ａ及びデータバス２
ａが使用できるのでエミュレーションＲＡＭを使用しな
い処理を行う事ができる。データ転送が終了後ＣＰＵ２
１がエミュレーション領域のアドレスをアクセスする場
合はエミュレーションＲＡＭがアクセスされ、フラッシ
ュメモリ２０へのアクセスは禁止される。ユーザープロ
グラムに添ってＣＰＵ２１がエミュレーションＲＡＭ２
４又は２９のデータを変更した場合アクセスページ判別
レジスタ２６又は３０にアクセスしたエミュレーション
ＲＡＭ２４又は２７のアドレス領域が書き込まれる。ユ
ーザープログラムがフラッシュメモリ２０の他のアドレ
ス領域のデータが必要になった場合、２つ有るエミュレ
ーション領域レジスタ２５又は２９の最初に使用しなか
った方に新しいアドレスを書き込む事により、フラッシ
ュメモリ制御回路３２はフラッシュメモリ２０の該当ア
ドレス領域よりデータを読み出しエミュレーションＲＡ
Ｍ２４又は２７の最初に使用されなかった方へ転送す
る。この場合もＣＰＵ２１はアドレスバス１ａ及びデー
タバス２ａが使用できるのでエミュレーションＲＡＭを
使用しない処理を行う事ができる。エミュレーションＲ
ＡＭへのデータ転送終了後最初に使用された方のエミュ
レーションＲＡＭに書かれたデータのフラッシュメモリ
２０への再書き込みが行われる。以後２つのエミュレー
ション領域レジスタ及びエミュレーションＲＡＭを使用
してデータのロード再書き込みを繰り返し行う事ができ
る。
揮発性メモリ書き込み方式の一実施例の構成の一部を表
すブロック図である。ＲＡＭを不揮発性メモリ（以下フ
ラッシュメモリと称する）２０のどのアドレス領域と重
ねるかを制御する為のアドレスレジスタと等価なエミュ
レーション領域レジスタを設け、ＲＡＭの選択信号を制
御する。前記ＲＡＭは通常のＲＡＭ領域２７と前記フラ
ッシュメモリ２０とアドレス領域が重ね合わさったエミ
ュレーションＲＡＭ２４，２７とに分割されている。本
実施例ではＲＡＭを３つに分割しているが、構成によっ
ては３つ以上に分割される場合もある。前記エミュレー
ションＲＡＭを前記フラッシュメモリのどのアドレス領
域と重ねるかをエミュレーション領域レジスタ２５，２
９で制御する。前記エミュレーション領域レジスタに設
定したアドレスを使用してエミュレーションＲＡＭ２
４，２７の選択信号をデコードする事により、不揮発性
メモリの特定の領域とＲＡＭを重ね合わせる事が可能と
なる。エミュレーションＲＡＭ２４，２７をアクセスす
るためのアドレスはエミュレーション領域レジスタ２
５、２９にてそれぞれ生成される。ユーザープログラム
によって初めてエミュレーション領域レジスタ２５又は
２９へアドレスがセットされるとフラッシュメモリ制御
回路３２はフラッシュメモリ２０のデータをＣＰＵ２１
が使用するデータバス２ａ及びアドレスバス１ａを介さ
ず、専用のデータバス１０及びアドレスバス１１を使用
してエミュレーションＲＡＭへ転送する。フラッシュメ
モリ制御回路３２が動作してエミュレーションＲＡＭの
アクセスを行う場合はバス選択回路２３又は２８は、デ
ータバス１０を選択してエミュレーションＲＡＭへ接続
を行う。転送されるデータのフラッシュメモリ２０上の
配置はエミュレーション領域レジスタに設定されたアド
レスにより決定される。フラッシュメモリ制御回路の制
御のもとエミュレーション領域レジスタがエミュレーシ
ョンＲＡＭのアドレス及びフラッシュメモリのアドレス
を生成する。フラッシュメモリ制御回路３２の信号は専
用アドレスバス１１を通してエミュレーション領域レジ
スタへ入力される。エミュレーション領域レジスタには
ＣＰＵ２１が出力するアドレスバス１ａも入力されるが
データ転送時は専用アドレスバスの信号がエミュレーシ
ョンＲＡＭのアクセスに使用される。データ転送中で有
ってもＣＰＵ２１はアドレスバス１ａ及びデータバス２
ａが使用できるのでエミュレーションＲＡＭを使用しな
い処理を行う事ができる。データ転送が終了後ＣＰＵ２
１がエミュレーション領域のアドレスをアクセスする場
合はエミュレーションＲＡＭがアクセスされ、フラッシ
ュメモリ２０へのアクセスは禁止される。ユーザープロ
グラムに添ってＣＰＵ２１がエミュレーションＲＡＭ２
４又は２９のデータを変更した場合アクセスページ判別
レジスタ２６又は３０にアクセスしたエミュレーション
ＲＡＭ２４又は２７のアドレス領域が書き込まれる。ユ
ーザープログラムがフラッシュメモリ２０の他のアドレ
ス領域のデータが必要になった場合、２つ有るエミュレ
ーション領域レジスタ２５又は２９の最初に使用しなか
った方に新しいアドレスを書き込む事により、フラッシ
ュメモリ制御回路３２はフラッシュメモリ２０の該当ア
ドレス領域よりデータを読み出しエミュレーションＲＡ
Ｍ２４又は２７の最初に使用されなかった方へ転送す
る。この場合もＣＰＵ２１はアドレスバス１ａ及びデー
タバス２ａが使用できるのでエミュレーションＲＡＭを
使用しない処理を行う事ができる。エミュレーションＲ
ＡＭへのデータ転送終了後最初に使用された方のエミュ
レーションＲＡＭに書かれたデータのフラッシュメモリ
２０への再書き込みが行われる。以後２つのエミュレー
ション領域レジスタ及びエミュレーションＲＡＭを使用
してデータのロード再書き込みを繰り返し行う事ができ
る。
【００２２】図２はフラッシュメモリ２０とエミュレー
ションＲＡＭ２４及び２７のアドレス領域が重なった状
態のアドレスマップのイメージ図である。本実施例では
アドレス６４Ｂｙｔｅ分を１ページとして扱い、フラッ
シュメモリ２０に対する再書き込みの際の消去の最小ブ
ロック単位となる。フラッシュメモリはその構成上消去
の最小ブッロクに含まれるデータを再度書き込む必要が
有る。本実施例ではエミュレーションＲＡＭ２４及び２
７はそれぞれ前記６４Ｂｙｔｅ単位のページを８ページ
分有し、各ページのデータに変更が有ったかどうか判定
する為の８ｂｉｔのアクセスページ判別レジスタを有し
ている。本実施例では６４Ｂｙｔｅを１ページとして扱
い、エミュレーションＲＡＭには８ページ＝５１２Ｂｙ
ｔｅを使用しているが、ページの大きさ並びにエミュレ
ーションＲＡＭの容量はシステムの構成により、これよ
り大きくても小さくても良い。
ションＲＡＭ２４及び２７のアドレス領域が重なった状
態のアドレスマップのイメージ図である。本実施例では
アドレス６４Ｂｙｔｅ分を１ページとして扱い、フラッ
シュメモリ２０に対する再書き込みの際の消去の最小ブ
ロック単位となる。フラッシュメモリはその構成上消去
の最小ブッロクに含まれるデータを再度書き込む必要が
有る。本実施例ではエミュレーションＲＡＭ２４及び２
７はそれぞれ前記６４Ｂｙｔｅ単位のページを８ページ
分有し、各ページのデータに変更が有ったかどうか判定
する為の８ｂｉｔのアクセスページ判別レジスタを有し
ている。本実施例では６４Ｂｙｔｅを１ページとして扱
い、エミュレーションＲＡＭには８ページ＝５１２Ｂｙ
ｔｅを使用しているが、ページの大きさ並びにエミュレ
ーションＲＡＭの容量はシステムの構成により、これよ
り大きくても小さくても良い。
【００２３】図３は前記アクセスページ判別レジスタ２
５及び２９のブロック図である。アドレスコンパレータ
４０，４２と比較結果を格納する為の８ｂｉｔレジスタ
４１，４３から構成されている。前記エミュレーション
領域レジスタ２４，２９に設定されたエミュレーション
ＲＡＭ２４，２７のアドレス領域は前記アドレスコンパ
レータ４０，４２へも入力されＣＰＵがアクセスしたア
ドレスが前記エミュレーション領域のどのページに該当
するかを検出する。該当するページへの書き込みを検出
した場合はレジスタ４１，４３の該当するｂｉｔをセッ
トする。前記レジスタはリセット信号により初期化され
ている。例えばフラッシュメモリ２０へエミュレーショ
ンＲＡＭ２４のデータを書き戻す場合、フラッシュメモ
リ制御回路３２の制御のもとエミュレーション領域レジ
スタ２５からエミュレーションＲＡＭ２４の読み出しア
ドレスが出力される。読み出しを行うデータの存在する
ページのアクセス判別レジスタが有効で有れば読み出し
を行い、フラッシュメモリ２０の該当するページの消去
・書き込みを行う。前記アクセス判別レジスタが無効で
あれば読み出し処理並びにフラッシュメモリへの書き込
み動作は行わない。
５及び２９のブロック図である。アドレスコンパレータ
４０，４２と比較結果を格納する為の８ｂｉｔレジスタ
４１，４３から構成されている。前記エミュレーション
領域レジスタ２４，２９に設定されたエミュレーション
ＲＡＭ２４，２７のアドレス領域は前記アドレスコンパ
レータ４０，４２へも入力されＣＰＵがアクセスしたア
ドレスが前記エミュレーション領域のどのページに該当
するかを検出する。該当するページへの書き込みを検出
した場合はレジスタ４１，４３の該当するｂｉｔをセッ
トする。前記レジスタはリセット信号により初期化され
ている。例えばフラッシュメモリ２０へエミュレーショ
ンＲＡＭ２４のデータを書き戻す場合、フラッシュメモ
リ制御回路３２の制御のもとエミュレーション領域レジ
スタ２５からエミュレーションＲＡＭ２４の読み出しア
ドレスが出力される。読み出しを行うデータの存在する
ページのアクセス判別レジスタが有効で有れば読み出し
を行い、フラッシュメモリ２０の該当するページの消去
・書き込みを行う。前記アクセス判別レジスタが無効で
あれば読み出し処理並びにフラッシュメモリへの書き込
み動作は行わない。
【００２４】上記構成を取ることにより、エミュレーシ
ョンＲＡＭ２４又は２７のどのページのデータに変更が
加わったかを検出でき、変更されたページのみフラッシ
ュメモリ２０へ再度書き込みを行う。
ョンＲＡＭ２４又は２７のどのページのデータに変更が
加わったかを検出でき、変更されたページのみフラッシ
ュメモリ２０へ再度書き込みを行う。
【００２５】図４は本発明による半導体集積装置及び不
揮発性メモリ書き込み方式の他の実施例の構成の一部を
表すブロック図である。ＲＡＭをＥＥＰＲＯＭ１２０の
どの領域と重ねるかを制御するためのアドレスレジスタ
と等価なエミュレーション領域制御レジスタを設け、Ｒ
ＡＭの選択信号を制御する。前記ＲＡＭは通常のＲＡＭ
領域２２と前記ＥＥＰＲＯＭ１２０とドレス領域が重ね
合わさった２つのエミュレーションＲＡＭ１２４，１２
７とに分割されている。本実施例ではＲＡＭを３つに分
割しているが、構成によっては３つ以上に分割される場
合も有る。前記エミュレーションＲＡＭを前記ＥＥＰＲ
ＯＭのどのアドレス領域と重ねるかをそれぞれのエミュ
レーション領域制御レジスタ１２５及び１２９で制御す
る。前記エミュレーション領域レジスタに設定したアド
レスを使用してエミュレーションＲＡＭ１２４，１２７
の選択信号をデコードする事により、不揮発性メモリの
特定の領域とＲＡＭを重ね合わせる事が可能となる。エ
ミュレーションＲＡＭ１２４，１２７をアクセスするた
めのアドレスはそれぞれエミュレーション領域制御レジ
スタ１２５，１２９にて生成される。ユーザープログラ
ムによって最初にエミュレーション領域制御レジスタ１
２５又は１２９へアドレスがセットされると該当アドレ
スのデータを最初はＥＥＰＲＯＭより読み出し処理を行
う。処理が済んだデータはエミュレーションＲＡＭへ書
き込まれアクセスページ判定ｂｉｔがセットされる。以
後アクセスページ判定ｂｉｔがセットされているアドレ
スはエミュレーションＲＡＭより読み出されたデータを
使用するようエミュレーション領域制御レジスタ及びＥ
ＥＰＲＯＭ制御回路１３２によって制御される。ＥＥＰ
ＲＯＭの他の領域のデータが必要になった場合は最初に
使用しなかった他方のエミュレーション領域制御レジス
タ１２５又は１２９に新しいアドレスを書き込む事によ
り、ＥＥＰＲＯＭ制御回路は専用のデータバス１０及び
アドレスバス１１を使用してアクセスページ判別ｂｉｔ
がセットされたデータのみをＥＥＰＲＯＭへ書き戻す。
ＥＥＰＲＯＭ制御回路１３２が動作してエミュレーショ
ンＲＡＭをアクセスする場合は、データバス選択回路２
３又は２８はデータバス１０を選択してエミュレーショ
ンＲＡＭへ接続を行う。エミュレーション領域制御レジ
スタにはＣＰＵ２１が出力するアドレスバス１ａも入力
されるがデータ転送時は専用アドレスバスの信号がエミ
ュレーションＲＡＭのアクセスに使用される。ＣＰＵ２
１はアドレスバス１ａ及びデータバス２ａが使用できる
のでエミュレーションＲＡＭを使用しない処理を行う事
ができる。ＥＥＰＲＯＭへの書き込みが終了すると、ア
クセスページ判定ｂｉｔは全てクリアされＥＥＰＲＯＭ
の該当アドレスの読み出しが可能となる。
揮発性メモリ書き込み方式の他の実施例の構成の一部を
表すブロック図である。ＲＡＭをＥＥＰＲＯＭ１２０の
どの領域と重ねるかを制御するためのアドレスレジスタ
と等価なエミュレーション領域制御レジスタを設け、Ｒ
ＡＭの選択信号を制御する。前記ＲＡＭは通常のＲＡＭ
領域２２と前記ＥＥＰＲＯＭ１２０とドレス領域が重ね
合わさった２つのエミュレーションＲＡＭ１２４，１２
７とに分割されている。本実施例ではＲＡＭを３つに分
割しているが、構成によっては３つ以上に分割される場
合も有る。前記エミュレーションＲＡＭを前記ＥＥＰＲ
ＯＭのどのアドレス領域と重ねるかをそれぞれのエミュ
レーション領域制御レジスタ１２５及び１２９で制御す
る。前記エミュレーション領域レジスタに設定したアド
レスを使用してエミュレーションＲＡＭ１２４，１２７
の選択信号をデコードする事により、不揮発性メモリの
特定の領域とＲＡＭを重ね合わせる事が可能となる。エ
ミュレーションＲＡＭ１２４，１２７をアクセスするた
めのアドレスはそれぞれエミュレーション領域制御レジ
スタ１２５，１２９にて生成される。ユーザープログラ
ムによって最初にエミュレーション領域制御レジスタ１
２５又は１２９へアドレスがセットされると該当アドレ
スのデータを最初はＥＥＰＲＯＭより読み出し処理を行
う。処理が済んだデータはエミュレーションＲＡＭへ書
き込まれアクセスページ判定ｂｉｔがセットされる。以
後アクセスページ判定ｂｉｔがセットされているアドレ
スはエミュレーションＲＡＭより読み出されたデータを
使用するようエミュレーション領域制御レジスタ及びＥ
ＥＰＲＯＭ制御回路１３２によって制御される。ＥＥＰ
ＲＯＭの他の領域のデータが必要になった場合は最初に
使用しなかった他方のエミュレーション領域制御レジス
タ１２５又は１２９に新しいアドレスを書き込む事によ
り、ＥＥＰＲＯＭ制御回路は専用のデータバス１０及び
アドレスバス１１を使用してアクセスページ判別ｂｉｔ
がセットされたデータのみをＥＥＰＲＯＭへ書き戻す。
ＥＥＰＲＯＭ制御回路１３２が動作してエミュレーショ
ンＲＡＭをアクセスする場合は、データバス選択回路２
３又は２８はデータバス１０を選択してエミュレーショ
ンＲＡＭへ接続を行う。エミュレーション領域制御レジ
スタにはＣＰＵ２１が出力するアドレスバス１ａも入力
されるがデータ転送時は専用アドレスバスの信号がエミ
ュレーションＲＡＭのアクセスに使用される。ＣＰＵ２
１はアドレスバス１ａ及びデータバス２ａが使用できる
のでエミュレーションＲＡＭを使用しない処理を行う事
ができる。ＥＥＰＲＯＭへの書き込みが終了すると、ア
クセスページ判定ｂｉｔは全てクリアされＥＥＰＲＯＭ
の該当アドレスの読み出しが可能となる。
【００２６】図５はＥＥＰＲＯＭ１２０とエミュレーシ
ョンＲＡＭ１２４及び１２７のアドレス領域が重なった
状態のアドレスマップのイメージ図である。本実施例で
は１アドレス分の１Ｂｙｔｅのデータを１ページとして
扱い、ＥＥＰＲＯＭ１２０に対する再書き込みの際の最
小消去ブロック単位となる。本実施例ではエミュレーシ
ョンＲＡＭ１２４及び１２７は前記１Ｂｙｔｅ単位のペ
ージを２５６ページ分有し、各ページのデータが有効か
無効かを判別する為のアクセスページ判別ｂｉｔを各ペ
ージアドレスに１ｂｉｔづつ有している。例えばＥＥＰ
ＲＯＭ１２０へエミュレーションＲＡＭ１２４のデータ
を書き戻す場合、ＥＥＰＲＯＭ制御回路１３２の制御の
もとエミュレーション領域制御レジスタ１２５からエミ
ュレーションＲＡＭ１２４の読み出しアドレスが出力さ
れる。エミュレーションＲＡＭ１２４からはデータと合
わせてアクセスページ判別ｂｉｔの情報も出力される。
前記アクセス判別ｂｉｔが有効で有ればＥＥＰＲＯＭ１
２０の該当するページの消去・書き込みを行う。前記ア
クセス判別ｂｉｔが無効であればＥＥＰＲＯＭへの書き
込み動作は行わない。
ョンＲＡＭ１２４及び１２７のアドレス領域が重なった
状態のアドレスマップのイメージ図である。本実施例で
は１アドレス分の１Ｂｙｔｅのデータを１ページとして
扱い、ＥＥＰＲＯＭ１２０に対する再書き込みの際の最
小消去ブロック単位となる。本実施例ではエミュレーシ
ョンＲＡＭ１２４及び１２７は前記１Ｂｙｔｅ単位のペ
ージを２５６ページ分有し、各ページのデータが有効か
無効かを判別する為のアクセスページ判別ｂｉｔを各ペ
ージアドレスに１ｂｉｔづつ有している。例えばＥＥＰ
ＲＯＭ１２０へエミュレーションＲＡＭ１２４のデータ
を書き戻す場合、ＥＥＰＲＯＭ制御回路１３２の制御の
もとエミュレーション領域制御レジスタ１２５からエミ
ュレーションＲＡＭ１２４の読み出しアドレスが出力さ
れる。エミュレーションＲＡＭ１２４からはデータと合
わせてアクセスページ判別ｂｉｔの情報も出力される。
前記アクセス判別ｂｉｔが有効で有ればＥＥＰＲＯＭ１
２０の該当するページの消去・書き込みを行う。前記ア
クセス判別ｂｉｔが無効であればＥＥＰＲＯＭへの書き
込み動作は行わない。
【００２７】本実施例では１Ｂｙｔｅを１ページとして
扱い、エミュレーションＲＡＭには２５６ページ＝２５
６Ｂｙｔｅを使用しているが、ページの大きさ並びにエ
ミュレーションＲＡＭの容量はシステムの構成により、
これより大きくても小さくても良い。例えばデータ４ｂ
ｉｔを単位として取り扱う４ｂｉｔマイクロコンピュー
タでは４ｂｉｔが１ページの単位となり、１６ｂｉｔを
単位として取り扱う１６ｂｉｔマイクロコンピュータで
は１６ｂｉｔが１ページの単位となる。
扱い、エミュレーションＲＡＭには２５６ページ＝２５
６Ｂｙｔｅを使用しているが、ページの大きさ並びにエ
ミュレーションＲＡＭの容量はシステムの構成により、
これより大きくても小さくても良い。例えばデータ４ｂ
ｉｔを単位として取り扱う４ｂｉｔマイクロコンピュー
タでは４ｂｉｔが１ページの単位となり、１６ｂｉｔを
単位として取り扱う１６ｂｉｔマイクロコンピュータで
は１６ｂｉｔが１ページの単位となる。
【００２８】
【発明の効果】以上のように請求項１及び請求項２に係
わる半導体集積装置によれば、ＲＡＭ上で処理が終了し
たデータを不揮発性メモリに書き込む際、専用のアドレ
スバス並びにデータバスを使用するのでＣＰＵが処理を
待たされる事がなくなり、読み出し速度と比較して書き
込み速度が１０〜３０倍遅い不揮発性メモリを、システ
ム全体の処理速度を大きく損なう事無く使用する事が可
能となる。
わる半導体集積装置によれば、ＲＡＭ上で処理が終了し
たデータを不揮発性メモリに書き込む際、専用のアドレ
スバス並びにデータバスを使用するのでＣＰＵが処理を
待たされる事がなくなり、読み出し速度と比較して書き
込み速度が１０〜３０倍遅い不揮発性メモリを、システ
ム全体の処理速度を大きく損なう事無く使用する事が可
能となる。
【００２９】請求項３及び請求項４に係わる半導体集積
装置によれば、不揮発性メモリのデータを使用した後に
変更が加わったか判定する事ができ、変更されたデータ
のみ書き戻し書き戻し中もエミュレーションＲＡＭを使
用する事によりシステムの処理能力に影響を与える事無
く不揮発性メモリの寿命を大幅に延ばす事が可能とな
る。
装置によれば、不揮発性メモリのデータを使用した後に
変更が加わったか判定する事ができ、変更されたデータ
のみ書き戻し書き戻し中もエミュレーションＲＡＭを使
用する事によりシステムの処理能力に影響を与える事無
く不揮発性メモリの寿命を大幅に延ばす事が可能とな
る。
【００３０】請求項５に係わる半導体集積装置によれ
ば、最初のデータは直接不揮発性メモリから読み出し、
処理後のデータをエミュレーションＲＡＭへ書き込み込
むため不揮発性メモリをＲＡＭと等価に使用する事が可
能となり、アクセスページ判定ビットが有効になってい
るデータのみを前記不揮発性メモリへ書き戻す為、シス
テムの処理能力に影響を与える事無く不揮発性メモリの
寿命を大幅に延ばす事が可能となる。
ば、最初のデータは直接不揮発性メモリから読み出し、
処理後のデータをエミュレーションＲＡＭへ書き込み込
むため不揮発性メモリをＲＡＭと等価に使用する事が可
能となり、アクセスページ判定ビットが有効になってい
るデータのみを前記不揮発性メモリへ書き戻す為、シス
テムの処理能力に影響を与える事無く不揮発性メモリの
寿命を大幅に延ばす事が可能となる。
【００３１】請求項６及び請求項７に係わる不揮発性メ
モリ書き込み方式によれば、ＲＡＭ上で処理が終了した
データを不揮発性メモリに書き込む際、専用のアドレス
バス並びにデータバスを使用するのでＣＰＵが処理を待
たされる事がなくなり、読み出し速度と比較して書き込
み速度が１０〜３０倍遅い不揮発性メモリを、システム
全体の処理速度を大きく損なう事無く使用する事が可能
となる。
モリ書き込み方式によれば、ＲＡＭ上で処理が終了した
データを不揮発性メモリに書き込む際、専用のアドレス
バス並びにデータバスを使用するのでＣＰＵが処理を待
たされる事がなくなり、読み出し速度と比較して書き込
み速度が１０〜３０倍遅い不揮発性メモリを、システム
全体の処理速度を大きく損なう事無く使用する事が可能
となる。
【００３２】請求項８及び請求項９に係わる不揮発性メ
モリ書き込み方式によれば、不揮発性メモリのデータを
使用した後に変更が加わったか判定する事ができ、変更
されたデータのみ書き戻し書き戻し中もエミュレーショ
ンＲＡＭを使用する事によりシステムの処理能力に影響
を与える事無く不揮発性メモリの寿命を大幅に延ばす事
が可能となる。
モリ書き込み方式によれば、不揮発性メモリのデータを
使用した後に変更が加わったか判定する事ができ、変更
されたデータのみ書き戻し書き戻し中もエミュレーショ
ンＲＡＭを使用する事によりシステムの処理能力に影響
を与える事無く不揮発性メモリの寿命を大幅に延ばす事
が可能となる。
【００３３】請求項１０に係わる不揮発性メモリ書き込
み方式によれば、最初のデータは直接不揮発性メモリか
ら読み出し、処理後のデータをエミュレーションＲＡＭ
へ書き込み込むため不揮発性メモリをＲＡＭと等価に使
用する事が可能となり、アクセスページ判定ビットが有
効になっているデータのみを前記不揮発性メモリへ書き
戻す為、システムの処理能力に影響を与える事無く不揮
発性メモリの寿命を大幅に延ばす事が可能となる。
み方式によれば、最初のデータは直接不揮発性メモリか
ら読み出し、処理後のデータをエミュレーションＲＡＭ
へ書き込み込むため不揮発性メモリをＲＡＭと等価に使
用する事が可能となり、アクセスページ判定ビットが有
効になっているデータのみを前記不揮発性メモリへ書き
戻す為、システムの処理能力に影響を与える事無く不揮
発性メモリの寿命を大幅に延ばす事が可能となる。
【図１】本発明による半導体集積装置及び不揮発性メモ
リ書き込み方式の構成の一部を表すブロック図である。
リ書き込み方式の構成の一部を表すブロック図である。
【図２】本発明によるフラッシュメモリ及びエミュレー
ションＲＡＭのアドレスマップ図である。
ションＲＡＭのアドレスマップ図である。
【図３】本発明によるアクセスページ判別レジスタの構
成を表すブロック図である。
成を表すブロック図である。
【図４】本発明による半導体集積装置及び不揮発性メモ
リ書き込み方式の他の構成の一部を表すブロック図であ
る。
リ書き込み方式の他の構成の一部を表すブロック図であ
る。
【図５】本発明によるＥＥＰＲＯＭ及びエミュレーショ
ンＲＡＭのアドレスマップ図である。
ンＲＡＭのアドレスマップ図である。
１ａ アドレスバス １ｂ アドレスバス １ｃ アドレスバス １ｄ アドレスバス １ｅ アドレスバス １ｆ アドレスバス １ｇ アドレスバス １ｈ アドレスバス １ｉ アドレスバス ２ａ データバス ２ｂ データバス ２ｃ データバス ２ｄ データバス ２ｅ データバス ２ｆ データバス ２ｇ データバス ３ フラッシュメモリ制御バス ４ エミュレーションＲＡＭデータバス ５ エミュレーションＲＡＭデータバス ６ エミュレーションＲＡＭアドレス・制御バス ７ エミュレーションＲＡＭアドレス・制御バス ８ エミュレーション領域アドレス信号 ９ エミュレーション領域アドレス信号 １０ 専用データバス １１ 専用アドレスバス ２０ フラッシュメモリ ２１ ＣＰＵ ２２ ＲＡＭ ２３ バス選択回路 ２４ エミュレーションＲＡＭ ２５ エミュレーション領域レジスタ ２６ アクセスページ判別レジスタ ２７ エミュレーションＲＡＭ ２８ バス選択回路 ２９ エミュレーション領域レジスタ ３０ アクセスページ判別レジスタ ３１ フラッシュメモリ制御レジスタ ３２ フラッシュメモリ制御回路 ４０ アドレスコンパレータ ４１ レジスタ ４２ アドレスコンパレータ ４３ レジスタ １０３ ＥＥＰＲＯＭ制御バス １０６ エミュレーションＲＡＭアドレス・制御バス １０７ エミュレーションＲＡＭアドレス・制御バス １２０ ＥＥＰＲＯＭ １２４ エミュレーションＲＡＭ １２５ エミュレーション領域制御レジスタ １２７ エミュレーションＲＡＭ １２９ エミュレーション領域制御レジスタ １３１ ＥＥＰＲＯＭ制御レジスタ １３２ ＥＥＰＲＯＭ制御回路 １４０ エミュレーションＲＡＭ領域 １４１ アクセスページ判別ｂｉｔ １４２ エミュレーションＲＡＭ領域 １４３ アクセスページ判別ｂｉｔ
Claims (10)
- 【請求項１】電気的に書き込み・消去可能な不揮発性メ
モリを内蔵する半導体集積装置に於いて、前記不揮発性
メモリの一部の領域とアドレスを重ねて配置する事がで
きる書き込み・読み出しが可能なメモリを複数有し、前
記書き込み・読み出しが可能なメモリに対して複数のバ
スを接続する為に選択手段をそれぞれ付加した事を特徴
とする半導体集積装置。 - 【請求項２】請求項１記載の半導体集積装置に於いて、
前記不揮発性メモリのデータを前記書き込み・読み出し
が可能なメモリへ予め転送する事を特徴とする半導体集
積装置。 - 【請求項３】電気的に書き込み・消去可能な不揮発性メ
モリを内蔵する半導体集積装置に於いて、前記不揮発性
メモリの一部の領域とアドレスを重ねて配置する事がで
き、重ね合わせる位置を任意に設定する為の手段を有す
る書き込み・読み出しが可能なメモリを複数有し、前記
書き込み・読み出しが可能なメモリに対して書き込みが
行われた事を判別するための記憶手段を設け、前記不揮
発性メモリに書き込みを行う際に前記記憶手段の情報を
制御に使用し、前記書き込み・読み出しが可能なメモリ
の内の一つのメモリのデータを前記不揮発性メモリに書
き込み中に残りのメモリを使用して処理を継続する事を
特徴とする半導体集積装置。 - 【請求項４】請求項３記載の半導体集積装置に於いて、
前記不揮発性メモリのデータを前記書き込み・読み出し
が可能はメモリへ予め転送する事を特徴とする半導体集
積装置。 - 【請求項５】電気的に書き込み・消去可能な不揮発性メ
モリを内蔵する半導体集積装置に於いて、前記不揮発性
メモリのー任意のアドレスと重ねて配置する事ができる
書き込み・読み出しが可能なメモリを複数有し、前記書
き込み・読み出しが可能なメモリに書き込みが行われた
事を判別するための記憶領域を設け、前記記憶領域の判
別情報が有効な場合は以後書き込み・読み出しが可能な
メモリのデータを使用し、前記判別情報が無効な場合は
前記不揮発性メモリのデータを使用し、また前記不揮発
性メモリにデータを書き戻す際に、前記記憶領域の情報
を元に必要なデータのみ書き戻しを行い、前記書き込み
・読み出しが可能なメモリの内の一つのメモリのデータ
を前記不揮発性メモリに書き込み中に残りのメモリを使
用して処理を継続する事を特徴とする半導体集積装置。 - 【請求項６】電気的に書き込み・消去可能な不揮発性メ
モリに書き込みを行う不揮発性メモリ書き込み方式に於
いて、前記不揮発性メモリの一部の領域とアドレスを重
ねて配置する事ができる書き込み・読み出しが可能なメ
モリを複数有し、前記書き込み・読み出しが可能なメモ
リに対して複数のバスを接続する為に選択手段をそれぞ
れ付加した事を特徴とする不揮発性メモリ書き込み方
式。 - 【請求項７】請求項６記載の不揮発性メモリ書き込み方
式に於いて、前記不揮発性メモリのデータを前記書き込
み・読み出しが可能なメモリへ予め転送する事を特徴と
する不揮発性メモリ書き込み方式。 - 【請求項８】電気的に書き込み・消去可能な不揮発性メ
モリに書き込みを行う不揮発性メモリ書き込み方式に於
いて、前記不揮発性メモリの一部の領域とアドレスを重
ねて配置することができ、重ね合わせる位置を任意に設
定する為の手段を有する書き込み・読み出しが可能なメ
モリを複数使用し、前記書き込み・読み出しが可能なメ
モリに対して書き込みが行われた事を判別するための記
憶手段を設け、前記不揮発性メモリに書き込みを行う際
に前記記憶手段の情報を制御に使用し、前記書き込み・
読み出しが可能なメモリの内の一つのメモリのデータを
前記不揮発性メモリに書き込み中に残りのメモリを使用
して処理を継続する事を特徴とする不揮発性メモリ書き
込み方式。 - 【請求項９】請求項８記載の不揮発性メモリ書き込み方
式に於いて、前記不揮発性メモリのデータを前記書き込
み・読み出しが可能なメモリへ予め転送する事を特徴と
する不揮発性メモリ書き込み方式。 - 【請求項１０】電気的に書き込み・消去可能な不揮発性
メモリに書き込みを行う不揮発性メモリ書き込み方式に
於いて、前記不揮発性メモリのー任意のアドレスと重ね
て配置する事ができる書き込み・読み出しが可能なメモ
リを複数有し、前記書き込み・読み出しが可能なメモリ
に書き込みが行われた事を判別するための記憶領域を設
け、前記記憶領域の判別情報が有効な場合は以後書き込
み・読み出しが可能なメモリのデータを使用し、前記判
別情報が無効な場合は前記不揮発性メモリのデータを使
用し、また前記不揮発性メモリにデータを書き戻す際
に、前記記憶領域の情報を元に必要なデータのみ書き戻
しを行い、前記書き込み・読み出しが可能なメモリの内
の一つのメモリのデータを前記不揮発性メモリに書き込
み中に残りのメモリを使用して処理を継続する事を特徴
とする不揮発性メモリ書き込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057207A JPH11259360A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積装置及び不揮発性メモリ書き込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057207A JPH11259360A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積装置及び不揮発性メモリ書き込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259360A true JPH11259360A (ja) | 1999-09-24 |
Family
ID=13049075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10057207A Withdrawn JPH11259360A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積装置及び不揮発性メモリ書き込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11259360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338370A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | メモリシステム |
| JP2008108257A (ja) * | 2006-10-23 | 2008-05-08 | Hewlett-Packard Development Co Lp | 不揮発性記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01230153A (ja) * | 1988-03-10 | 1989-09-13 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH01286199A (ja) * | 1988-05-12 | 1989-11-17 | Hitachi Ltd | 書替え可能な不揮発性メモリ書替え装置 |
| JPH0528039A (ja) * | 1991-07-22 | 1993-02-05 | Melco:Kk | 記憶装置 |
| JPH0728690A (ja) * | 1993-07-14 | 1995-01-31 | Hitachi Ltd | フラッシュメモリシステム |
| JPH08129509A (ja) * | 1994-11-01 | 1996-05-21 | Canon Inc | メモリ制御装置及び方法 |
-
1998
- 1998-03-09 JP JP10057207A patent/JPH11259360A/ja not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01230153A (ja) * | 1988-03-10 | 1989-09-13 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH01286199A (ja) * | 1988-05-12 | 1989-11-17 | Hitachi Ltd | 書替え可能な不揮発性メモリ書替え装置 |
| JPH0528039A (ja) * | 1991-07-22 | 1993-02-05 | Melco:Kk | 記憶装置 |
| JPH0728690A (ja) * | 1993-07-14 | 1995-01-31 | Hitachi Ltd | フラッシュメモリシステム |
| JPH08129509A (ja) * | 1994-11-01 | 1996-05-21 | Canon Inc | メモリ制御装置及び方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338370A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | メモリシステム |
| JP2008108257A (ja) * | 2006-10-23 | 2008-05-08 | Hewlett-Packard Development Co Lp | 不揮発性記憶装置 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050518 |
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050624 |