JPH07114500A

JPH07114500A - 不揮発性メモリ記憶装置

Info

Publication number: JPH07114500A
Application number: JP26120993A
Authority: JP
Inventors: Yukinobu Nishikawa; 幸伸西川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-10-19
Filing date: 1993-10-19
Publication date: 1995-05-02
Also published as: EP0649095A3; EP0649095A2

Abstract

(57)【要約】（修正有）【目的】不揮発性メモリに対するデータ読み出しおよ
び書き込みと、データの消去を並列して行ない、高速化
を図る。【構成】フラッシュメモリアレイ１中のデータブロッ
クのうち、複数個のブロックと、アレイ中の対応するデ
ータブロックと内容の不一致を示す書き込みビットとを
対応させて記憶するキャッシュメモリ２と、メモリ２の
各データブロック毎に、アレイ１の対応するデータブロ
ックが消去されたビットを保持する消去済みビット保持
手段と、フラッシュメモリにおいてアクセス中のメモリ
素子を検出するアクセスチップ検出部３３と、検出され
た以外のフラッシュメモリ素子に属するデータブロック
で書き込みビットが立っていて消去済みビットが立って
いないデータブロックに対応するフラッシュメモリ中の
ブロックを選択するブロック選択部３４と、選択された
ブロックを消去して対応する消去済みビットを立てる消
去制御部３５とを備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステムに
おける、不揮発性メモリを用いた二次記憶装置に関す
る。

【０００２】

【従来の技術】近年、コンピュータの二次記憶装置にお
ける技術革新が活発となり、データアクセスの高速化と
データ容量の大容量化が進んでいる。その中でも小形の
二次記憶装置として電源を切った状態においてもデータ
を保持するという利点を有する不揮発性メモリが、使わ
れるようになってきた。

【０００３】従来の不揮発性メモリ記憶装置に関する発
明としては、例えば特開平０３−２５９４９８がある。
この従来例の不揮発性メモリ記憶装置は、不揮発性メモ
リであるＥＥＰＲＯＭとその前段に通常のＦＩＦＯメモ
リを用いた一時記憶手段とを設けている。このＥＥＰＲ
ＯＭは、チップ単位又はブロック単位で消去可能なフラ
ッシュメモリを用いている。ＣＰＵから書き込む場合
は、データを一旦一時記憶装置に書き込み、さらに別回
路が一時記憶装置から読み出して自動的にＥＥＰＲＯＭ
への書き込みを行う。これによりＣＰＵが不揮発性メモ
リの書き込みに占有される時間を減少しようとしてい
る。その際フラッシュメモリを用いているので、すでに
存在するデータを消去してから書き込みを行なう必要が
ある。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
従来技術によれば、不揮発性メモリ記憶装置に対するデ
ータの書き換えが発生してから消去、データ書き込みと
いう手順を踏むために、不揮発性メモリ記憶装置自体に
対するデータ書き換えが遅いという問題点を有してい
た。

【０００５】ところで、ＦＩＦＯメモリを用いずに、キ
ャッシュメモリを備えることにより高速化を図る構成も
考えられる。この場合、キャッシュヒット時には、高速
にアクセス出来るが、キャッシュミス発生時には、やは
り消去、データ書き込みという手順を踏むこととなるの
で、データ書き込みが遅いという問題が残る。本発明は
上記の課題に鑑み、不揮発性メモリに対するデータの書
き込みを高速に行うことができる不揮発性メモリ記憶装
置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ブロック単位のデータ消去が可能な複数
のフラッシュメモリ素子を用いた不揮発性記憶装置であ
って、フラッシュメモリ中のデータブロックのうち、複
数個のデータブロックと、フラッシュメモリ中の対応す
るデータブロックと内容が一致していないことを示す書
き込みビットとを対応させて記憶するキャッシュメモリ
と、キャッシュメモリ中の各データブロック毎に、フラ
ッシュメモリ中の対応するデータブロックが消去された
ことを示す消去済みビットを保持する消去済みビット保
持手段と、フラッシュメモリにおいてアクセス中のフラ
ッシュメモリ素子を検出するアクセス対象検出手段と、
アクセス対象検出手段により検出された以外のフラッシ
ュメモリ素子に属するデータブロックでキャッシュメモ
リに格納されているデータブロックのうち、書き込みビ
ットが立っていてかつ消去済みビットが立っていないデ
ータブロックに対応するフラッシュメモリ中のデータブ
ロック選択する選択手段と、選択手段により選択された
データブロックを消去して対応する消去済みビットを立
てる消去制御手段とを備えている。

【０００７】また消去中のデータブロックの消去経過時
間を記憶する領域を有する消去時間記憶手段を備え、前
記消去制御手段は、消去開始時に消去時間記憶手段を参
照して該当するデータブロックの消去経過時間が記憶さ
れている場合には、消去時間を求めて消去を行い、ま
た、既に消去中のブロックに対してアクセスが発生した
ときは、消去動作を中断して消去経過時間を消去時間記
憶手段に書き込むことを特徴とする構成を備えていても
よい。

【０００８】また、アクセス対象検出手段は、フラッシ
ュメモリに対するアクセスが実行中であるタイミング信
号を出力し、前記消去制御手段は、前記タイミング信号
の出力期間中に消去動作を行うことを特徴とする構成を
備えていてもよい。

【０００９】

【作用】上記、本請求項１に係る発明の構成によれば、
本発明は、ブロック単位のデータ消去が可能な複数のフ
ラッシュメモリ素子を用いた不揮発性記憶装置である。
フラッシュメモリにおいてアクセス中のフラッシュメモ
リ素子は、アクセス対象検出手段によって検出される。

【００１０】アクセス対象検出手段により検出された以
外のフラッシュメモリ素子に属するデータブロックでキ
ャッシュメモリに格納されているデータブロックのう
ち、キャッシュメモリの書き込みビットが立っていて消
去済みビット保持手段の消去済みビットが立っていない
データブロックに対応するフラッシュメモリ中のデータ
ブロックは、選択手段によって選択される。

【００１１】選択手段により選択されたデータブロック
は、消去制御手段によって消去されて、そのデータブロ
ックに対応する消去済みビットも消去手段によって立て
られる。また請求項２では、消去中のデータブロックの
消去経過時間は、消去時間記憶手段によって記憶され
る。

【００１２】前記消去制御手段によって、消去開始時に
消去時間記憶手段を参照して該当するデータブロックの
消去経過時間が記憶されている場合には、消去時間を求
めて消去が行われ、また、既に消去中のブロックに対し
てアクセスが発生したときは、消去動作が中断されて、
消去経過時間が消去時間記憶手段に書き込まれる。また
請求項３では、フラッシュメモリに対するアクセスが実
行中であるタイミング信号は、アクセス対象検出手段に
よって出力される。

【００１３】前記タイミング信号の出力期間中に、前記
消去制御手段によって、消去動作は、行われる。

【００１４】

【実施例】以下、本発明の第１の実施例を図面に従い、
具体的に説明する。図１は本発明の第１の実施例におけ
る不揮発性メモリ記憶装置の構成図である。図１におい
て、１はフラッシュメモリアレイであり、データ幅８ビ
ットでブロックサイズ１ｋＢの１６Ｍｂｉｔフラッシュ
メモリ８個で構成されている。不揮発性メモリであるこ
のフラッシュメモリではデータ消去は１ｋＢのブロック
単位、データの読出し／書き込みはバイト単位で可能で
ある。ここで、１バイトデータの読出し時間は１００ナ
ノ秒、消去済みブロックに対する１バイトデータの書込
み時間は３マイクロ秒、１ｋＢブロックの消去時間は９
ミリ秒とする。この場合、フラッシュメモリの１ｋＢの
データブロック読出し時間は１００マイクロ秒、１ｋＢ
の消去済みブロックに対するデータ書き込み時間は３ミ
リ秒となる。

【００１５】２はキャッシュメモリであり、データ部、
アドレスタグ部、書込みビット、消去ビットからなる１
６個のエントリおよびアクセス制御部（図外）を有す
る。エントリーの中のデータ部は、フラシュメモリ中の
任意の１ブロックのデータを記憶する。アドレスタグ部
は１４ビットのブロックアドレスを記憶し、アドレスタ
グ部と同一エントリー中のデータ部がフラッシュメモリ
中のどのブロックのデータを記憶しているかを示す。書
き込みビットは、ＯＮで同一エントリー中のデータ部の
データがフラッシュメモリ中の対応するブロックのデー
タと一致していないことを示し、フラッシュメモリへの
コピーバックが必要であることを意味する。ここでコピ
ーバックとは、キャッシュメモリ２のデータ部に存在す
るデータを同一エントリー中のアドレスタグ部が示すフ
ラッシュメモリのブロックアドレスにコピーする作業で
ある。消去済ビットは、ＯＮで、データ部に対応するフ
ラッシュメモリ中のブロックが消去済であることを示
し、フラッシュメモリへのコピーバックが可能であるこ
とを意味する。また１バイトデータの読出し／書込み時
間は５０ナノ秒とする。即ち、１ｋＢブロックの読出し
／書込み時間は５０マイクロ秒である。アクセス制御部
（図外）は、ＣＰＵからのアクセスに際して、キャッシ
ュにヒット／ミスしているかを判定し、判定結果に応じ
てキャッシュメモリ２の読み出し／書き込み動作、及び
エントリーのコピーバック、アップデート等の動作を制
御する。その際、キャッシュメモリ２に書き込みがあっ
た場合には、書き込みビットをセットする。本実施例で
は、キャッシュメモリ２の制御方式としてコピーバック
方式、エントリーの入れ替えには、ＬＲＵ方式を採用し
ている。ここで、キャッシュエントリーアップデートと
は、フラッシュメモリアレイ１からキャッシュメモリ２
にデータブロックをコピーすることである。

【００１６】３は制御部であり、ブロックアドレスレジ
スタ３１、アドレス生成部３２、アクセスチップ検出部
３３、ブロック選択部３４、消去制御部３５、調停部３
８から構成され、ＣＰＵとのデータ転送およびフラッシ
ュメモリアレイ１並びにキャッシュメモリ２を制御す
る。ブロックアドレスレジスタ３１は、ＣＰＵから送ら
れてくるブロックアドレスを格納する。

【００１７】アドレス生成部３２は、１４ビットのブロ
ックアドレスに１０ビットのブロック内アドレスオフセ
ットを加算してフラッシュメモリアレイ１の２４ビット
のバイトアドレスを生成する。そのバイトアドレスは１
ｋＢ分のデータのバイトアドレスとして連続に生成され
る。アクセスチップ検出部３３は、ブロックアドレスレ
ジスタ３１の内容からホストがアクセスしようとしてい
るブロックを含むフラッシュメモリチップを検出する。

【００１８】ブロック選択部３４は、アクセスチップ検
出部３３で検出されたチップ以外のフラッシュメモリチ
ップに属するデータブロックを格納するエントリーの中
で書き込みビットがＯＮかつ消去済みビットがＯＦＦの
エントリーに対応するデータブロックを選択する。消去
制御部３５は、ブロック選択部３４によって選択された
フラシュメモリ中のデータブロックに対してブロックア
ドレスと消去制御信号を送ってフラッシュメモリアレイ
１のデータブロック消去を行う。このとき、ブロックア
ドレス及び消去制御信号は、内部タイマー（図外）がカ
ウントする消去時間（９ミリ秒）の間に有効に出力され
る。消去が終了すると、キャッシュメモリ２の消去対象
エントリーの消去済みビットをＯＮにする。また各フラ
ッシュメモリチップに対応する消去動作フラグ有し、消
去動作中はＯＮとなる。

【００１９】調停部３８は、リードミス又はライトミス
発生時に、アクセス制御部（図外）が決定したリプレー
ス対象のエントリー中の書き込みビット、消去ビット、
及び消去制御部３５による消去動作フラグを参照して、
アクセス制御部（図外）のコピーバック、キャッシュエ
ントリーアップデートの動作と消去制御部３５の消去動
作とを調停する。

【００２０】以上のように構成された本実施例の不揮発
性メモリ記憶装置について、以下その動作を説明する。
ＣＰＵは不揮発性メモリ記憶装置に対してデータ読出し
／書込み要求を行うため、１４ビットのブロックアドレ
スと読出し／書込み制御信号を不揮発性メモリ記憶装置
の制御部３に送る。制御部３にＣＰＵにより受けた１４
ビットのブロックアドレスをブロックアドレスレジスタ
３１に設定する。アドレス生成部３２は、その１４ビッ
トのブロックアドレスに１０ビットのブロック内アドレ
スオフセットを加算してフラッシュメモリアレイ１の２
４ビットのバイトアドレスを１ｋＢ分連続に生成する。

【００２１】ここで制御部３は、ＣＰＵからのデータ読
出し／書き込み制御信号を受け取ると、キャッシュメモ
リ２にブロックアドレスを送出する。キャッシュメモリ
２の中のアクセス制御部（図外）はキャッシュメモリ２
にヒット／ミスしたかを判定する。説明の便宜上（１）
キャッシュヒットしている場合、（２）キャッシュリー
ドミスヒットが発生している場合、（３）キャッシュラ
イトミスヒットが発生している場合、に分けて説明す
る。ここでキャッシュミスとは、キャッシュメモリ２に
ＣＰＵが読み出し／書き込みをしようとするブロックが
エントリーされていないことであり、キャッシュヒット
とは、エントリーされていることである。

【００２２】（１）キャッシュヒットの場合、目的とす
るデータブロックがキャッシュメモリ２に対して読出さ
れ又は書き込まれるので、高速な動作がおこなわれる。
これとともに、制御部３によるフラッシュメモリアレイ
１のデータブロック消去動作が次のようにして行われ
る。アクセスチップ検出部３３は、ブロックアドレスレ
ジスタ３１の内容から対応するフラッシュメモリチップ
を検出する。ブロック選択部３４は、アクセスチップ検
出部３３で検出されたチップ以外のフラッシュメモリチ
ップに属するデータブロックを格納するエントリーのな
かで、書き込みビットがＯＮ、かつ消去済みビットがＯ
ＦＦのエントリーに対応するデータブロックを選択す
る。消去制御部３５はブロック選択部３４が選択したデ
ータブロックに対してブロックアドレスと消去制御信号
を送ってフラッシュメモリアレイ１のデータブロック消
去を行うとともに、消去動作フラグをＯＮにする。消去
制御部３５はフラッシュメモリアレイ１の当該データブ
ロックの消去が終了すると、消去動作フラグをＯＦＦに
し、キャッシュメモリ２のアドレスタグ部の消去済みビ
ットをＯＮにする。

【００２３】このようにして、キャッシュミスヒットが
発生していない場合には、フラッシュメモリアレイ１に
対するコピーバック、キャッシュエントリーアップデー
トが発生していないので、フラッシュメモリアレイ１に
対する読出／書き込み動作と消去制御部３５の消去動作
が競合しない、したがって消去制御部３５は、ＣＰＵか
らのキャッシュメモリへの読み出し書き込みとは無関係
に、エントリーに対応するフラッシュメモリアレイ１の
データブロックの消去が可能である。

【００２４】（２）キャッシュリードミスヒットの動作
を図２を基に説明する。この場合ＣＰＵの目的とするデ
ータがキャッシュメモリ２中に存在しないので、コピー
バックやキャッシュエントリーアップデートが必要とな
る。調停部３８は、リプレース対象エントリーの書き込
みビット及び消去済みビットを参照し、（ａ）書き込み
ビットがＯＮかつ消去済みビットがＯＦＦの場合（ｂ）
書き込みビットがＯＮかつ消去済みビットがＯＮの場合
（ｃ）書き込みビットがＯＦＦである場合のどれである
か判断する（ステップＳ２０１、ステップＳ２０２）。

【００２５】（ａ）この場合、リプレース対象エントリ
ーの書き込みビットがＯＮなので、キャッシュメモリ２
のデータブロックをフラッシュメモリアレイ１にコピー
バックする必要がある。かつ消去済みビットがＯＦＦな
ので、フラッシュメモリアレイ１の該当データブロック
は、消去動作中かまだ消去されていないデータブロック
である。調停部３８は、消去制御部３５の消去動作フラ
グを参照し、消去動作フラグがＯＮであれば（ステップ
Ｓ２０６）、消去が終了するまで待った後（ステップＳ
２０７）、消去済みビットのチェックからやり直す（ス
テップＳ２０２）。消去動作フラグがＯＦＦであれば
（ステップＳ２０６）、まだ消去動作が開始されていな
いデータブロックであるので、調停部３８は消去制御部
３５に消去を開始させる（ステップＳ２０８）。アクセ
ス制御部（図外）は消去終了後コピーバック処理を開始
させる。コピーバックが終了後、アクセス制御部（図
外）によりそのエントリーに読み込み対象データのキャ
ッシュエントリアップデートと平行してＣＰＵへの対象
データの読出制御が行われる（ステップＳ２０５）。ま
た、コピーバックや、キャッシュエントリーアップデー
トなどの動作と並行に、消去制御部３５は、フラッシュ
メモリアレイ１の別チップ内のデータブロックの消去を
行う。以下その動作を説明する。

【００２６】消去制御部３５独立に行われるフラッシュ
メモリアレイ１のデータブロック消去の動作を説明す
る。制御部３のアクセスチップ検出部３３は、ブロック
アドレスレジスタ３１の内容からフラッシュメモリアレ
イ１のデータの読みだし処理でアクセス対象のフラッシ
ュメモリチップを検出する。即ち、ブロックアドレスレ
ジスタ３１に設定された１４ビットの上位３ビットを抽
出することにより、８個のフラッシュメモリチップのい
ずれに含まれるブロックかを検出する。ブロック選択部
３４は、アクセスチップ検出部３３で検出されたチップ
以外のフラッシュメモリチップに属するデータブロック
を格納するエントリーのなかで、書き込みビットがＯＮ
のエントリーに対応するデータブロックを選択する。消
去制御部３５はブロック選択部３４が選択したデータブ
ロックに対してブロックアドレスと消去制御信号を送っ
てフラッシュメモリアレイ１のデータブロック消去を行
う。消去が終了すると、キャッシュメモリ２の消去対象
エントリの消去済みビットをＯＮにする。

【００２７】（ｂ）この場合、リプレース対象エントリ
ー書き込みビットがＯＮなので、キャッシュメモリ２の
データブロックをフラッシュメモリアレイ１にコピーバ
ックする必要がある。かつ消去済みビットがＯＮなの
で、フラッシュメモリアレイ１の該当データブロック
は、消去済みである。調停部３８は消去制御部３５の消
去動作フラグを参照する（ステップＳ２０３）。アクセ
ス制御部（図外）は、消去動作フラグがＯＦＦであれ
ば、直ちにコピーバック処理を開始する。消去動作フラ
グがＯＮであれば、アクセス対象チップの他のデータブ
ロックを消去中のため、消去が終了するまで待った後
（ステップＳ２０４）、コピーバック処理を開始する。
コピーバックが終了後、そのエントリーに読み込み対象
データのキャッシュエントリーアップデートと平行して
ＣＰＵへの対象データの読出制御を行う（ステップＳ２
０５）。

【００２８】（ｃ）書き込みビットがＯＦＦの場合。調
停部３８は、消去制御部の３５消去動作フラグを参照す
る（ステップＳ２０９）。アクセス制御部（図外）は、
消去動作フラグがＯＦＦであれば、直ちにコピーバック
処理を開始する。消去動作フラグがＯＮであれば、アク
セス対象チップを消去中のため、消去が終了するまで待
った後（ステップＳ２１０）キャッシュエントリーアッ
プデートを行う。平行してアクセス制御部（図外）は、
ＣＰＵへの対象データの読出制御を行う（ステップＳ２
１１）。

【００２９】（３）キャッシュライトミスヒットの動作
を図３を基に説明する。この場合ＣＰＵの目的とするデ
ータがキャッシュメモリ２中に存在しない。調停部３８
は、書き込みビット及び消去済みビットを参照し、
（ａ）書き込みビットがＯＮかつ消去済みビットがＯＦ
Ｆの場合（ｂ）書き込みビットがＯＮかつ消去済みビッ
トがＯＮの場合（ｃ）書き込みビットがＯＦＦである場
合のどれであるか判断する（ステップＳ３０１、ステッ
プＳ３０２）。

【００３０】（ａ）この場合、書き込みビットがＯＮな
ので、キャッシュメモリ２のデータブロックをフラッシ
ュメモリアレイ１にコピーバックする必要がある。かつ
消去済みビットがＯＦＦなので、フラッシュメモリアレ
イ１の該当データブロックは、消去動作中かまだ消去さ
れていないデータブロックである。調停部３８は、消去
制御部３５の消去動作フラグを参照し、消去動作フラグ
がＯＮであれば（ステップＳ３０７）、消去が終了する
まで待った後（ステップＳ３０８）、消去済みビットの
チェックからやり直す（ステップＳ３０２）。消去動作
フラグがＯＦＦであれば、まだ消去動作が開始されてい
ないデータブロックであるので、調停部３８は消去制御
部３５に消去を開始させる（ステップＳ３０９）。アク
セス制御部（図外）は消去終了後コピーバック処理を開
始させる。（ステップＳ３０５）。コピーバックが終了
後、ＣＰＵよりキャッシュメモリ２の該当エントリーに
書き込み対象データデータブロックを書き込む、書き込
み終了後、当エントリーの書き込みビットをＯＮに、消
去済みビットをＯＦＦにリセットする（ステップＳ３０
６）。また、コピーバックなどの動作と並行に、消去制
御部３５は、フラッシュメモリアレイ１の別チップ内の
データブロックの消去を行う。

【００３１】（ｂ）この場合、書き込みビットがＯＮな
ので、キャッシュメモリ２のデータブロックをフラッシ
ュメモリアレイ１にコピーバックする必要がある。かつ
消去済みビットがＯＮなので、フラッシュメモリアレイ
１の該当データブロックは、消去済みである。調停部３
８は消去制御部３５の消去動作フラグを参照する（ステ
ップＳ３０３）。アクセス制御部（図外）は、消去動作
フラグがＯＦＦであれば、直ちにコピーバック処理を開
始する。消去動作フラグがＯＮであれば、消去が終了す
るまで待った後（ステップＳ３０４）、コピーバック処
理を開始する。コピーバックが終了後、ＣＰＵよりキャ
ッシュメモリ２の該当エントリーに書き込み対象データ
データブロックを書き込む、書き込み終了後、当エント
リーの書き込みビットをＯＮに、消去済みビットをＯＦ
Ｆにリセットする（ステップＳ３０６）。

【００３２】（ｃ）リプレース対象エントリーの書き込
みビットがＯＦＦの場合、アクセス制御部（図外）は、
ＣＰＵからの書き込み対象データデータブロックをキャ
ッシュメモリ２の該当エントリーに書き込む。書き込み
終了後、当エントリーの書き込みビットをＯＮに、消去
済みビットをＯＦＦにリセットする（ステップＳ３０
６）。

【００３３】以上のように動作することにより、本実施
例によれば、アクセス制御部（図外）によるＣＰＵから
のデータ読出し／書込み要求に対する処理と消去制御部
３５によるフラッシュメモリアレイ１のデータブロック
の消去とが並行してなされるので、キャシュミスが発生
した場合でもＣＰＵのアクセスの高速化が図れる。図４
は本発明の第２の実施例における不揮発性メモリ記憶装
置の構成図である。同図は、第一の実施例の図１とで同
じ符号を付した構成要素は、同じものであるので、説明
を省略し、以下異なる点のみ説明する。

【００３４】異なる点は、制御部３において、消去状態
管理部４６が新たに追加された点と、図１の消去制御部
３５、調停部３８の代わりに消去制御部４５、調停部４
８を備える点である。消去制御部４５は、基本的には図
１の消去制御部３５と同じであり、次の点が異なる。消
去動作中、調停部４８からの消去中断要求を受けたと
き、消去動作を中断して、その時点の内部タイマー（図
外）を参照して消去積算時間を書き込む。

【００３５】消去状態管理部４６は、消去中断が発生し
た場合に当該データブロックの中断までの積算消去時間
を記録しておく。キャッシュメモリ２のエントリーの数
と同数の記憶領域を持ち、各記憶領域はキャッシュメモ
リ２のエントリーに対応する。調停部４８は、基本的に
は図１の調停部３８と同じであるが、コピーバック、ア
ップデートと消去動作が競合したときに、消去制御部４
５に消去中断要求を送る点が異なる。

【００３６】以上のように構成された本実施例の不揮発
性メモリ記憶装置について、以下その動作を説明する。
ただし、第１の実施例と同じものは省略する。図５をも
とに、キャッシュリードミスヒットの動作を説明する。
調停部４８は、リプレース対象エントリーの書き込みビ
ット及び消去済みビットを参照し、（ａ）書き込みビッ
トがＯＮかつ消去済みビットがＯＦＦの場合（ｂ）書き
込みビットがＯＮかつ消去済みビットがＯＮの場合
（ｃ）書き込みビットがＯＦＦである場合のどれである
か判断する（ステップＳ５０１、ステップＳ５０２）。

【００３７】（ａ）リプレース対象エントリーの書き込
みビットがＯＮかつ消去済みビットがＯＦＦの場合。調
停部４８は、消去制御部４５の消去動作フラグを参照
し、消去動作フラグがＯＦＦである場合（ステップＳ５
０６）、第１の実施例の場合と同様、消去制御部４５に
コピーバック対象データブロックの消去を開始させる
（ステップＳ５０７）。以下の動作は、図２の（ステッ
プＳ２０８）と同様である。消去動作フラグがＯＮであ
る場合（ステップＳ５０６）は、第１の実施例の場合と
異なる。調停部４８は、消去制御部４５が消去している
データブロックと、アクセス制御部（図外）がコピーバ
ックしようとしているコピーバック対象データブロック
が、一致しているか判断する（ステップＳ５０８）。も
し一致していなければ、現在消去中のデータブロック
は、コピーバック対象外のデータブロックであるため、
調停部４８は、消去中断処理（ステップＳ５０９）をお
こない、以下コピーバック対象ブロック消去（ステップ
Ｓ５０７）と同様である。ここで消去中断処理は、調停
部４８が消去制御部４５に消去中断要求を出し、消去制
御部４５は消去中のフラッシュメモリアレイ１に対して
消去中断を行ない、消去状態管理部４６に当該ブロック
の中断までの消去時間を書くという動作である。もし一
致している場合（５０８）、コピーバック対象データブ
ロックを消去中のため、コピーバックが終了後、アクセ
ス制御部（図外）によりそのエントリーに読み込み対象
データのキャッシュエントリーアップデートと平行して
ＣＰＵへの対象データの読出制御が行われる（ステップ
Ｓ５０５）。

【００３８】また、第１の実施例の場合同様、コピーバ
ックやキャッシュエントリーアップデートなどの動作と
並行に、消去制御部４５は、フラッシュメモリアレイ１
の別チップ内のデータブロックの消去を行うが、一部動
作が異なる。以下、そのの異なる動作について説明す
る。消去制御部４５独立に行われるフラッシュメモリア
レイ１のデータブロック消去の動作で、第１の実施例と
異なるところだけ説明する。消去制御部４５はブロック
選択部３４が選択したデータブロックに対してブロック
アドレスと消去制御信号を送ってフラッシュメモリアレ
イ１のデータブロック消去を行うまでは第１の実施例の
場合と同様であるが、このとき、消去状態管理部４６に
格納されている消去時間をもとに残り必要な時間だけ消
去する点が異なる。（ｂ）リプレース対象エントリーの書き込みビットがＯ
Ｎかつ消去済みビットもＯＮの場合。調停部４８は消去
制御部４５の消去動作フラグを参照する（ステップＳ５
０３）。ここで第１の実施例の場合と異なり、消去動作
フラグがＯＮであれば、現在消去中のデータブロック
は、コピーバック対象外のデータブロックであるため、
調停部４８は、消去中断処理（ステップＳ５０４）をお
こない、以下コピーバック対象ブロック消去（ステップ
Ｓ５０５）と同様である。

【００３９】（ｃ）リプレース対象エントリーの書き込
みビットがＯＦＦの場合。調停部４８は消去制御部４５
の消去動作フラグを参照する（ステップＳ５１１）。こ
こで第１の実施例の場合と異なり、消去動作フラグがＯ
Ｎであれば、調停部４８は、消去中断処理（ステップＳ
５０４）をおこない、以下第１の実施例の（ステップＳ
２１１）場合と同様である。次に、キャッシュライトミ
スヒットの動作を図６に示す。この場合、第１の実施例
のキャシュライトミスヒットの場合と異なる点を有す
る。その異なる点は、第２の実施例のキャッシュリード
ミスヒットの動作が第１の実施例のキャッシュリードミ
スヒットの動作と異なる点と同じであるので省略する。
以上のように動作することにより、本実施例によれば、
アクセス制御部（図外）によるＣＰＵからのデータ読出
し／書込み要求に対する処理と消去制御部３５によるフ
ラッシュメモリアレイ１のデータブロックの消去とが並
行してなされるので、キャシュミスが発生した場合でも
ＣＰＵのアクセスの高速化が図れる。

【００４０】また、消去実行中であっても、消去を中断
することができるので、消去終了待ちによるオーバーヘ
ッドをなくすことができる。また、一旦消去を中断した
ブロックを再消去するときには、消去に必要な時間か
ら、中断時にかけていた時間を引いた残りの時間、消去
するだけでよく、消去にかける時間は必要最低限なです
む。

【００４１】図７は本発明の第３の実施例における不揮
発性メモリ記憶装置の構成図である。同図は、第二の実
施例の図４とで同じ符号を付した構成要素は、同じもの
であるので、説明を省略し、以下異なる点のみ説明す
る。異なる点は、制御部３において、組み合せ決定部７
７が新たに追加された点と、図４の消去制御部４５の代
わりに消去制御部７５を備える点である。

【００４２】組み合せ決定部７７は、ブロック選択部３
４で選択したブロックについて、消去状態管理部４６の
情報に基づき、３ブロックの組み合わせを決定する。消
去制御部７５は、組み合わせ決定部７７で決定された３
ブロックを同時に消去する点が、消去制御部４５と異な
る。以上のように構成された本実施例の不揮発性メモリ
記憶装置について、以下その動作を説明する。ただし、
第２の実施例と同じものは省略する。

【００４３】また、本実施例では、フラッシュメモリア
レイ１のブロック消去をコピーバック処理と並行して行
ない、しかも、複数の消去ブロックの組合せを制御する
ことにより、消去に必要な電力消費と性能のバランスを
とれるようにする。消去を行なうのはコピーバック処理
のときだけにし、同時に消去するブロックの数を最大３
ブロックとすることによって、少ない消費電力で、性能
向上をはかる。これは、コピーバック処理時に、コピー
バック対象ブロックが消去済みである時は、直ちにコピ
ーバック処理と消去可能ブロック消去の並列処理を行な
い、コピーバック対象ブロックが消去済みでないときに
は、対象ブロック１つだけを消去し、対象ブロックの消
去終了後、コピーバック処理と消去可能ブロック消去の
並列処理を行なうことで実現する。

【００４４】キャッシュにヒットしている間は、ブロッ
ク消去の並列処理を行なわない。キャッシュメモリ２に
ヒットしなければ、ミスヒット処理を行う。ミスヒット
処理のながれは第２の実施例で説明したながれ（図５、
図６）と同じであるので、ここでは、消去ブロックの数
に上限を持たせることと、消去ブロックの組合せ決定動
作について説明する。

【００４５】本実施例では、１ブロックのデータのコピ
ーバック処理に３ミリ秒かかり、フラッシュメモリアレ
イ１上のデータブロックの消去に９ミリ秒を要する。ま
た、同時に消去するブロックは３ブロックである。消去
状態管理部４６は、キャッシュメモリ２に格納されてい
る各データブロックごとの消去状態情報を管理してい
る。消去状態情報として、これまでに消去を行なった時
間を用いる。すなわち、消去はコピーバックと並行して
おこなうので、各ブロックの消去状態としては、０ミリ
秒（未消去）、３ミリ秒、６ミリ秒、９ミリ秒（消去済
み）の４状態である。

【００４６】消去を行なうときには、制御部３のアクセ
スチップ検出部３３は、ブロックアドレスレジスタ３１
の内容からフラッシュメモリアレイ１のデータの読みだ
し処理でアクセス対象のフラッシュメモリチップを検出
する。即ち、ブロックアドレスレジスタ３１に設定され
た１４ビットの上位３ビットを抽出することにより、８
個のフラッシュメモリチップのいずれに含まれるブロッ
クかを検出する。ブロック選択部３４は、アクセスチッ
プ検出部３３で検出されたチップ以外のフラッシュメモ
リチップに属するデータブロックを格納するエントリー
のなかで、書き込みビットがＯＮのエントリーに対応す
るデータブロックを選択する。組合せ決定部３７は、ブ
ロック選択部３４で選択したブロックについて、消去状
態管理部４６を検索し、３ブロックの組合せを決定す
る。組合せは、６ミリ秒のブロックから優先的に、なけ
れば３ミリ秒、さらになければ０ミリ秒の優先順位で、
３ブロックを決定する。すでに６ミリ秒消去したブロッ
クをできるだけ多く組合せにすることができれば、コピ
ーバック処理と並行した消去動作を行なうことにより、
次回のコピーバック処理発生時に、消去済みエリアを確
保できる可能性が高くなる。

【００４７】以上のように本実施例によれば、コピーバ
ック処理でキャッシュエントリをフラッシュメモリアレ
イ１に書き戻しているときに、アクセスしていないフラ
ッシュメモリチップ内のデータブロックを消去すること
にし、同時に消去するブロックの数を３ブロック以下に
して、かつ、その組合せを制御することにより、少ない
消費電力で性能の高い二次記憶装置を実現することがで
きる。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
ＣＰＵからのデータ読出し／書込み要求に対する処理や
キャッシュのエントリリプレースなどの処理と、フラッ
シュメモリのデータブロックの消去を並行して行うこと
ができ、高速化が図れるという効果がある。

【００４９】また、消去実行中であっても、消去を中断
することができるので、消去終了待ちによるオーバーヘ
ッドをなくすことができるという効果がある。さらに、
複数の消去ブロックの組合せを制御することにより、消
去に必要な電力消費と性能のバランスがとれた記憶装
置を実現することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】第１の実施例のキャッシュリードミスの処理を
説明する動作フロー図である。

【図３】第１の実施例のキャッシュライトミスの処理を
説明する動作フロー図である。

【図４】本発明の第２の実施例の構成を示すブロック図
である。

【図５】第２の実施例のキャッシュリードミスの処理を
説明する動作フロー図である。

【図６】第２の実施例のキャッシュライトミスの処理を
説明する動作フロー図である。

【図７】本発明の第３の実施例の構成を示すブロック図
である。

【符号の説明】

１フラッシュメモリアレイ２キャッシュメモリ３制御部３１ブロックアドレスレジスタ３２アドレス生成部３３アクセスチップ検出部３４ブロック選択部３５消去制御部３８調停部４５消去制御部４６消去状態管理部４８調停部７５消去制御部７７組合せ決定部

Claims

【特許請求の範囲】

【請求項１】ブロック単位のデータ消去が可能な複数
のフラッシュメモリ素子を用いた不揮発性記憶装置であ
って、フラッシュメモリ中のデータブロックのうち、複数個の
データブロックと、フラッシュメモリ中の対応するデー
タブロックと内容が一致していないことを示す書き込み
ビットとを対応させて記憶するキャッシュメモリと、キャッシュメモリ中の各データブロック毎に、フラッシ
ュメモリ中の対応するデータブロックが消去されたこと
を示す消去済みビットを保持する消去済みビット保持手
段と、フラッシュメモリにおいてアクセス中のフラッシュメモ
リ素子を検出するアクセス対象検出手段と、アクセス対象検出手段により検出された以外のフラッシ
ュメモリ素子に属するデータブロックでキャッシュメモ
リに格納されているデータブロックのうち、書き込みビ
ットが立っていてかつ消去済みビットが立っていないデ
ータブロックに対応するフラッシュメモリ中のデータブ
ロック選択する選択手段と、選択手段により選択されたデータブロックを消去して対
応する消去済みビットを立てる消去制御手段とを備えた
ことを特徴とする不揮発性記憶装置。
【請求項２】前記不揮発性記憶装置は、さらに、消去中のデータブロックの消去経過時間を記憶する領域
を有する消去時間記憶手段を備え、前記消去制御手段は、消去開始時に消去時間記憶手段を
参照して該当するデータブロックの消去経過時間が記憶
されている場合には、消去時間を求めて消去を行い、ま
た、既に消去中のブロックに対してアクセスが発生した
ときは、消去動作を中断して消去経過時間を消去時間記
憶手段に書き込むことを特徴とする請求項１記載の不揮
発性記憶装置。
【請求項３】アクセス対象検出手段は、フラッシュメモ
リに対するアクセスが実行中であるタイミング信号を出
力し、前記消去制御手段は、前記タイミング信号の出力期間中
に消去動作を行うことを特徴とする請求項１又は２記載
の不揮発性記憶装置。