JP2003234000A - 半導体集積回路装置、ｉｃカードおよび検査装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体メモリの診断を高速に行う。 【解決手段】 メモリセルアレイ６１の各行Ｘ１−Ｘ１
６から１つの読み出し単位のデータを読み出しエラーの
有無を調べる（Ａ）。エラーが検出されたデータに対応
する行Ｘ１６についてはすべての読み出し単位のデータ
を読み出す（Ｂ）。これにより、不揮発性半導体メモリ
６０の診断に要する時間を短くすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置、ＩＣカードおよび検査装置に関する。さらに詳しく
は、不揮発性半導体メモリと当該不揮発性半導体メモリ
を診断する検査回路とを有する半導体集積回路装置、不
揮発性半導体メモリとキャッシュメモリとを有する半導
体集積回路装置、当該半導体集積回路装置を備えたＩＣ
カードおよび不揮発性半導体メモリを診断する検査装置
に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】近
年、不揮発性半導体メモリを内蔵したＩＣカードが金融
分野・交通分野などで普及しつつある。このような分野
で利用されるＩＣカードは正常な状態で長期間使用でき
ることが望ましい。ところが、不揮発性半導体メモリへ
の書き込み動作時にリーダライタからＩＣカードが引き
抜かれたり、不揮発性半導体メモリへの書き込み回数が
多くなること等の原因でＩＣカードが故障することがあ
る。

【０００３】この発明の目的は、不揮発性半導体メモリ
を正常な状態で長期間使用することができる半導体集積
回路装置を提供することである。

【０００４】

【課題を解決するための手段および発明の効果】この発
明の１つの局面に従うと、半導体集積回路装置は、不揮
発性半導体メモリと、検査回路とを備える。不揮発性半
導体メモリは、メモリセルアレイと、エラー訂正回路と
を含む。メモリセルアレイは、行および列に複数の読み
出し単位に分割される。エラー訂正回路は、複数の読み
出し単位の各々に書き込むべきデータのエラー訂正符号
化を行い、複数の読み出し単位の各々から読み出された
データのエラー検出およびエラー訂正を行う。検査回路
は、不揮発性半導体メモリを診断する。検査回路は、メ
モリセルアレイの各行から一の読み出し単位のデータを
読み出すように指示する第１の指示を不揮発性半導体メ
モリに与える。第１の指示に従って読み出されたデータ
のエラーがエラー訂正回路によって検出されると検査回
路は、当該エラーが検出されたデータに対応する行のす
べての読み出し単位のデータを読み出すように指示する
第２の指示を不揮発性半導体メモリに与える。

【０００５】上記半導体集積回路装置では、検査回路に
よって不揮発性半導体メモリの診断が行われる。不揮発
性半導体メモリの診断では、まず第１の指示が検査回路
から不揮発性半導体メモリに与えられる。第１の指示に
応答して不揮発性半導体メモリは、メモリセルアレイの
ある行から１つの読み出し単位のデータを読み出す。そ
してメモリセルアレイから読み出されたデータのエラー
検出およびエラー訂正処理がエラー訂正回路によって行
われる。エラーが検出されなかったときは別の行から１
つの読み出し単位のデータが読み出される。通常、不揮
発性半導体メモリへの書き込みは行単位で行われる。し
たがって、書き込み時にエラーが発生した場合には同一
の行にあるすべてのメモリセルにエラーが発生している
可能性が高い。ゆえに上記半導体集積回路装置では、エ
ラーが検出されなかったときは当該行にあるメモリセル
には正しくデータが書き込まれていると判断し、続いて
別の行から１つの読み出し単位のデータを読み出すよう
にしている。一方、エラーが検出されたときは第２の指
示が検査回路から不揮発性半導体メモリに与えられる。
第２の指示に応答して不揮発性半導体メモリは、当該エ
ラーが検出されたデータに対応する行のすべての読み出
し単位のデータを読み出す。このような処理を不揮発性
半導体メモリのメモリセルアレイのすべての行に対して
行う。

【０００６】以上のように上記半導体集積回路装置では
検査回路を設けているため、不揮発性半導体メモリが正
常な状態であるか否かを判定することができる。これに
より、不揮発性半導体メモリが故障した状態のままで使
用され続けるような状況を防ぐことができる。この結
果、不揮発性半導体メモリが正常な状態で長期間使用さ
れることになる。

【０００７】また、メモリセルアレイの行ごとに１つの
読み出し単位のデータを読み出し、エラーが検出された
データに対応する行についてはすべての読み出し単位の
データを読み出すため、不揮発性半導体メモリの診断に
要する時間を短くすることができる。

【０００８】好ましくは、上記検査回路は、第２の指示
に従って読み出されたデータのうちエラー訂正回路によ
ってエラーが検出されなかったデータがあるとき、第２
の指示に従って読み出されたデータのうちエラー訂正回
路によってエラーが検出されたデータを再書き込みする
ように指示する第３の指示を不揮発性半導体メモリに与
える。

【０００９】上記エラー訂正回路によって検出されるエ
ラーには以下に示す（ａ），（ｂ）のような種類があ
る。 （ａ）同一の行にあるメモリセルのうちの一部のメモリ
セルについてだけ発生するようなエラー このようなエラーの原因としては、 ・メモリセルのデータ保持特性不良により記録データが
変化してしまった ・以前のデータがメモリセルに残留していたため正しく
書き込めなかった などが考えられる。このようなエラーは、再度同じデー
タを書き込むことによって修復することができる。 （ｂ）同一の行にあるすべてのメモリセルについて発生
するエラー このようなエラーの原因としては、 ・書き込み時の電源ダウンにより所望のデータが記録で
きていなかったなどが考えられる。

【００１０】上記半導体集積回路装置では、第２の指示
に従って読み出されたデータのうちエラー訂正回路によ
ってエラーが検出されなかったデータがあるとき、すな
わち第２の指示に従って読み出されたデータのうちの一
部についてだけエラーが検出されたときは、当該エラー
は上述の（ａ）のようなエラーであると判断される。ま
た、当該エラーが検出されたデータについては、データ
を正しくは読み出せなかったけれどもエラー訂正処理に
よって正しいデータに訂正されたと判断される。そして
第３の指示が検査回路から不揮発性半導体メモリに与え
られる。第３の指示に応答して不揮発性半導体メモリ
は、当該エラーが検出されたデータを再書き込みする。
これによりエラーが修復される。

【００１１】好ましくは、上記検査回路は、第２の指示
に従って読み出されたデータのすべてにおいてエラー訂
正回路によってエラーが検出されたとき、異常を示す信
号を出力する。

【００１２】上記半導体集積回路装置では、第２の指示
に従って読み出されたデータのすべてにおいてエラー訂
正回路によってエラーが検出されたとき、当該エラーは
上述の（ｂ）のようなエラーであると判断される。ま
た、当該エラーが検出されたデータに対応する行にある
メモリセルのデータは破壊されている、すなわち修復不
能であると判断される。そして異常を示す信号が出力さ
れる。これにより、メモリセルのデータが破壊された状
態のままで不揮発性半導体メモリが使用され続けるよう
な状況を防ぐことができる。

【００１３】好ましくは、上記検査回路は、メモリセル
アレイの領域のうち不良発生頻度が高いと予想される領
域の読み出し単位のデータを読み出すように第１の指示
を与える。

【００１４】上述の（ｂ）のようなエラーに対しては、
メモリセルアレイの各行から１つの読み出し単位のデー
タを読み出すことによって十分な診断を行うことができ
る。しかし上述の（ａ）のようなエラーの場合、当該エ
ラーが存在する読み出し単位以外の読み出し単位のデー
タが第１の指示に従って読み出されることがあるため十
分な診断を行うことができない。

【００１５】不揮発性半導体メモリのメモリセルの特性
不良にはプロセス的な要因が少なからず影響していると
考えられるため、メモリセルアレイの領域のうち特性不
良の発生頻度が高い領域を統計的に予想できる場合があ
る。上記半導体集積回路装置では、検査回路からの第１
の指示に応答して不揮発性半導体メモリのメモリセルア
レイの各行から不良発生頻度が高いと予想される領域に
ある一の読み出し単位のデータが読み出される。したが
って、上述の（ａ）のようなエラーに対して効率的な診
断を行うことができる。

【００１６】好ましくは、上記検査回路は、行ごとに異
なる列に対応する読み出し単位のデータを読み出すよう
に第１の指示を与える。

【００１７】偶発的な要因によって生じる特性不良につ
いては、それがメモリセルアレイのどの領域で発生する
かを予測するのは困難である。上記半導体集積回路装置
によれば、第１の指示に従って読み出される読み出し単
位がメモリセルアレイの特定の領域に偏らないようにす
ることができる。これにより、上述の（ａ）のようなエ
ラーに対して効率的な診断を行うことができる。

【００１８】好ましくは、上記検査回路は、メモリセル
アレイの一の列に対応する読み出し単位のデータを読み
出すように第１の指示を与える。上記一の列は、第１の
指示が与えられるたびに異なる。

【００１９】上記半導体集積回路装置では、ある診断動
作においてはメモリセルアレイの第１の列に対応する一
の読み出し単位のデータが第１の指示に応答して各行か
ら読み出される。そして次の診断動作においてはメモリ
セルアレイの第２の列に対応する一の読み出し単位のデ
ータが第１の指示に応答して各行から読み出される。こ
のように、診断動作のたびに異なる列に対応する一の読
み出し単位のデータが第１の指示に応答して各行から読
み出される。これにより、特性不良のメモリセルがラン
ダムに存在したとしても、診断動作を所定の回数行う間
にすべての特性不良を検知することができる。

【００２０】好ましくは、上記半導体集積回路装置はさ
らにＣＰＵを備える。上記検査回路は、不揮発性半導体
メモリの診断が終了した後に、ＣＰＵを起動させるため
の信号をＣＰＵに与える。

【００２１】診断プログラムがＲＯＭに格納されてお
り、ＣＰＵが起動した後に当該診断プログラムをＲＯＭ
から読み出して不揮発性半導体メモリの診断を行うよう
な場合、ＣＰＵの動作を解析することによって不揮発性
半導体メモリへのアクセス手順が解析される可能性があ
る。しかし上記半導体集積回路装置では、ＣＰＵが動作
を停止している間に検査回路によって不揮発性半導体メ
モリの診断が行われる。したがって不揮発性半導体メモ
リへのアクセス手順が解析されにくい。また、診断に要
する時間が短いため、不揮発性半導体メモリの診断を行
っているということ自体も解析されにくい。

【００２２】好ましくは、上記検査回路は、第２の指示
に従って読み出されたデータのすべてにおいてエラー訂
正回路によってエラーが検出されたとき、異常を示す信
号をＣＰＵに与える。

【００２３】上記半導体集積回路装置では、第２の指示
に従って読み出されたデータのすべてにおいてエラー訂
正回路によってエラーが検出されたとき、当該エラーは
上述の（ｂ）のようなエラーであると判断される。ま
た、当該エラーが検出されたデータに対応する行にある
メモリセルのデータは破壊されている、すなわち修復不
能であると判断される。そして異常を示す信号が検査回
路からＣＰＵに与えられる。これによりＣＰＵは、不揮
発性半導体メモリが故障しているということを、起動し
て処理を始める前の段階で認識することができる。

【００２４】好ましくは、上記ＣＰＵは、検査回路から
の異常を示す信号に応答して起動を停止する。

【００２５】上記半導体集積回路装置によれば、不揮発
性半導体メモリが故障した状態のままでＣＰＵが処理を
進めるという状況を防ぐことができる。

【００２６】この発明のもう１つの局面に従うと、ＩＣ
カードは上記半導体集積回路装置を備える。

【００２７】この発明のさらにもう１つの局面に従う
と、検査装置は、不揮発性半導体メモリを診断する装置
である。上記不揮発性半導体メモリは、メモリセルアレ
イと、エラー訂正回路とを含む。メモリセルアレイは、
行および列に複数の読み出し単位に分割される。エラー
訂正回路は、複数の読み出し単位の各々に書き込むべき
データのエラー訂正符号化を行い、複数の読み出し単位
の各々から読み出されたデータのエラー検出およびエラ
ー訂正を行う。上記検査装置は、メモリセルアレイの各
行から一の読み出し単位のデータを読み出すように指示
する第１の指示を不揮発性半導体メモリに与える。第１
の指示に従って読み出されたデータのエラーがエラー訂
正回路によって検出されると上記検査装置は、当該エラ
ーが検出されたデータに対応する行のすべての読み出し
単位のデータを読み出すように指示する第２の指示を不
揮発性半導体メモリに与える。

【００２８】この発明のさらにもう１つの局面に従う
と、半導体集積回路装置は、不揮発性半導体メモリと、
キャッシュメモリと、アドレス記憶部と、アクセス制御
部とを備える。アドレス記憶部は、不揮発性半導体メモ
リのアドレスを少なくとも１つ記憶する。アクセス制御
部は、不揮発性半導体メモリへの書き込みアドレスとア
ドレス記憶部に記憶されたアドレスのいずれか１つとが
一致するとき、当該書き込みアドレスに対応する書き込
みデータをキャッシュメモリに書き込む。

【００２９】通常、不揮発性半導体メモリには書き込み
回数に上限がある。書き込み回数がこの上限に近づくと
書き込みエラーなどの故障が生じる可能性が高くなる。
上記半導体集積回路装置では、不揮発性半導体メモリの
所定のアドレスがアドレス記憶部にあらかじめ格納され
る。そして不揮発性半導体メモリへの書き込みアクセス
があると、書き込みアドレスとアドレス記憶部に記憶さ
れたアドレスとが比較される。アドレス記憶部に記憶さ
れたアドレスのうちいずれか１つと書き込みアドレスと
が一致するとき、当該書き込みアドレスに対応する書き
込みデータはキャッシュメモリに書き込まれる。これに
より、不揮発性半導体メモリへの書き込み回数を少なく
することができる。この結果、不揮発性半導体メモリが
正常な状態で長期間使用されることになる。

【００３０】また一般に、キャッシュにヒットしやすい
アドレス（たとえば最新のアドレスや何回もアクセスが
あったアドレスなど）をプログラム実行中に精度よく抽
出する（アドレス置換メカニズム）ためにはキャッシュ
メモリの資源を大量に必要とする。上記半導体集積回路
装置ではアドレス記憶部を設けたため、キャッシュにヒ
ットしやすいアドレスをあらかじめアドレス記憶部に記
憶させておくことができる。これにより、アドレス記憶
部を設けない場合に比べて少ない資源で不揮発性半導体
メモリへの書き込み回数を少なくすることができる。

【００３１】好ましくは、上記アクセス制御部は、アド
レス記憶部に記憶されるアドレスを不揮発性半導体メモ
リへの書き込みアクセスの状況に応じて変更する。

【００３２】好ましくは、上記アドレス記憶部は、上記
不揮発性半導体メモリのアドレスを記憶する第１および
第２の領域を含む。上記アクセス制御部は、アドレス記
憶部の第２の領域に記憶されるアドレスを不揮発性半導
体メモリへの書き込みアクセスの状況に応じて変更す
る。

【００３３】好ましくは、上記アクセス制御部は、アド
レス記憶部に記憶されたアドレスをキャッシュメモリへ
書き込む。そして上記アクセス制御部は、不揮発性半導
体メモリへの書き込みアドレスとキャッシュメモリに記
憶されたアドレスのいずれか１つとが一致するとき、当
該書き込みアドレスに対応する書き込みデータをキャッ
シュメモリに書き込む。

【００３４】好ましくは、上記アクセス制御部は、キャ
ッシュメモリに記憶されるアドレスを不揮発性半導体メ
モリへの書き込みアクセスの状況に応じて変更し、変更
後のアドレスをアドレス記憶部に書き込む。

【００３５】好ましくは、上記アドレス記憶部は、上記
不揮発性半導体メモリのアドレスを記憶する第１および
第２の領域を含む。上記キャッシュメモリは、第３の領
域と第４の領域とを含む。上記アクセス制御部は、アド
レス記憶部の第１の領域に記憶されたアドレスをキャッ
シュメモリの第３の領域へ書き込み、アドレス記憶部の
第２の領域に記憶されたアドレスをキャッシュメモリの
第４の領域へ書き込む。そして上記アクセス制御部は、
キャッシュメモリの第４の領域に記憶されるアドレスを
不揮発性半導体メモリへの書き込みアクセスの状況に応
じて変更し、変更後のアドレスをアドレス記憶部の第２
の領域に書き込む。

【００３６】この発明のさらにもう１つの局面に従う
と、ＩＣカードは上記半導体集積回路装置を備える。

【００３７】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一の符号を付しその説明は繰り返さない。

【００３８】（第１の実施形態） ＜ＩＣカードの構成＞図１は、この発明の第１の実施形
態によるＩＣカードの構成を示すブロック図である。図
１に示すＩＣカードは非接触型のＩＣカードであって、
アンテナコイル１０と、ＬＳＩチップ１とを備える。

【００３９】アンテナコイル１０は、リーダライタ（図
示せず）との間でデータの送受信を非接触で行いかつリ
ーダライタから非接触で電力の供給を受ける。

【００４０】ＬＳＩチップ１は、インターフェース回路
２０と、検査回路３０と、ＣＰＵ４０と、セレクタ５０
と、不揮発性半導体メモリ６０とを含む。

【００４１】インターフェース回路２０は、アンテナコ
イル１０によって受信された電力を各部に供給する。ま
たインターフェース回路２０は、動作の基準となるクロ
ックを各部に供給する。またインターフェース回路２０
は、リーダライタへ送信すべきデータをアンテナコイル
１０に伝送し、アンテナコイル１０によって受信された
データを所定の回路に伝送する。またインターフェース
回路２０は、アンテナコイル１０によって受信された電
力に応じたリセット信号ＲＳＴ１を検査回路３０に与え
る。アンテナコイル１０によって受信された電力が所定
のレベルよりも少ないときインターフェース回路２０は
Ｌレベル（論理ローレベル）のリセット信号ＲＳＴ１を
検査回路３０に与える。アンテナコイル１０によって受
信された電力が所定のレベル以上のときインターフェー
ス回路２０はＨレベル（論理ハイレベル）のリセット信
号ＲＳＴ１を検査回路３０に与える。

【００４２】検査回路３０は不揮発性半導体メモリ６０
を診断する。検査回路３０は、制御部３１と、データ処
理部３２と、アドレス発生部３３とを含む。制御部３１
は、インターフェース回路２０からのリセット信号ＲＳ
Ｔ１がＬレベルからＨレベルへ切り替わるのに応答して
データ処理部３２およびアドレス発生部３３に不揮発性
半導体メモリ６０の診断の開始を指示する。不揮発性半
導体メモリ６０の診断動作において制御部３１はデータ
処理部３２およびアドレス発生部３３を制御する。制御
部３１は、不揮発性半導体メモリ６０からのエラー訂正
情報に応じた指示をデータ処理部３２およびアドレス発
生部３３に与える。また制御部３１は、データの読み出
し／書き込みを指示する制御信号をセレクタ５０を介し
て不揮発性半導体メモリ６０に与える。不揮発性半導体
メモリ６０の診断が終了すると制御部３１はＨレベルの
リセット信号ＲＳＴ２をＣＰＵ４０およびセレクタ５０
に与え、不揮発性半導体メモリ６０の診断結果をＣＰＵ
４０に与える。データ処理部３２は、セレクタ５０を介
して不揮発性半導体メモリ６０との間でデータのやりと
りをする。アドレス発生部３３は、読み出し／書き込み
アドレスをセレクタ５０を介して不揮発性半導体メモリ
６０に与える。

【００４３】ＣＰＵ４０は、検査回路３０の制御部３１
からのリセット信号ＲＳＴ２がＬレベルからＨレベルに
切り替わるのに応答して起動する。ＣＰＵ４０は、制御
部３１からの診断結果に応じた処理を行う。ＣＰＵ４０
は、制御信号およびアドレスをセレクタ５０を介して不
揮発性半導体メモリ６０に与え、セレクタ５０を介して
不揮発性半導体メモリ６０との間でデータをやりとりす
る。

【００４４】セレクタ５０は、検査回路３０の制御部３
１からのリセット信号ＲＳＴ２に応じて検査回路３０と
不揮発性半導体メモリ６０との間またはＣＰＵ４０と不
揮発性半導体メモリ６０との間で制御信号・アドレス・
データのやりとりができるようにパスを切り替える。リ
セット信号ＲＳＴ２がＬレベルのときセレクタ５０は検
査回路３０と不揮発性半導体メモリ６０との間で制御信
号・アドレス・データのやりとりができるようにパスを
形成する。リセット信号ＲＳＴ２がＨレベルのときセレ
クタ５０はＣＰＵ４０と不揮発性半導体メモリ６０との
間で制御信号・アドレス・データのやりとりができるよ
うにパスを形成する。

【００４５】不揮発性半導体メモリ６０はエラー訂正機
能を有し、読み出し単位ごとのエラーの有無を示すエラ
ー訂正情報を検査回路３０の制御部３１に与える。不揮
発性半導体メモリ６０としては、ＥＥＰＲＯＭ・フラッ
シュメモリ・ＦｅＲＡＭなどを用いることができる。

【００４６】＜不揮発性半導体メモリ６０の構成＞図２
は、図１に示した不揮発性半導体メモリ６０の内部構成
を示すブロック図である。図２を参照して、不揮発性半
導体メモリ６０は、メモリセルアレイ６１と、アドレス
デコーダ６２と、行デコーダ６３と、列デコーダ６４
と、エラー訂正回路６５と、入出力バッファ６６とを含
む。

【００４７】メモリセルアレイ６１は、行（Ｘ１−Ｘ１
６）および列（Ｙ１−Ｙ１６）に複数（１６×１６個）
の読み出し単位に分割される。各読み出し単位にはデー
タ（３２ビット）およびエラー訂正用データ（６ビッ
ト）が格納される。なお、図２のメモリセルアレイ６１
において各読み出し単位を表すブロックの中の数字（１
６進表示）は、当該読み出し単位を指定するためにアド
レスデコーダ６２に与えられるアドレスを示している。

【００４８】アドレスデコーダ６２は、セレクタ５０か
らの制御信号およびアドレスに従った読み出し単位を指
定するための行アドレスおよび列アドレスを行デコーダ
６３および列デコーダ６４に与える。行デコーダ６３
は、アドレスデコーダ６２からの行アドレスに応答して
対応する行を選択する。列デコーダ６４は、アドレスデ
コーダ６２からの列アドレスに応答して対応する列を選
択する。

【００４９】入出力バッファ６６は、書き込みデータお
よび読み出しデータを一時的に蓄積する。

【００５０】エラー訂正回路６５は、行デコーダ６３お
よび列デコーダ６４によって指定された読み出し単位の
各々への書き込みデータ（３２ビット）にエラー訂正用
ビット（６ビット）を付加する。エラー訂正用ビットが
付加された書き込みデータが各読み出し単位に書き込ま
れる。１つの行に対応するすべての読み出し単位（１６
個）に同時に書き込みが行われる（１ライン同時書き込
み）。読み出し動作時には、行デコーダ６３および列デ
コーダ６４によって指定された読み出し単位からデータ
（３２ビット）およびエラー訂正用ビット（６ビット）
が読み出される。エラー訂正回路６５は、図３に示すよ
うに、読み出されたデータ（３２ビット）に対してエラ
ー訂正用ビットを用いてエラー訂正処理を行う。ただし
通常、エラーを訂正することができるビット数には限度
があり、この限度を越えてエラーが発生した場合には訂
正処理後のデータの正しさは保証されない。エラー訂正
回路６５は、エラー訂正処理後のデータ（３２ビット）
とエラー訂正処理前のデータ（３２ビット）とが一致す
るときはＬレベルのエラー訂正情報を出力し、一致しな
いときはＨレベルのエラー訂正情報を出力する。Ｈレベ
ルのエラー訂正情報は、読み出されたデータにエラーが
検出されたことを示す。Ｌレベルのエラー訂正情報は、
読み出されたデータにエラーが検出されなかったことを
示す。

【００５１】＜不揮発性半導体メモリ６０の診断＞次
に、図１に示したＩＣカードの動作について図４を参照
しつつ説明する。

【００５２】時刻ｔ１以前においてはＩＣカードとリー
ダライタとの距離が離れているためリーダライタからＩ
Ｃカードに十分な電力が供給されない。このときインタ
ーフェース回路２０から検査回路３０に与えられるリセ
ット信号ＲＳＴ１はＬレベルのままである。リセット信
号ＲＳＴ１がＬレベルのとき検査回路３０は動作停止状
態（リセット状態）となる。またＣＰＵ４０およびセレ
クタ５０に与えられるリセット信号ＲＳＴ２もＬレベル
のままである。リセット信号ＲＳＴ２がＬレベルのとき
ＣＰＵ４０は動作停止状態（リセット状態）となる。

【００５３】リーダライタにＩＣカードが近づけられ、
リーダライタからＩＣカードに供給される電力が時刻ｔ
１において所定のレベルに達する。これに応答してイン
ターフェース回路２０はリセット信号ＲＳＴ１をＬレベ
ルからＨレベルに切り替える。リセット信号ＲＳＴ１が
ＬレベルからＨレベルに切り替わると検査回路３０は不
揮発性半導体メモリ６０の診断を開始する。一方、リセ
ット信号ＲＳＴ２はＬレベルのままでありＣＰＵ４０は
動作停止状態（リセット状態）のままである。以下、検
査回路３０による不揮発性半導体メモリ６０の診断動作
について図５を参照しつつ説明する。

【００５４】［ステップＳＴ５０１］まず、検査回路３
０の制御部３１は、メモリセルアレイ６１の列Ｙ１−Ｙ
１６のうちいずれか１つを選択する。図６（ａ）に示す
ように、ここでは列Ｙ２が選択されるものとする。次に
制御部３１は、メモリセルアレイ６１の各行Ｘ１−Ｘ１
６の列Ｙ２に対応する読み出し単位を指定するアドレス
を与えるようにアドレス発生部３３に指示する。そして
ステップＳＴ５０２にすすむ。

【００５５】［ステップＳＴ５０２］図６（ｂ）に示す
ように、制御部３１からの指示に応答してアドレス発生
部３３は、メモリセルアレイ６１の行Ｘ１および列Ｙ２
に対応する読み出し単位を指定するアドレス４（１６進
数）を出力する。制御部３１は、読み出しを指示する制
御信号を出力する。制御部３１からの制御信号およびア
ドレス発生部３３からのアドレス４は、セレクタ５０を
介して不揮発性半導体メモリ６０のアドレスデコーダ６
２に与えられる。これに応答してアドレスデコーダ６１
は、行Ｘ１に対応する行アドレスを行デコーダ６３に与
え、列Ｙ２に対応する列アドレスを列デコーダ６４に与
える。アドレスデコーダ６１からの行アドレスに応答し
て行デコーダ６３はメモリセル６１の行Ｘ１を選択す
る。アドレスデコーダ６１からの列アドレスに応答して
列デコーダ６４は列Ｙ２を選択する。そして図６（ｂ）
に示すように、行Ｘ１および列Ｙ２に対応する読み出し
単位のデータＤ（４）が読み出される。そしてステップ
ＳＴ５０３にすすむ。

【００５６】［ステップＳＴ５０３］エラー訂正回路６
５は、ステップＳＴ５０２において読み出されたデータ
Ｄ（４）のエラー検出およびエラー訂正処理を行う。読
み出しデータＤ（４）にエラーが検出されなかったとき
エラー訂正回路６５はＬレベルのエラー訂正情報を出力
する。読み出しデータＤ（４）にエラーが検出されたと
きエラー訂正回路６５はＨレベルのエラー訂正情報を出
力する。制御部３１は、エラー訂正回路６５からのエラ
ー訂正情報がＨレベルであるかＬレベルであるかを判断
する。Ｈレベルであると判断されたときはステップＳＴ
５０７にすすみ、Ｌレベルであると判断されたときはス
テップＳＴ５０４にすすむ。ここでは読み出しデータＤ
（４）にエラーが検出されなかったものとする。エラー
訂正回路６５は、図６（ｂ）に示すようにＬレベルのエ
ラー訂正情報を検査回路３０の制御部３１に出力する。
そしてステップＳＴ５０４にすすむ。

【００５７】［ステップＳＴ５０４］アドレス発生部３
３は、前回のアドレス４に４０（１６進数）を加算す
る。加算の結果得られるアドレス４４は、図６（ａ）に
示すように、メモリセルアレイ６１の前回の行Ｘ１の次
の行Ｘ２の列Ｙ２に対応する読み出し単位を指定するア
ドレスである。そしてステップＳＴ５０５にすすむ。

【００５８】［ステップＳＴ５０５］制御部３１は、ス
テップＳＴ５０４において得られたアドレスが最終アド
レス（ここでは３ＦＣ）を超えているか否かを判断す
る。超えていると判断されたときはステップＳＴ５０６
にすすみ、超えていないと判断されたときはステップＳ
Ｔ５０２にもどる。ここでは、ステップＳＴ５０４にお
いて得られたアドレス４４は最終アドレス３ＦＣを超え
ていないためステップＳＴ５０２にもどる。そしてステ
ップＳＴ５０２においてアドレス発生部３３は、メモリ
セル６１の行Ｘ２および列Ｙ２に対応する読み出し単位
を指定するアドレス４４を出力する。制御部３１は、読
み出しを指示する制御信号を出力する。

【００５９】通常、不揮発性半導体メモリ６０への書き
込みは行単位で行われる。したがって、書き込み時にエ
ラーが発生した場合には行Ｘ１にあるすべてのメモリセ
ルにエラーが発生している可能性が高い。ゆえに、エラ
ー訂正回路６５によってエラーが検出されなかったと
き、すなわちエラー訂正情報がＬレベルのときは、読み
出しデータＤ（４）に対応する行Ｘ１のすべてのメモリ
セルに正しくデータが書き込まれていると判断し、次の
行Ｘ２から１つの読み出し単位のデータを読み出すよう
にしている。そして、行Ｘ２および列Ｙ２に対応する読
み出し単位からの読み出しデータＤ（４４）に対して同
様にエラー検出およびエラー訂正処理が行われる。

【００６０】これ以降、エラー訂正情報がＨレベルであ
ると判断されるまでステップＳＴ５０２−ＳＴ５０５に
おける処理が繰り返される（図５および図６の符号
Ａ）。すなわち、メモリセルアレイ６１の各行Ｘ２−Ｘ
１６から列Ｙ２に対応する読み出し単位のデータが読み
出され、エラー検出およびエラー訂正処理が行われる。

【００６１】ここでは図６（ｂ）に示すように、行Ｘ１
６および列Ｙ２に対応する読み出し単位からの読み出し
データＤ（３Ｃ４）においてエラーが検出され、Ｈレベ
ルのエラー訂正情報が出力される。そしてステップＳＴ
５０７にすすむ。

【００６２】［ステップＳＴ５０７］検査回路３０の制
御部３１は、行Ｘ１６および列Ｙ２に対応する読み出し
単位からのエラー訂正処理後の読み出しデータＤ（３Ｃ
４）、当該読み出し単位に対応する列Ｙ２を示すアドレ
ス４、および当該読み出し単位に対応するエラー訂正情
報Ｈを記憶するようにデータ処理部３２に指示を与え
る。制御部３１からの指示に応答してデータ処理部３２
はこれらを記憶する。

【００６３】アドレス発生部３３は、前回のアドレス３
Ｃ４に４を加算する。加算の結果得られるアドレス３Ｃ
８は、図６（ａ）に示すように、エラーが検出された読
み出し単位に対応する行Ｘ１６上の当該読み出し単位に
対応する列Ｙ２の次の列Ｙ３に対応する読み出し単位を
指定するアドレスである。そしてステップＳＴ５０８に
すすむ。

【００６４】［ステップＳＴ５０８］アドレス発生部３
３は、メモリセルアレイ６１の行Ｘ１６および列Ｙ３に
対応する読み出し単位を指定するアドレス３Ｃ８を出力
する。制御部３１は、読み出しを指示する制御信号を出
力する。制御部３１からの制御信号およびアドレス発生
部３３からのアドレス３Ｃ８は、セレクタ５０を介して
不揮発性半導体メモリ６０のアドレスデコーダ６２に与
えられる。これに応答してアドレスデコーダ６１は、行
Ｘ１６に対応する行アドレスを行デコーダ６３に与え、
列Ｙ３に対応する列アドレスを列デコーダ６４に与え
る。アドレスデコーダ６１からの行アドレスに応答して
行デコーダ６３はメモリセル６１の行Ｘ１６を選択す
る。アドレスデコーダ６１からの列アドレスに応答して
列デコーダ６４は列Ｙ３を選択する。そして図６（ｂ）
に示すように、行Ｘ１６および列Ｙ３に対応する読み出
し単位のデータＤ（３Ｃ８）が読み出される。エラー訂
正回路６５は、読み出されたデータＤ（３Ｃ８）のエラ
ー検出およびエラー訂正処理を行う。そしてステップＳ
Ｔ５０９にすすむ。

【００６５】［ステップＳＴ５０９］検査回路３０の制
御部３１は、行Ｘ１６および列Ｙ３に対応する読み出し
単位からのエラー訂正処理後の読み出しデータＤ（３Ｃ
８）、当該読み出し単位に対応する列Ｙ３を示すアドレ
ス８、および当該読み出し単位に対応するエラー訂正情
報を記憶するようにデータ処理部３２に指示を与える。
制御部３１からの指示に応答してデータ処理部３２はこ
れらを記憶する。そしてステップＳＴ５０７にもどる。
これ以降、ステップＳＴ５０７−ＳＴ５０９における処
理が１５回繰り返される（図５および図６の符号Ｂ）。
この結果、ステップＳＴ５０３においてエラーが検出さ
れた行Ｘ１６にあるすべての読み出し単位のデータＤ
（３Ｃ０）−Ｄ（３ＦＣ）が読み出される。読み出され
たデータＤ（３Ｃ０）−Ｄ（３ＦＣ）は、図７に示すよ
うに、対応する列Ｙ１−Ｙ１６を示すアドレス０−３Ｃ
および対応するエラー訂正情報と関連づけられてデータ
処理部３２に記憶される。

【００６６】［ステップＳＴ５１０］検査回路３０の制
御部３１は、データ処理部３２に記憶されたエラー訂正
情報のすべてがＨレベルであるか否かを判断する。エラ
ー訂正情報のすべてがＨレベルであるときはステップＳ
Ｔ５１７にすすむ。それ以外のとき、すなわち一部のエ
ラー訂正情報がＬレベルであるときはステップＳＴ５１
１にすすむ。

【００６７】上述のとおり不揮発性半導体メモリ６０へ
の書き込みは行単位で行われるため、エラー訂正回路６
５によって検出されるエラーには以下の（ａ）および
（ｂ）に示すような種類がある。 （ａ）同一の行にあるメモリセルのうちの一部のメモリ
セルについてだけ発生するようなエラー このようなエラーの原因としては、 ・メモリセルのデータ保持特性不良により記録データが
変化してしまった ・以前のデータがメモリセルに残留していたため正しく
書き込めなかった などが考えられる。このようなエラーは、再度同じデー
タを書き込むことによって修復することができる。デー
タ処理部３２に記憶されたエラー訂正情報のうちの一部
がＬレベルであるときは、ステップＳＴ５０３において
検出されたエラーは（ａ）のようなエラーであると判断
される。また、当該エラーが検出されたデータについて
は、データを正しくは読み出せなかったけれどもエラー
訂正処理によって正しいデータに訂正されたと判断され
る。そして修復処理を行うためにステップＳＴ５１１に
すすむ。 （ｂ）同一の行にあるすべてのメモリセルについて発生
するエラー このようなエラーの原因としては、 ・書き込み時の電源ダウンにより所望のデータが記録で
きていなかった などが考えられる。ＩＣカードでは、不揮発性半導体メ
モリへの書き込み動作中にリーダライタからＩＣカード
が引き離されることが起こりうる。このため、（ｂ）の
ようなエラーが起こりうる。データ処理部３２に記憶さ
れたエラー訂正情報のすべてがＨレベルであるときは、
ステップＳＴ５０３において検出されたエラーは（ｂ）
のようなエラーであると判断される。また、当該エラー
が検出されたデータに対応する行にあるメモリセルのデ
ータは破壊されている、すなわち修復不能であると判断
される。そしてステップＳＴ５１７にすすみ、検査回路
３０による不揮発性半導体メモリ６０の診断が終了す
る。制御部３１は、図４の時刻ｔ２に示すように、リセ
ット信号ＲＳＴ２をＬレベルからＨレベルに切り替え、
診断結果「異常有り」をＣＰＵ４０に通知する。

【００６８】ここでは図７に示すように一部のエラー訂
正情報がＬレベルであるためステップＳＴ５１１にすす
む。

【００６９】［ステップＳＴ５１１］検査回路３０の制
御部３１は、データ処理部３２に記憶されたデータの再
書き込みをデータ処理部３２およびアドレス発生部３３
に指示する。図８に示すように、アドレス発生部３３
は、データ処理部３２に記憶されたアドレス０を出力す
る。データ処理部３２は、アドレス０に対応づけられた
データＤ（３Ｃ０）を出力する。制御部３１は、データ
のラッチを指示する制御信号を出力する。不揮発性半導
体メモリ６０の入出力バッファ６６は、アドレス発生部
３２からのアドレス０が示す列Ｙ１に対応づけてデータ
処理部３２からのデータＤ（３Ｃ０）を一時的に蓄積
（ラッチ）する。以下同様にして、アドレス発生部３２
からのアドレス４−３Ｃが示す列Ｙ２−Ｙ１６に対応づ
けてデータ処理部３２からのデータＤ（３Ｃ４）−Ｄ
（３ＦＣ）が入出力バッファ６６にラッチされる。

【００７０】［ステップＳＴ５１２］図８に示すよう
に、アドレス発生部３３は、メモリセルアレイ６１の行
Ｘ１６を示すアドレスを出力する。行Ｘ１６は、ステッ
プＳＴ５０３においてエラーが検出されたデータＤ（３
Ｃ４）に対応する行である。

【００７１】［ステップＳＴ５１３］制御部３１は、書
き込みを指示する制御信号を出力する。そして、入出力
バッファ６６にラッチされたデータＤ（３Ｃ０）−Ｄ
（３ＦＣ）が、行Ｘ１６および列Ｙ１−Ｙ１６に対応す
る読み出し単位に書き込まれる（１ライン同時書き込
み）。

【００７２】［ステップＳＴ５１４］再書き込みが終了
すると検査回路３０のアドレス発生部３３は、図８に示
すように、ステップＳＴ５０３においてエラーが検出さ
れた読み出し単位を指定するアドレス３Ｃ４（行Ｘ１
６，列Ｙ２）を出力する。

【００７３】［ステップＳＴ５１５］制御部３１は、読
み出しを指示する制御信号を出力する。これに応答し
て、メモリセルアレイ６１の行Ｘ１６および列Ｙ２に対
応する読み出し単位からデータＤ（３Ｃ４）が読み出さ
れる。エラー訂正回路６５は、読み出されたデータＤ
（３Ｃ４）に対してエラー検出およびエラー訂正処理を
行う。

【００７４】［ステップＳＴ５１６］検査回路３０の制
御部３１は、ステップＳＴ５１５において読み出された
データについてのエラー訂正情報がＨレベルであるかＬ
レベルであるかを判断する。Ｈレベルであるときは、再
書き込みによってはエラーが修復されなかったと判断さ
れてステップＳＴ５１７にすすむ。Ｌレベルであるとき
は、再書き込みによってエラーが修復されたと判断され
てステップＳＴ５０４にもどる。ここでは図８に示すよ
うにエラー訂正情報がＬレベルであるのでステップＳＴ
５０４にもどる。そしてステップＳＴ５０５において最
終アドレスを越えたと判断されてステップＳＴ５０６に
すすみ、検査回路３０による不揮発性半導体メモリ６０
の診断が終了する。制御部３１は、図４の時刻ｔ２に示
すように、リセット信号ＲＳＴ２をＬレベルからＨレベ
ルに切り替え、診断結果「修復済み」をＣＰＵ４０に通
知する。なお、ステップＳＴ５０３においてエラーが全
く検出されなかったときは診断結果「異常なし」をＣＰ
Ｕ４０に通知する。

【００７５】以上のようにして検査回路３０は不揮発性
半導体メモリ６０を診断する。診断が終了すると検査回
路３０の制御部３１はリセット信号ＲＳＴ２をＬレベル
からＨレベルに切り替え、診断結果をＣＰＵ４０に通知
する。ＣＰＵ４０に通知される診断結果には、 ・「異常なし」（ステップＳＴ５０３においてエラーが
全く検出されなかった場合） ・「修復済み」（ステップＳＴ５０３においてエラーが
検出されたけれども再書き込みによって修復することが
できた場合） ・「異常あり」（ステップＳＴ５０３において検出され
たエラーを修復することができなかった場合、ステップ
ＳＴ５０３においてエラーが検出された行のすべての読
み出し単位のデータにエラーが検出された場合） の３種類がある。

【００７６】図４に示すように、リセット信号ＲＳＴ２
のＬレベルからＨレベルへの切り替わりに応答して検査
回路３０は動作停止状態になりＣＰＵ４０は動作状態に
なる。すなわちＣＰＵ４０が起動する。ＣＰＵ４０は、
動作開始（起動）と同時に診断結果の内容を判断し、そ
の内容によって起動方法を変更する。たとえば診断結果
が「異常なし」または「修復済み」であるときは通常起
動する。一方、診断結果が「異常あり」であるときは起
動を停止し、システム異常のステータスをインターフェ
ース回路２０およびアンテナコイル１０を介して外部に
送信するなどの処理を行う。

【００７７】＜効果＞以上のように、第１の実施形態に
よるＩＣカードでは検査回路３０を設けているため、不
揮発性半導体メモリ６０が正常な状態であるか否かをＩ
Ｃカードが使用されるたびに判定することができる。こ
れにより、不揮発性半導体メモリ６０が故障した状態の
ままでＩＣカードが使用され続けるような状況を防ぐこ
とができる。この結果、正常な状態で長期間ＩＣカード
が使用されることになる。

【００７８】また、検査回路３０による不揮発性半導体
メモリ６０の診断においては、メモリセルアレイ６１の
行Ｘ１−Ｘ１６ごとに１つの読み出し単位のデータを読
み出し、エラーが検出されたデータに対応する行につい
てはすべての読み出し単位のデータを読み出す。これに
より、不揮発性半導体メモリ６０の診断に要する時間を
短くすることができる。

【００７９】診断プログラムがＲＯＭに格納されてお
り、ＣＰＵが起動した後に当該診断プログラムをＲＯＭ
から読み出して不揮発性半導体メモリの診断を行うよう
なＩＣカードの場合、ＣＰＵの動作を解析することによ
って不揮発性半導体メモリへのアクセス手順が解析され
る可能性がある。しかし第１の実施形態によるＩＣカー
ドでは、ＣＰＵ４０が動作を停止している間に検査回路
３０によって不揮発性半導体メモリ６０の診断が行われ
る。したがって不揮発性半導体メモリ６０へのアクセス
手順が解析されにくい。また、診断に要する時間が短い
ため、不揮発性半導体メモリ６０の診断を行っていると
いうこと自体も解析されにくい。

【００８０】また、検査回路３０は不揮発性半導体メモ
リ６０の診断結果をＣＰＵ４０に通知する。これにより
ＣＰＵ４０は、不揮発性半導体メモリ６０が故障してい
るということを起動直後に認識することができる。した
がって、異常が検知された場合にはＣＰＵ４０が適切な
処理を行うことによってシステムのハングアップ等のト
ラブルを未然に防ぐことができる。

【００８１】なお、ここでは非接触型のＩＣカードにつ
いて説明したがこれを接触型のＩＣカードとしてもよ
い。

【００８２】＜変形例１＞上述の（ｂ）のようなエラー
に対しては、メモリセルアレイ６１の行Ｘ１−Ｘ１６の
各々から１つの読み出し単位のデータを読み出すことに
よって十分な診断を行うことができる。しかし上述の
（ａ）のようなエラーの場合、当該エラーが存在する読
み出し単位以外の読み出し単位のデータが読み出される
ことがあるため十分な診断を行うことができない。

【００８３】不揮発性半導体メモリ６０のメモリセルの
特性不良にはプロセス的な要因が少なからず影響してい
ると考えられるため、メモリセルアレイ６１の領域のう
ち特性不良の発生頻度が高い領域を統計的に予想できる
場合がある。このような場合にはステップＳＴ５０１に
おいて検査回路３０の制御部３１は、図９（ａ）に示す
ように、メモリセルアレイ６１の列Ｙ１−Ｙ１６のうち
不良発生頻度が高いと予想される領域にある列Ｙ１６を
選択する。これにより、上述の（ａ）のようなエラーに
対して効率的な診断を行うことができる。

【００８４】＜変形例２＞偶発的な要因によって生じる
特性不良については、それがメモリセルアレイ６１のど
の領域で発生するかを予測するのは困難である。そこで
ステップＳＴ５０１およびＳＴ５０４において、図９
（ｂ）に示すように、行Ｘ１−Ｘ１６ごとに異なる列Ｙ
１−Ｙ１６に対応する読み出し単位を指定するアドレス
（０，４４，８８，・・・，３Ｂ８，３ＦＣ）が出力さ
れるように検査回路３０のアドレス発生部３３を制御す
る。これにより、行Ｘ１−Ｘ１６の各々から読み出され
る読み出し単位がメモリセルアレイ６１の特定の領域に
偏らないようにすることができる。この結果、上述の
（ａ）のようなエラーに対して効率的な診断を行うこと
ができる。

【００８５】＜変形例３＞診断動作のたびにステップＳ
Ｔ５０１において異なる列Ｙ１−Ｙ１６が検査回路３０
の制御部３１によって選択されるようにしてもよい。た
とえば図９（ｃ）に示すように、１回目の診断動作の際
は列Ｙ１、２回目の診断動作の際は列Ｙ２、・・・、１
６回目の診断動作の際は列Ｙ１６がステップＳＴ５０１
において選択されるようにする。これにより、特性不良
のメモリセルがランダムに存在したとしても、診断動作
を一定の回数（ここでは１６回）行う間にすべての特性
不良を検知することができる。

【００８６】（第２の実施形態） ＜ＩＣカードの構成＞図１０は、この発明の第２の実施
形態によるＩＣカードの構成を示すブロック図である。
図１０に示すＩＣカードは非接触型のＩＣカードであっ
て、アンテナコイル１０と、ＬＳＩチップ１００とを備
える。ＬＳＩチップ１００は、インターフェース回路２
０と、ＣＰＵ４０と、不揮発性半導体メモリ６０と、キ
ャッシュメモリ１１０と、アクセス制御部１２０とを含
む。

【００８７】このＩＣカードでは不揮発性半導体メモリ
６０のメモリセルアレイ６１内にアドレス記憶部が設け
られている。ここでは図１１に示すように、メモリセル
アレイ６１の行Ｘ１６に対応する領域をアドレス記憶部
としている。不揮発性半導体メモリ６０への書き込みア
クセス頻度の高いアドレスがあらかじめ想定できる場合
（たとえばＩＣカードに搭載されるプログラムがあらか
じめ分かっている場合など）には、不揮発性半導体メモ
リ６０の検査工程においてメモリテスタ等によって当該
アドレスがアドレス記憶部に書き込まれる。ここでは図
１１に示すようにアドレス００，８０，２Ｃ０がアドレ
ス記憶部に記憶されている。アドレス００，８０，２Ｃ
０はメモリセルアレイ６１の行Ｘ１，Ｘ３，Ｘ１２を示
すアドレスである。このようにアドレス記憶部には不揮
発性半導体メモリ６０への書き込みアクセス頻度の高い
アドレスがあらかじめ記憶されている。

【００８８】アクセス制御部１２０は、不揮発性半導体
メモリ６０への書き込みアドレスとアドレス記憶部に記
憶されたアドレスのいずれか１つとが一致するとき、当
該書き込みアドレスに対応する書き込みデータをキャッ
シュメモリ１１０に書き込む。

【００８９】＜ＩＣカードの動作＞次に、以上のように
構成されたＩＣカードの動作について図１２を参照しつ
つ説明する。

【００９０】［ステップＳＴ１２０１］リーダライタに
ＩＣカードが近づけられ、リーダライタからＩＣカード
に供給される電力が所定のレベルに達すると、インター
フェース回路２０はリセット信号ＲＳＴ１をＬレベルか
らＨレベルに切り替える。

【００９１】［ステップＳＴ１２０２］リセット信号Ｒ
ＳＴ１がＬレベルからＨレベルに切り替わるとアクセス
制御部１２０は、不揮発性半導体メモリ６０のメモリセ
ルアレイ６１内のアドレス記憶部に記憶されたアドレス
００，８０，２Ｃ０を読み出しこれをキャッシュメモリ
１１０に書き込む。図１３（ａ）に示すように、キャッ
シュメモリ１１０内部にはスロット番号ごとにアドレス
記憶領域およびデータ記憶領域が設けられており、アド
レス００，８０，２Ｃ０はスロット番号１，２，３のア
ドレス記憶領域に記憶される。このようにキャッシュメ
モリ１１０内部ではスロット番号１−３に対応づけてア
ドレス００，８０，２Ｃ０が記憶される。

【００９２】［ステップＳＴ１２０３］次にアクセス制
御部１２０は、キャッシュメモリ１１０に書き込まれた
アドレス００，８０，２Ｃ０に対応するデータすなわち
メモリセルアレイ６１の行Ｘ１，Ｘ３，Ｘ１２に対応す
るデータを不揮発性半導体メモリ６０から読み出しキャ
ッシュメモリ１１０に書き込む。図１３（ｂ）に示すよ
うに、アドレス００，８０，２Ｃ０に対応するデータす
なわちメモリセルアレイ６１の行Ｘ１，Ｘ３，Ｘ１２に
対応するデータＤ（０）−Ｄ（３Ｃ），Ｄ（８０）−Ｄ
（ＢＣ），Ｄ（２Ｃ０）−Ｄ（２ＦＣ）はスロット番号
１，２，３のデータ記憶領域に記憶される。このように
キャッシュメモリ１１０内部では、アドレス００，８
０，２Ｃ０に対応するデータＤ（０）−Ｄ（３Ｃ），Ｄ
（８０）−Ｄ（ＢＣ），Ｄ（２Ｃ０）−Ｄ（２ＦＣ）は
スロット番号１，２，３に対応づけて記憶される。

【００９３】［ステップＳＴ１２０４］次にアクセス制
御部１２０は、ＣＰＵ４０に与えるリセット信号ＲＳＴ
２をＬレベルからＨレベルに切り替える。リセット信号
ＲＳＴ２のＬレベルからＨレベルへの切り替わりに応答
してＣＰＵ４０が起動し、ＩＣカードに搭載されたアプ
リケーションプログラムが実行される。

【００９４】［ステップＳＴ１２０５］アクセス制御部
１２０は、ＣＰＵ４０からのシステム終了信号の有無を
判断する。システム終了信号は、アプリケーションプロ
グラムの一連の処理が終了するとＣＰＵ４０からアクセ
ス制御部１２０に与えられる制御信号である。ＣＰＵ４
０からアクセス制御部１２０にシステム終了信号が与え
られるとステップＳＴ１２１１にすすむ。そうでないと
きはステップＳＴ１２０６にすすむ。

【００９５】［ステップＳＴ１２０６］アクセス制御部
１２０は、ＣＰＵ４０から不揮発性半導体メモリ６０へ
の書き込みアクセスの有無を判断する。書き込みアクセ
スがあるとステップＳＴ１２０７にすすむ。そうでない
ときはステップＳＴ１２０５にもどる。

【００９６】［ステップＳＴ１２０７］不揮発性半導体
メモリ６０への書き込みを指示する制御信号・書き込み
アドレス・書き込みデータがＣＰＵ４０からアクセス制
御部１２０に与えられるとアクセス制御部１２０は、Ｃ
ＰＵ４０からの書き込みアドレスとキャッシュメモリ１
１０に記憶されているアドレスとを比較する。アクセス
制御部１２０は、ＣＰＵ４０からの書き込みアドレスと
キャッシュメモリ１１０に記憶されているアドレスとを
下位４ビットを無視して比較する。たとえばメモリセル
アレイ６１のアドレス８４（行Ｘ３および列Ｙ２）に３
２ビットのデータＤ（８４ｗ）を書き込むように指示す
る書き込みアクセスがあった場合には、図１４に示すよ
うにアクセス制御部１２０は書き込みアドレス８４の下
位４ビットを無視した値８とキャッシュメモリ１１０に
記憶されたアドレス００，８０，２Ｃ０の下位４ビット
を無視した値０，８，２Ｃとを比較する。

【００９７】［ステップＳＴ１２０８］ステップＳＴ１
２０７における比較の結果、ＣＰＵ４０からの書き込み
アドレスとキャッシュメモリ１１０に記憶されているア
ドレスのいずれか１つとが一致するときはステップＳＴ
１２０９にすすむ。ＣＰＵ４０からの書き込みアドレス
がキャッシュメモリ１１０に記憶されているアドレスの
いずれとも一致しないときはステップＳＴ１２１０にす
すむ。たとえばメモリセルアレイ６１のアドレス８４
（行Ｘ３および列Ｙ２）にデータＤ（８４ｗ）を書き込
むように指示する書き込みアクセスがあった場合には、
書き込みアドレス８４の下位４ビットを無視した値８と
キャッシュメモリ１１０に記憶されたアドレス８０の下
位４ビットを無視した値８とが一致するためステップＳ
Ｔ１２０９にすすむ。

【００９８】［ステップＳＴ１２０９］ＣＰＵ４０から
の書き込みアドレスとキャッシュメモリ１１０に記憶さ
れているアドレスのいずれか１つとが一致するとき、ア
クセス制御部１２０は書き込みデータをキャッシュメモ
リ１１０に書き込む。アクセス制御部１２０は、キャッ
シュメモリ１１０に記憶されているデータのうち当該書
き込みアドレスに対応するデータに当該書き込みデータ
を上書きする。たとえばメモリセルアレイ６１のアドレ
ス８４（行Ｘ３および列Ｙ２）にデータＤ（８４ｗ）を
書き込むように指示する書き込みアクセスがあった場合
には、図１３（ｃ）に示すように、キャッシュメモリ１
１０に記憶されているデータのうち書き込みアドレス８
４に対応するデータすなわち行Ｘ３および列Ｙ２に対応
するデータＤ（８４）に書き込みデータＤ（８４ｗ）が
上書きされる。キャッシュメモリ１１０への書き込みが
終了するとステップＳＴ１２０５にもどる。

【００９９】［ステップＳＴ１２１０］ＣＰＵ４０から
の書き込みアドレスがキャッシュメモリ１１０に記憶さ
れているアドレスのいずれとも一致しないとき、アクセ
ス制御部１２０は書き込みデータを不揮発性半導体メモ
リ６０に書き込む。そしてステップＳＴ１２０５にもど
る。

【０１００】［ステップＳＴ１２１１］アプリケーショ
ンプログラムの一連の処理が終了するとＣＰＵ４０から
アクセス制御部１２０にシステム終了信号が与えられる
（ＳＴ１２０５）。システム終了信号を受けるとアクセ
ス制御部１２０は、キャッシュメモリ１１０に記憶され
ているデータをすべて読み出し、メモリセルアレイ６１
の対応するアドレスに書き込む。

【０１０１】＜効果＞通常、不揮発性半導体メモリには
書き込み回数に上限がある。書き込み回数がこの上限に
近づくと書き込みエラーなどの故障が生じる可能性が高
くなる。第２の実施形態によるＩＣカードでは、不揮発
性半導体メモリ６０のメモリセルアレイ６１内にアドレ
ス記憶部を設け、書き込みアクセス頻度の高いアドレス
をあらかじめアドレス記憶部に記憶する。そして不揮発
性半導体メモリ６０への書き込みアドレスとアドレス記
憶部に記憶されたアドレスのうちいずれか１つとが一致
するときは当該書き込みアドレスに対応する書き込みデ
ータをキャッシュメモリ１１０に書き込む。これによ
り、不揮発性半導体メモリ６０への書き込み回数を少な
くすることができる。この結果、不揮発性半導体メモリ
６０が正常な状態で長期間使用されることになる。

【０１０２】また一般に、キャッシュにヒットしやすい
アドレス（たとえば最近にアクセスがあったアドレスや
何回もアクセスがあったアドレスなど）をプログラム実
行中に精度よく抽出する（アドレス置換メカニズム）た
めにはキャッシュメモリの資源を大量に必要とする。第
２の実施形態によるＩＣカードではアドレス記憶部を設
け、キャッシュにヒットしやすいアドレスをあらかじめ
アドレス記憶部に記憶させている。したがって、アドレ
ス記憶部を設けない場合に比べて少ない資源で不揮発性
半導体メモリ６０への書き込み回数を少なくすることが
できる。

【０１０３】また、不揮発性半導体メモリのメモリセル
アレイの行ごとに書き込み回数を管理する技術に比べて
管理に必要な容量を少なくすることができる。たとえば
容量３２Ｋバイトの不揮発性半導体メモリ（５１２ビッ
ト／１ワード線×５１２本）の場合、各行について約６
万回までの書き込み回数を管理するためには１ワード線
ごとに１６ビット、すなわち３２Ｋバイトの不揮発性半
導体メモリのうち１Ｋバイトを書き込み回数を管理する
ために消費することになる。一方、ワード線５１２本分
を示すためには９ビットのアドレスが必要であり、１０
個のアドレスを記憶したとしてもアドレス記憶部に必要
な容量は９０ビットにすぎない。

【０１０４】＜変形例＞なお、ここでは不揮発性半導体
メモリ６０のメモリセルアレイ６１内にアドレス記憶部
を設けた。これに代えて、ＬＳＩチップ１００の製造工
程においてＲＯＭ（図示せず）の内部に直接アドレスを
記憶させたり、キャッシュメモリ１１０の内部にアドレ
ス記憶部を回路的に作りこんだりしてもよい。

【０１０５】また、ここではキャッシュメモリ１１０に
記憶されたデータを不揮発性半導体メモリ６０へ書き込
むタイミングを、アプリケーションプログラムの一連の
処理が終了した後とした。これに代えて、不揮発性半導
体メモリ６０への書き込みアクセスが所定の回数（たと
えば１０回）行われるごとにしてもよい。

【０１０６】また、ここでは非接触型のＩＣカードにつ
いて説明したがこれを接触型のＩＣカードとしてもよ
い。

【０１０７】（第３の実施形態） ＜ＩＣカードの構成および動作＞不揮発性半導体メモリ
を内蔵したＩＣカードには、所望のアプリケーションを
不揮発性半導体メモリにダウンロードできるものや複数
のアプリケーションを不揮発性半導体メモリに搭載でき
るものがある。このようなＩＣカードでは、利用する人
・利用するアプリケーションによって不揮発性半導体メ
モリへの書き込みアクセスの状況が異なる。第３の実施
形態によるＩＣカードは、図１０に示したＩＣカードに
おいてアドレス記憶部に記憶されるアドレスを不揮発性
半導体メモリ６０への書き込みアクセスの状況に応じて
動的に変えるようにした点を特徴とする。以下、第３の
実施形態によるＩＣカードの動作について図１５を参照
しつつ説明する。ここでは、図１２に示したフローチャ
ートと異なるステップＳＴ１５０９−ＳＴ１５１３につ
いて説明する。

【０１０８】［ステップＳＴ１５０９］ＣＰＵ４０から
の書き込みアドレスとキャッシュメモリ１１０に記憶さ
れているアドレスのいずれか１つとが一致するとき、ア
クセス制御部１２０は書き込みデータをキャッシュメモ
リ１１０に書き込む。具体的には、キャッシュメモリ１
１０に記憶されているデータのうち当該書き込みアドレ
スに対応するデータに当該書き込みデータが上書きされ
る。たとえばアドレス００，８０，２Ｃ０に対応するデ
ータＤ（０）−Ｄ（３Ｃ），Ｄ（８０）−Ｄ（ＢＣ），
Ｄ（２Ｃ０）−Ｄ（２ＦＣ）がスロット番号１，２，３
に対応づけて記憶されている場合においてメモリセルア
レイ６１のアドレス８４（行Ｘ３および列Ｙ２）にデー
タＤ（８４ｗ）を書き込むように指示する書き込みアク
セスがあったときには、図１６（ａ）に示すように、キ
ャッシュメモリ１１０に記憶されているデータのうち書
き込みアドレス８４に対応するデータすなわち行Ｘ３お
よび列Ｙ２に対応するデータＤ（８４）に書き込みデー
タＤ（８４ｗ）が上書きされる。

【０１０９】次にアクセス制御部１２０は、キャッシュ
メモリ１１０内のスロット番号を付け替える。具体的に
は、書き込みデータが書き込まれたスロットのスロット
番号を１とし、残りのスロットについてはスロット番号
の小さい順に２，３，・・・に付け替える。たとえば図
１６（ａ）に示したような書き込みが行われた場合に
は、図１６（ｂ）に示すように、アドレス８０およびデ
ータＤ（８０）−Ｄ（ＢＣ）に対応するスロット番号を
１、アドレス００およびデータＤ（０）−Ｄ（３Ｃ）に
対応するスロット番号を２、アドレス２Ｃ０およびデー
タＤ（２Ｃ０）−Ｄ（２ＦＣ）に対応するスロット番号
を３に付け替える。このようにスロット番号を付け替え
ることにより、最近に書き込みアクセスがあったアドレ
スほど小さいスロット番号が対応づけられることにな
る。スロット番号の付け替えが終了するとステップＳＴ
１２０５にもどる。

【０１１０】［ステップＳＴ１５１０］ＣＰＵ４０から
の書き込みアドレスがキャッシュメモリ１１０に記憶さ
れているアドレスのいずれとも一致しないとき、アクセ
ス制御部１２０は、キャッシュメモリ１１０内に空スロ
ットが有るか否かを判断する。ここで空スロットとは、
アドレスおよびデータが対応づけられていないスロット
番号のことをいう。キャッシュメモリ１１０内に空スロ
ットがあるときはステップＳＴ１５１１にすすみ、空ス
ロットがないときはステップＳＴ１５１２にすすむ。た
とえば図１７（ａ）に示すように、アドレス００，８０
に対応するデータＤ（０）−Ｄ（３Ｃ），Ｄ（８０）−
Ｄ（ＢＣ）がスロット番号１，２に対応づけて記憶され
ておりかつスロット番号３が空スロットである場合にお
いて、メモリセルアレイ６１のアドレス４４（行Ｘ２お
よび列Ｙ２）にデータＤ（４４ｗ）を書き込むように指
示する書き込みアクセスがあったときには、アクセス制
御部１２０はキャッシュメモリ１１０内に空スロットが
有ると判断しステップＳＴ１５１１にすすむ。

【０１１１】［ステップＳＴ１５１１］キャッシュメモ
リ１１０内に空スロットがあるとき、アクセス制御部１
２０は、書き込みアドレスに対応する行のすべてのデー
タ（５１２ビット＝３２ビット×１６データ）を不揮発
性半導体メモリ６０から読み出し、空スロットのデータ
記憶領域に書き込む。またアクセス制御部１２０は、書
き込みアドレスに対応する行を示すアドレスを空スロッ
トのアドレス記憶領域に書き込む。たとえば図１７
（ａ）に示した状況においてメモリセルアレイ６１のア
ドレス４４（行Ｘ２および列Ｙ２）にデータＤ（４４
ｗ）を書き込むように指示する書き込みアクセスがあっ
たときには、図１７（ｂ）に示すように、書き込みアド
レス４４に対応する行Ｘ２のすべてのデータＤ（４０）
−Ｄ（７Ｃ）が不揮発性半導体メモリ６０から読み出さ
れ、スロット番号３（空スロット）のデータ記憶領域に
書き込まれる。また、書き込みアドレス４４に対応する
行Ｘ２を示すアドレス４０がスロット番号３（空スロッ
ト）のアドレス記憶領域に書き込まれる。

【０１１２】次に、アクセス制御部１２０は書き込みデ
ータをキャッシュメモリ１１０に書き込む。具体的に
は、空スロットに書き込んだデータのうち書き込みアド
レスに対応するデータに書き込みデータを上書きする。
たとえば図１７（ｂ）に示した状況においては、図１７
（ｃ）に示すようにスロット番号３のデータ記憶領域に
書き込まれたデータＤ（４０）−Ｄ（７Ｃ）のうち書き
込みアドレス４４に対応するデータすなわち行Ｘ２およ
び列Ｙ２に対応するデータＤ（４４）に書き込みデータ
Ｄ（４４ｗ）が上書きされる。

【０１１３】次にアクセス制御部１２０は、キャッシュ
メモリ１１０内のスロット番号を付け替える。上述と同
様に、最近に書き込みアクセスがあったアドレスほど小
さいスロット番号が対応づけられるようにスロット番号
を付け替える。たとえば図１７（ｃ）に示したような書
き込みが行われた場合には、図１７（ｄ）に示すよう
に、アドレス４０およびデータＤ（４０）−Ｄ（７Ｃ）
に対応するスロット番号を１、アドレス００およびデー
タＤ（０）−Ｄ（３Ｃ）に対応するスロット番号を２、
アドレス８０およびデータＤ（８０）−Ｄ（ＢＣ）に対
応するスロット番号を３に付け替える。スロット番号の
付け替えが終了するとステップＳＴ１２０５にもどる。

【０１１４】［ステップＳＴ１５１２］キャッシュメモ
リ１１０内に空スロットがないとき、アクセス制御部１
２０は、キャッシュメモリ１１０内の最も大きいスロッ
ト番号のデータ記憶領域に記憶されているすべてのデー
タを読み出し、不揮発性半導体メモリ６０の対応する行
に書き込む。たとえば図１８（ａ）に示すようにアドレ
ス００，８０，２Ｃ０に対応するデータＤ（０）−Ｄ
（３Ｃ），Ｄ（８０）−Ｄ（ＢＣ），Ｄ（２Ｃ０）−Ｄ
（２ＦＣ）がスロット番号１，２，３に対応づけて記憶
されている場合においてメモリセルアレイ６１のアドレ
ス４４（行Ｘ２および列Ｙ２）にデータＤ（４４ｗ）を
書き込むように指示する書き込みアクセスがあったとき
を考える。このときアクセス制御部１２０は、最も大き
いスロット番号３のデータ記憶領域に記憶されているデ
ータＤ（２Ｃ０）−Ｄ（２ＦＣ）を読み出し、不揮発性
半導体メモリ６０の対応する行Ｘ１２に書き込む。

【０１１５】次にアクセス制御部１２０は、書き込みア
ドレスに対応する行のすべてのデータ（５１２ビット＝
３２ビット×１６データ）を不揮発性半導体メモリ６０
から読み出し、最も大きいスロット番号のデータ記憶領
域に書き込む。またアクセス制御部１２０は、書き込み
アドレスに対応する行を示すアドレスを最も大きいスロ
ット番号のアドレス記憶領域に書き込む。たとえば図１
８（ａ）に示した状況においては、図１８（ｂ）に示す
ように書き込みアドレス４４に対応する行Ｘ２のすべて
のデータＤ（４０）−Ｄ（７Ｃ）が不揮発性半導体メモ
リ６０から読み出され、スロット番号３（最も大きいス
ロット番号）のデータ記憶領域に書き込まれる。また、
書き込みアドレス４４に対応する行Ｘ２を示すアドレス
４０がスロット番号３（最も大きいスロット番号）のア
ドレス記憶領域に書き込まれる。

【０１１６】次に、アクセス制御部１２０は書き込みデ
ータをキャッシュメモリ１１０に書き込む。具体的に
は、最も大きいスロット番号のデータ記憶領域に書き込
んだデータのうち書き込みアドレスに対応するデータに
書き込みデータを上書きする。たとえば図１８（ｂ）に
示した状況においては、図１８（ｃ）に示すようにスロ
ット番号３のデータ記憶領域に書き込まれたデータＤ
（４０）−Ｄ（７Ｃ）のうち書き込みアドレス４４に対
応するデータすなわち行Ｘ２および列Ｙ２に対応するデ
ータＤ（４４）に書き込みデータＤ（４４ｗ）が上書き
される。

【０１１７】次にアクセス制御部１２０は、キャッシュ
メモリ１１０内のスロット番号を付け替える。上述と同
様に、最近に書き込みアクセスがあったアドレスほど小
さいスロット番号が対応づけられるようにスロット番号
を付け替える。たとえば図１８（ｃ）に示したような書
き込みが行われた場合には、図１８（ｄ）に示すよう
に、アドレス４０およびデータＤ（４０）−Ｄ（７Ｃ）
に対応するスロット番号を１、アドレス００およびデー
タＤ（０）−Ｄ（３Ｃ）に対応するスロット番号を２、
アドレス８０およびデータＤ（８０）−Ｄ（ＢＣ）に対
応するスロット番号を３に付け替える。スロット番号の
付け替えが終了するとステップＳＴ１２０５にもどる。

【０１１８】［ステップＳＴ１５１３］アプリケーショ
ンプログラムの一連の処理が終了するとＣＰＵ４０から
アクセス制御部１２０にシステム終了信号が与えられる
（ＳＴ１２０５）。システム終了信号を受けるとアクセ
ス制御部１２０は、キャッシュメモリ１１０に記憶され
ているデータをすべて読み出し、メモリセルアレイ６１
の対応するアドレスに書き込む（ＳＴ１２１１）。また
アクセス制御部１２０は、キャッシュメモリ１１０に記
憶されているアドレスをすべて読み出し、不揮発性半導
体メモリ６０のアドレス記憶部に書き込む（書き替え
る）。これにより、最近に書き込みアクセスがあったア
ドレスにアドレス記憶部の内容が更新される。すなわ
ち、最近に書き込みアクセスがあったアドレスが常にア
ドレス記憶部に記憶される。更新後のアドレス記憶部の
アドレスは次回の処理において利用される。

【０１１９】＜効果＞以上のように第３の実施形態によ
るＩＣカードによれば、アドレス記憶部に記憶されるア
ドレス（キャッシュにヒットしやすいアドレス）を動的
に変えることができる。したがって、利用する人・利用
するアプリケーションによって不揮発性半導体メモリ６
０への書き込みアクセスの状況が異なる場合にも不揮発
性半導体メモリ６０への書き込み回数を少なくすること
ができる。

【０１２０】また、キャッシュメモリ１１０のアドレス
置換メカニズムによって抽出されたアドレスをアドレス
記憶部に記憶させ次回の処理に利用するため、ＩＣカー
ドのような小さな資源の場合であっても、よくヒットす
るアドレスを精度よく抽出することができる。

【０１２１】なお、ここでは最近に書き込みアクセスが
あったアドレスがアドレス記憶部に動的に記憶される場
合について説明した。これに代えて書き込みアクセス頻
度が高いアドレスがアドレス記憶部に動的に記憶される
ようにしてもよい。

【０１２２】また、アドレス記憶部は不揮発性半導体メ
モリ６０に内蔵されているため、アドレスの書き換えが
頻繁に起こると不揮発性半導体メモリ６０の信頼性が低
下する可能性がある。したがって、書き込みアクセス頻
度の高いアドレスが比較的決まっているシステムで使用
されることが望ましい。

【０１２３】（第４の実施形態） ＜ＩＣカードの構成＞この発明の第４の実施形態による
ＩＣカードの全体構成は図１０に示したＩＣカードと同
様である。しかし第４の実施形態によるＩＣカードで
は、図１９（ａ）に示すように、不揮発性半導体メモリ
６０のメモリセルアレイ６１内のアドレス記憶部は固定
アドレス記憶領域と動的アドレス記憶領域とを含む。こ
こではメモリセルアレイ６１の行Ｘ１５に対応する領域
を固定アドレス記憶領域、行Ｘ１６に対応する領域を動
的アドレス記憶領域としている。

【０１２４】ＩＣカードに搭載される各アプリケーショ
ンプログラムには、すべてのアプリケーションにおいて
共通するプログラムの部分とアプリケーションごとに異
なるプログラムの部分とが存在する。すべてのアプリケ
ーションにおいて共通するプログラムの部分について
は、不揮発性半導体メモリ６０への書き込みアクセス頻
度の高いアドレスをあらかじめ想定することができる。
このようなアドレスは、アドレス記憶部の固定アドレス
記憶領域にあらかじめ書き込まれる。一方、アプリケー
ションごとに異なるプログラムの部分については、利用
する人・利用するアプリケーションによって不揮発性半
導体メモリ６０への書き込みアクセスの状況が異なる。
このような部分については、アドレス記憶部の動的アド
レス記憶領域に記憶されるアドレス（キャッシュにヒッ
トしやすいアドレス）を不揮発性半導体メモリ６０への
書き込みアクセスの状況に応じて動的に変える。

【０１２５】また、第４の実施形態によるＩＣカードで
は、図１９（ｂ）に示すように、キャッシュメモリ１１
０内部に固定アドレス領域と動的アドレス領域とが設け
られている。ここではスロット番号１−３のアドレス記
憶領域およびデータ記憶領域を固定アドレス領域、スロ
ット番号４−５のアドレス記憶領域およびデータ記憶領
域を動的アドレス領域としている。

【０１２６】＜ＩＣカードの動作＞次に、第４の実施形
態によるＩＣカードの動作について図２０を参照しつつ
説明する。ここでは、図１２に示したフローチャートと
異なるステップＳＴ２００２，ＳＴ２００９−ＳＴ２０
１５について説明する。

【０１２７】［ステップＳＴ２００２］アクセス制御部
１２０は、不揮発性半導体メモリ６０のアドレス記憶部
の固定アドレス記憶領域に記憶されたアドレスを読み出
しこれをキャッシュメモリ１１０の固定アドレス領域に
書き込み、アドレス記憶部の動的アドレス記憶領域に記
憶されたアドレスを読み出しこれをキャッシュメモリ１
１０の動的アドレス領域に書き込む。

【０１２８】［ステップＳＴ２００９］ＣＰＵ４０から
の書き込みアドレスとキャッシュメモリ１１０に記憶さ
れているアドレスのいずれか１つとが一致するとき、ア
クセス制御部１２０は当該アドレスがキャッシュメモリ
１１０の固定アドレス領域に記憶されているアドレスか
否かを判断する。固定アドレス領域に記憶されているア
ドレスであるときはステップＳＴ２０１０にすすみ、そ
うでないとき、すなわちキャッシュメモリ１１０の動的
アドレス領域に記憶されているアドレスであるときはス
テップＳＴ２０１１にすすむ。

【０１２９】［ステップＳＴ２０１０］アクセス制御部
１２０は書き込みデータをキャッシュメモリ１１０の固
定アドレス領域に書き込む。具体的には、キャッシュメ
モリ１１０の固定アドレス領域に記憶されているデータ
のうち当該書き込みアドレスに対応するデータに当該書
き込みデータを上書きする。書き込みが終了するとステ
ップＳＴ１２０５にもどる。

【０１３０】［ステップＳＴ２０１１］アクセス制御部
１２０は書き込みデータをキャッシュメモリ１１０の動
的アドレス領域に書き込む。具体的には、キャッシュメ
モリ１１０の動的アドレス領域に記憶されているデータ
のうち当該書き込みアドレスに対応するデータに当該書
き込みデータが上書きされる。

【０１３１】次にアクセス制御部１２０は、キャッシュ
メモリ１１０の動的アドレス領域内のスロット番号を付
け替える。具体的には、書き込みデータが書き込まれた
スロットのスロット番号を動的アドレス領域内で最も小
さいスロット番号に付け替え、残りのスロットについて
はスロット番号の小さい順に、動的アドレス領域内で２
番目に小さいスロット番号，３番目に小さいスロット番
号，・・・に付け替える。このようにスロット番号を付
け替えることにより動的アドレス領域内では、最近に書
き込みアクセスがあったアドレスほど小さいスロット番
号が対応づけられることになる。スロット番号の付け替
えが終了するとステップＳＴ１２０５にもどる。

【０１３２】［ステップＳＴ２０１２］ＣＰＵ４０から
の書き込みアドレスがキャッシュメモリ１１０に記憶さ
れているアドレスのいずれとも一致しないとき、アクセ
ス制御部１２０はキャッシュメモリ１１０の動的アドレ
ス領域に空スロットが有るか否かを判断する。キャッシ
ュメモリ１１０の動的アドレス領域に空スロットがある
ときはステップＳＴ２０１３にすすみ、空スロットがな
いときはステップＳＴ２０１４にすすむ。

【０１３３】［ステップＳＴ２０１３］キャッシュメモ
リ１１０の動的アドレス領域に空スロットがあるとき、
アクセス制御部１２０は、書き込みアドレスに対応する
行のすべてのデータ（５１２ビット＝３２ビット×１６
データ）を不揮発性半導体メモリ６０から読み出し、空
スロットのデータ記憶領域に書き込む。またアクセス制
御部１２０は、書き込みアドレスに対応する行を示すア
ドレスを空スロットのアドレス記憶領域に書き込む。

【０１３４】次に、アクセス制御部１２０は書き込みデ
ータをキャッシュメモリ１１０に書き込む。具体的に
は、空スロットに書き込んだデータのうち書き込みアド
レスに対応するデータに書き込みデータを上書きする。

【０１３５】次にアクセス制御部１２０は、キャッシュ
メモリ１１０の動的アドレス領域内のスロット番号を付
け替える。上述と同様に、最近に書き込みアクセスがあ
ったアドレスほど小さいスロット番号が対応づけられる
ようにスロット番号を付け替える。スロット番号の付け
替えが終了するとステップＳＴ１２０５にもどる。

【０１３６】［ステップＳＴ２０１４］キャッシュメモ
リ１１０の動的アドレス領域に空スロットがないとき、
アクセス制御部１２０は、キャッシュメモリ１１０の動
的アドレス領域内の最も大きいスロット番号のデータ記
憶領域に記憶されているすべてのデータを読み出し、不
揮発性半導体メモリ６０の対応する行に書き込む。

【０１３７】次にアクセス制御部１２０は、書き込みア
ドレスに対応する行のすべてのデータ（５１２ビット＝
３２ビット×１６データ）を不揮発性半導体メモリ６０
から読み出し、キャッシュメモリ１１０の動的アドレス
領域内の最も大きいスロット番号のデータ記憶領域に書
き込む。またアクセス制御部１２０は、書き込みアドレ
スに対応する行を示すアドレスを、キャッシュメモリ１
１０の動的アドレス領域内の最も大きいスロット番号の
アドレス記憶領域に書き込む。

【０１３８】次に、アクセス制御部１２０は書き込みデ
ータをキャッシュメモリ１１０に書き込む。具体的に
は、動的アドレス領域内の最も大きいスロット番号のデ
ータ記憶領域に書き込んだデータのうち書き込みアドレ
スに対応するデータに書き込みデータを上書きする。

【０１３９】次にアクセス制御部１２０は、キャッシュ
メモリ１１０の動的アドレス領域内のスロット番号を付
け替える。上述と同様に、最近に書き込みアクセスがあ
ったアドレスほど小さいスロット番号が対応づけられる
ようにスロット番号を付け替える。スロット番号の付け
替えが終了するとステップＳＴ１２０５にもどる。

【０１４０】［ステップＳＴ２０１５］アプリケーショ
ンプログラムの一連の処理が終了するとＣＰＵ４０から
アクセス制御部１２０にシステム終了信号が与えられる
（ＳＴ１２０５）。システム終了信号を受けるとアクセ
ス制御部１２０は、キャッシュメモリ１１０に記憶され
ているデータをすべて読み出し、メモリセルアレイ６１
の対応するアドレスに書き込む（ＳＴ１２１１）。また
アクセス制御部１２０は、キャッシュメモリ１１０の動
的アドレス領域に記憶されているアドレスをすべて読み
出し、不揮発性半導体メモリ６０のアドレス記憶部の動
的アドレス記憶領域に書き込む（書き替える）。これに
より、アドレス記憶部の動的アドレス記憶領域の内容が
最近に書き込みアクセスがあったアドレスに更新され
る。すなわち、最近に書き込みアクセスがあったアドレ
スが常にアドレス記憶部の動的アドレス記憶領域に記憶
される。更新後の動的アドレス記憶領域のアドレスは次
回の処理において利用される。

【０１４１】＜処理の流れの例＞図２１に示す太線のル
ートを通った場合の処理の流れを図２２−図２４に示
す。なお、図２１に示すフローチャートは図２０に示し
たフローチャートと同じである。ここではあらかじめア
ドレス記憶部の固定アドレス記憶領域にアドレス００，
８０，２Ｃ０が記憶され、動的アドレス記憶領域に１０
０，４０が記憶されているものとする。

【０１４２】（ＳＴ２００２） アドレス記憶部に記憶されているアドレスが読み出さ
れ、キャッシュメモリ１１０に書き込まれる。このと
き、固定アドレス記憶領域に記憶されているアドレス０
０，８０，２Ｃ０はキャッシュメモリ１１０の固定アド
レス領域に書き込まれ、動的アドレス記憶領域に記憶さ
れているアドレス１００，４０はキャッシュメモリ１１
０の動的アドレス領域に書き込まれる。

【０１４３】（ＳＴ１２０３） キャッシュメモリ１１０に書き込まれたアドレス００，
８０，２Ｃ０，１００，４０に対応する行のデータが不
揮発性半導体メモリ６０から読み出され、キャッシュメ
モリ１１０に書き込まれる。

【０１４４】（ＳＴ１２０７） 「アドレス４４にデータ１２３４５６７８を書け！」と
いう書き込みアクセスが発生する。アクセス制御部１２
０は、書き込みアドレス４４とキャッシュメモリ１１０
に記憶されているアドレスとを比較する。ここでは下位
４ビットを無視して比較する。したがってキャッシュメ
モリ１１０の動的アドレス領域に記憶されているアドレ
ス４０と書き込みアドレス４４とが一致する。

【０１４５】（ＳＴ２０１１） 書き込みデータ１２３４５６７８がキャッシュメモリ１
１０に書き込まれる。

【０１４６】（ＳＴ２０１１） 動的アドレス領域のスロット番号が付け替えられる。デ
ータが書き込まれたスロットのスロット番号が４（動的
アドレス領域内でもっとも小さいスロット番号）に、ア
ドレス１００に対応するスロットのスロット番号が５に
付け替えられる。

【０１４７】（ＳＴ１２１１） キャッシュメモリ１１０に記憶されているデータが読み
出され、不揮発性半導体メモリ６０に書き込まれる。

【０１４８】（ＳＴ２０１５） キャッシュメモリ１１０に記憶されているアドレスがア
ドレス記憶部に書き込まれる。固定アドレス領域に記憶
されているアドレス００，８０，２Ｃ０はアドレス記憶
部の固定アドレス記憶領域に書き込まれ、動的アドレス
領域に記憶されているアドレス４０，１００はアドレス
記憶部の動的アドレス記憶領域に記憶される。

【図面の簡単な説明】

【図１】 この発明の第１の実施形態によるＩＣカード
の構成を示すブロック図である。

【図２】 図１に示した不揮発性半導体メモリの内部構
成を示すブロック図である。

【図３】 図２に示したエラー訂正回路によるエラー検
出およびエラー訂正処理を説明するための図である。

【図４】 図１に示したＩＣカードの動作を説明するた
めのタイミングチャートである。

【図５】 不揮発性半導体メモリの診断手順を示すフロ
ーチャートである。

【図６】 （ａ）は、不揮発性メモリの診断におけるデ
ータの読み出し順序を示す図である。（ｂ）は、不揮発
性メモリの診断動作を説明するためのタイミングチャー
トである。

【図７】 検査回路のデータ処理部に記憶されるアドレ
ス・データ・エラー訂正情報の一例を示す図である。

【図８】 修復動作を説明するためのタイミングチャー
トである。

【図９】 （ａ）−（ｃ）は、この発明の第１の実施形
態の変形例におけるデータの読み出し順序を示す図であ
る。

【図１０】 この発明の第２の実施形態によるＩＣカー
ドの構成を示すブロック図である。

【図１１】 図１０に示した不揮発性半導体メモリのメ
モリセルアレイを示す図である。

【図１２】 図１０に示したＩＣカードの動作を説明す
るためのフローチャートである。

【図１３】 （ａ）−（ｃ）は、キャッシュメモリに記
憶されるアドレスおよびデータの対応関係を示す図であ
る。

【図１４】 書き込みアドレスとキャッシュメモリに記
憶されたアドレスとの比較の一例を示す図である。

【図１５】 この発明の第３の実施形態によるＩＣカー
ドの動作を説明するためのフローチャートである。

【図１６】 （ａ）−（ｂ）は、キャッシュメモリに記
憶されるアドレスおよびデータの対応関係を示す図であ
る。

【図１７】 （ａ）−（ｄ）は、キャッシュメモリに記
憶されるアドレスおよびデータの対応関係を示す図であ
る。

【図１８】 （ａ）−（ｄ）は、キャッシュメモリに記
憶されるアドレスおよびデータの対応関係を示す図であ
る。

【図１９】 （ａ）は、アドレス記憶部の固定アドレス
記憶領域および動的アドレス記憶領域を示す図である。
（ｂ）は、キャッシュメモリ内の固定アドレス領域およ
び動的アドレス領域を示す図である。

【図２０】 この発明の第４の実施形態によるＩＣカー
ドの動作を説明するためのフローチャートである。

【図２１】 処理の流れの一例を説明するための図であ
る。

【図２２】 処理の流れの一例を説明するための図であ
る。

【図２３】 処理の流れの一例を説明するための図であ
る。

【図２４】 処理の流れの一例を説明するための図であ
る。

【符号の説明】

１，１００ ＬＳＩチップ（半導体集積回路装置）、３
０検査回路、４０ ＣＰＵ、６０ 不揮発性半導体メモ
リ、１１０ キャッシュメモリ、１２０ アクセス制御
部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ０６Ｋ 19/00 Ｊ 17/00 Ｇ０１Ｒ 31/28 Ｂ (72)発明者 水嶋 美紀 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G132 AA00 AA09 AA18 AB01 AC03 AD06 AE23 AG04 AH02 AH03 AH05 AH07 AK13 5B003 AB05 AC07 AD02 AD03 AD04 AE01 AE04 5B025 AD00 AD01 AD04 AD05 AD13 AD16 AE08 AE09 5B035 AA11 BB09 CA11 CA32 5L106 AA10 AA16 BB12 DD21 EE02 FF04 FF05

Claims (18)

【特許請求の範囲】
1. 【請求項１】 不揮発性半導体メモリと、 前記不揮発性半導体メモリを診断する検査回路とを備
   え、 前記不揮発性半導体メモリは、 行および列に複数の読み出し単位に分割されたメモリセ
   ルアレイと、 前記複数の読み出し単位の各々に書き込むべきデータの
   エラー訂正符号化を行い、前記複数の読み出し単位の各
   々から読み出されたデータのエラー検出およびエラー訂
   正を行うエラー訂正回路とを含み、 前記検査回路は、 前記メモリセルアレイの各行から一の読み出し単位のデ
   ータを読み出すように指示する第１の指示を前記不揮発
   性半導体メモリに与え、 前記第１の指示に従って読み出されたデータのエラーが
   前記エラー訂正回路によって検出されると、当該エラー
   が検出されたデータに対応する行のすべての読み出し単
   位のデータを読み出すように指示する第２の指示を前記
   不揮発性半導体メモリに与えることを特徴とする半導体
   集積回路装置。
2. 【請求項２】 請求項１に記載の半導体集積回路装置に
   おいて、 前記検査回路は、 前記第２の指示に従って読み出されたデータのうち前記
   エラー訂正回路によってエラーが検出されなかったデー
   タがあるとき、前記第２の指示に従って読み出されたデ
   ータのうち前記エラー訂正回路によってエラーが検出さ
   れたデータを再書き込みするように指示する第３の指示
   を前記不揮発性半導体メモリに与えることを特徴とする
   半導体集積回路装置。
3. 【請求項３】 請求項１に記載の半導体集積回路装置に
   おいて、 前記検査回路は、 前記第２の指示に従って読み出されたデータのすべてに
   おいて前記エラー訂正回路によってエラーが検出された
   とき、異常を示す信号を出力することを特徴とする半導
   体集積回路装置。
4. 【請求項４】 請求項１に記載の半導体集積回路装置に
   おいて、 前記検査回路は、 前記メモリセルアレイの領域のうち不良発生頻度が高い
   と予想される領域の読み出し単位のデータを読み出すよ
   うに前記第１の指示を与えることを特徴とする半導体集
   積回路装置。
5. 【請求項５】 請求項１に記載の半導体集積回路装置に
   おいて、 前記検査回路は、 行ごとに異なる列に対応する読み出し単位のデータを読
   み出すように前記第１の指示を与えることを特徴とする
   半導体集積回路装置。
6. 【請求項６】 請求項１に記載の半導体集積回路装置に
   おいて、 前記検査回路は、 前記メモリセルアレイの一の列に対応する読み出し単位
   のデータを読み出すように前記第１の指示を与え、 前記一の列は、前記第１の指示が与えられるたびに異な
   ることを特徴とする半導体集積回路装置。
7. 【請求項７】 請求項１に記載の半導体集積回路装置に
   おいて、 ＣＰＵをさらに備え、 前記検査回路は、 前記不揮発性半導体メモリの診断が終了した後に、前記
   ＣＰＵを起動させるための信号を前記ＣＰＵに与えるこ
   とを特徴とする半導体集積回路装置。
8. 【請求項８】 請求項７に記載の半導体集積回路装置に
   おいて、 前記検査回路は、 前記第２の指示に従って読み出されたデータのすべてに
   おいて前記エラー訂正回路によってエラーが検出された
   とき、異常を示す信号を前記ＣＰＵに与えることを特徴
   とする半導体集積回路装置。
9. 【請求項９】 請求項８に記載の半導体集積回路装置に
   おいて、 前記ＣＰＵは、 前記検査回路からの異常を示す信号に応答して起動を停
   止することを特徴とする半導体集積回路装置。
10. 【請求項１０】 請求項１から請求項９のいずれか１つ
    に記載の半導体集積回路装置を備えることを特徴とする
    ＩＣカード。
11. 【請求項１１】 不揮発性半導体メモリを診断する検査
    装置であって、 前記不揮発性半導体メモリは、 行および列に複数の読み出し単位に分割されたメモリセ
    ルアレイと、 前記複数の読み出し単位の各々に書き込むべきデータの
    エラー訂正符号化を行い、前記複数の読み出し単位の各
    々から読み出されたデータのエラー検出およびエラー訂
    正を行うエラー訂正回路とを含み、 前記検査装置は、 前記メモリセルアレイの各行から一の読み出し単位のデ
    ータを読み出すように指示する第１の指示を前記不揮発
    性半導体メモリに与え、 前記第１の指示に従って読み出されたデータのエラーが
    前記エラー訂正回路によって検出されると、当該エラー
    が検出されたデータに対応する行のすべての読み出し単
    位のデータを読み出すように指示する第２の指示を前記
    不揮発性半導体メモリに与えることを特徴とする検査装
    置。
12. 【請求項１２】 不揮発性半導体メモリと、 キャッシュメモリと、 前記不揮発性半導体メモリのアドレスを少なくとも１つ
    記憶するアドレス記憶部と、 前記不揮発性半導体メモリへの書き込みアドレスと前記
    アドレス記憶部に記憶されたアドレスのいずれか１つと
    が一致するとき、当該書き込みアドレスに対応する書き
    込みデータを前記キャッシュメモリに書き込むアクセス
    制御部とを備えることを特徴とする半導体集積回路装
    置。
13. 【請求項１３】 請求項１２に記載の半導体集積回路装
    置において、 前記アクセス制御部は、 前記アドレス記憶部に記憶されるアドレスを前記不揮発
    性半導体メモリへの書き込みアクセスの状況に応じて変
    更することを特徴とする半導体集積回路装置。
14. 【請求項１４】 請求項１２に記載の半導体集積回路装
    置において、 前記アドレス記憶部は、前記不揮発性半導体メモリのア
    ドレスを記憶する第１および第２の領域を含み、 前記アクセス制御部は、 前記アドレス記憶部の第２の領域に記憶されるアドレス
    を前記不揮発性半導体メモリへの書き込みアクセスの状
    況に応じて変更することを特徴とする半導体集積回路装
    置。
15. 【請求項１５】 請求項１２に記載の半導体集積回路装
    置において、 前記アクセス制御部は、 前記アドレス記憶部に記憶されたアドレスを前記キャッ
    シュメモリへ書き込み、 前記不揮発性半導体メモリへの書き込みアドレスと前記
    キャッシュメモリに記憶されたアドレスのいずれか１つ
    とが一致するとき、当該書き込みアドレスに対応する書
    き込みデータを前記キャッシュメモリに書き込むことを
    特徴とする半導体集積回路装置。
16. 【請求項１６】 請求項１５に記載の半導体集積回路装
    置において、 前記アクセス制御部は、 前記キャッシュメモリに記憶されるアドレスを前記不揮
    発性半導体メモリへの書き込みアクセスの状況に応じて
    変更し、変更後のアドレスを前記アドレス記憶部に書き
    込むことを特徴とする半導体集積回路装置。
17. 【請求項１７】 請求項１５に記載の半導体集積回路装
    置において、 前記アドレス記憶部は、前記不揮発性半導体メモリのア
    ドレスを記憶する第１および第２の領域を含み、 前記キャッシュメモリは、第３の領域と第４の領域とを
    含み、 前記アクセス制御部は、 前記アドレス記憶部の第１の領域に記憶されたアドレス
    を前記キャッシュメモリの第３の領域へ書き込み、前記
    アドレス記憶部の第２の領域に記憶されたアドレスを前
    記キャッシュメモリの第４の領域へ書き込み、 前記キャッシュメモリの第４の領域に記憶されるアドレ
    スを前記不揮発性半導体メモリへの書き込みアクセスの
    状況に応じて変更し、変更後のアドレスを前記アドレス
    記憶部の第２の領域に書き込むことを特徴とする半導体
    集積回路装置。
18. 【請求項１８】 請求項１２から請求項１７のいずれか
    １つに記載の半導体集積回路装置を備えることを特徴と
    するＩＣカード。